JPS58197923A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPS58197923A JPS58197923A JP57080228A JP8022882A JPS58197923A JP S58197923 A JPS58197923 A JP S58197923A JP 57080228 A JP57080228 A JP 57080228A JP 8022882 A JP8022882 A JP 8022882A JP S58197923 A JPS58197923 A JP S58197923A
- Authority
- JP
- Japan
- Prior art keywords
- output
- phase
- signal
- comparator
- change point
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001360 synchronised effect Effects 0.000 title claims 2
- 238000010586 diagram Methods 0.000 description 9
- 238000001514 detection method Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 238000013139 quantization Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
Landscapes
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は位相同期回路、爽に詳しく言えば、入カクロツ
ク信号之電圧制御発娠儀の出力パルスの位相を比較し、
その比較信号の出力によって、上記電圧制御発信器を入
力クロック信号と同期する位相同期回路の構成に係る。
ク信号之電圧制御発娠儀の出力パルスの位相を比較し、
その比較信号の出力によって、上記電圧制御発信器を入
力クロック信号と同期する位相同期回路の構成に係る。
従来、デジタル磁気記録及びＰＣＭ伝送等においてデー
タ弁別用クロックの油田にｆｌＰＬＬ （フェーズロッ
クループ）が用いられる。これは第１図のブロック図に
示す如く、入力クロック信号ｌとＶＣＯ＜電圧制御可変
周波数発振器）２のクロック３との位相差を検出する位
相比較器４の出力をチャージポンプと呼ばれる電圧電流
変換器５で電流に変換し、ループフィルタ６を通して■
ＣＯ制御電圧７とし、ＶＣＯ２にフィードバックするも
のである。
タ弁別用クロックの油田にｆｌＰＬＬ （フェーズロッ
クループ）が用いられる。これは第１図のブロック図に
示す如く、入力クロック信号ｌとＶＣＯ＜電圧制御可変
周波数発振器）２のクロック３との位相差を検出する位
相比較器４の出力をチャージポンプと呼ばれる電圧電流
変換器５で電流に変換し、ループフィルタ６を通して■
ＣＯ制御電圧７とし、ＶＣＯ２にフィードバックするも
のである。
ｖＣＯは第１図の如く、入力信号１と同じ周波数で発振
する場合もあるし、入力信号のＮ倍（Ｎは正の整数）で
発振させて、その出力を１／Ｎに力９ントダウンしてか
ら位相比較する場合もある。
する場合もあるし、入力信号のＮ倍（Ｎは正の整数）で
発振させて、その出力を１／Ｎに力９ントダウンしてか
ら位相比較する場合もある。
しかし、いずれにしてもＶＣＯ２の出力と入力信号との
位相差が一足量になる様にフィードバックかけるもので
ある。ＶＣＯ２の出力は入力色！が欠如したり、ジッタ
を持っていたりしても、ループフィルタの時定数に応じ
てそれを吸収するので、入力信号よりも安定である。
位相差が一足量になる様にフィードバックかけるもので
ある。ＶＣＯ２の出力は入力色！が欠如したり、ジッタ
を持っていたりしても、ループフィルタの時定数に応じ
てそれを吸収するので、入力信号よりも安定である。
しかしながら、フィードバックループを持つ系であるの
で、入力信号と位相・周波数が一致するには有限の時間
が必要である。こしは位相が一致するまで周波数を可変
して帰還を〃・げているためである。
で、入力信号と位相・周波数が一致するには有限の時間
が必要である。こしは位相が一致するまで周波数を可変
して帰還を〃・げているためである。
又、−万、従来デジタルＰＬＬとして知らｎているもの
には、例えば第２図の如きものがあった。
には、例えば第２図の如きものがあった。
これは入力信号１と出力信号３とを多値量子化位相比較
器８で位相比較し、進み、遅れに応じてそれぞれ進みパ
ルス９がアップカウント入力に、遅れパルス１０がダウ
ンカウント入力に送られ、アップダウンカウンタ１１は
カウント値が２Ｎ又はＯに達すると、Ｎにリセットされ
ると同時に、２Ｎに達したときには１パルス除去パルス
１２をパルス増幅器１２に送り、０に達した時には、１
パルス増加ハルス１４をパルスＭ［Ｅ！１３に送るもの
である。
器８で位相比較し、進み、遅れに応じてそれぞれ進みパ
ルス９がアップカウント入力に、遅れパルス１０がダウ
ンカウント入力に送られ、アップダウンカウンタ１１は
カウント値が２Ｎ又はＯに達すると、Ｎにリセットされ
ると同時に、２Ｎに達したときには１パルス除去パルス
１２をパルス増幅器１２に送り、０に達した時には、１
パルス増加ハルス１４をパルスＭ［Ｅ！１３に送るもの
である。
パルス増減器１３は内部高速クロック１５の）くルス数
を前記信号に応じて間引き、分周器１６に送る。分周器
１６でカワントダウンされた出力が■ＣＯ出力３として
前記位相比較器８の入力信号となると同時に田方として
取り出δれるものであった。
を前記信号に応じて間引き、分周器１６に送る。分周器
１６でカワントダウンされた出力が■ＣＯ出力３として
前記位相比較器８の入力信号となると同時に田方として
取り出δれるものであった。
この場合もアナログのＰＬＬと全く同様に位相差を検知
して周波数を変化させることにより位相と周波数を合わ
せているので全く同様に有限のロックインタイム（引込
み時間）を持つ。
して周波数を変化させることにより位相と周波数を合わ
せているので全く同様に有限のロックインタイム（引込
み時間）を持つ。
−万、ディジタル磁気記録装置においては、信号が切り
換る際にす早くロックインする必要かあり、これはドロ
ップアウトによる信号断に対して、クロックの連続性を
保つ必要性やピークシフトによるジッタを抑圧する必要
性から、ＰＬＬの応答周波数を低くせねばならないこと
と相反する要求である。
換る際にす早くロックインする必要かあり、これはドロ
ップアウトによる信号断に対して、クロックの連続性を
保つ必要性やピークシフトによるジッタを抑圧する必要
性から、ＰＬＬの応答周波数を低くせねばならないこと
と相反する要求である。
本発明はこの相反する要求を同時に満す位相比較回路を
実現することである。 １
１ 本発明は上記目的を達成するため、発振器の出力を複数
の遅延タップｌｒ有する遅延素子に通し、上記タップの
出力と入力タロツクとを位相比較して、最も近いタップ
の出力を選択して取出すようにして、ＰＬＬのロックイ
ンタイムを早めるようにしたものである。
実現することである。 １
１ 本発明は上記目的を達成するため、発振器の出力を複数
の遅延タップｌｒ有する遅延素子に通し、上記タップの
出力と入力タロツクとを位相比較して、最も近いタップ
の出力を選択して取出すようにして、ＰＬＬのロックイ
ンタイムを早めるようにしたものである。
以下、本発明を実施例を参照して詳細に説明する。
第３図は本発明による位相比較器の一実施例の構成を示
す図である。入力信号１は位相比較器１７−１．１７−
２．１７−３．１７−Ｎまでの一方の入力端子に同時に
加えられる。一方、電圧可変発振器２の出力１９−１は
遅延素子１８−１を通る前に、位相比較器１７−１の他
の一方の入力端子に加えられる。同様に遅延素子１８−
１を通って位相比較器１７−２の入力端子へ、更に遅延
素子１８−２’ｉ通って位相比較器１７−３の入力端子
へと、この様に順次遅延させながら加えられる。かくし
て位相比較器１７−１〜ｌ７−Ｎｌでのエラー出力はそ
れぞれ発振器出力１９−１が遅延素子を何段′通って来
たかによって異なる。
す図である。入力信号１は位相比較器１７−１．１７−
２．１７−３．１７−Ｎまでの一方の入力端子に同時に
加えられる。一方、電圧可変発振器２の出力１９−１は
遅延素子１８−１を通る前に、位相比較器１７−１の他
の一方の入力端子に加えられる。同様に遅延素子１８−
１を通って位相比較器１７−２の入力端子へ、更に遅延
素子１８−２’ｉ通って位相比較器１７−３の入力端子
へと、この様に順次遅延させながら加えられる。かくし
て位相比較器１７−１〜ｌ７−Ｎｌでのエラー出力はそ
れぞれ発振器出力１９−１が遅延素子を何段′通って来
たかによって異なる。
ここで、例えば、位相比較器の出力特性が第４図のよう
になったとすると、位相差πまでは単調増加であるが、
πから２Ｋまでは単調減少である。
になったとすると、位相差πまでは単調増加であるが、
πから２Ｋまでは単調減少である。
従って、隣接する位相比較器の出力を電圧比較器２０−
１〜２Ｏ−Ｎ−１で比較してゆくとその出力符号は第４
図下部に示す如く、位相差πで１から０に反転する。こ
の変化点検出器２１で検出し、（ｌｏｇ、 Ｎ ）ビッ
トの出力信号２２を出力選択器２３に送る。出力選択器
２３では位相差πの出力信号を反転して出力２４を出力
する。
１〜２Ｏ−Ｎ−１で比較してゆくとその出力符号は第４
図下部に示す如く、位相差πで１から０に反転する。こ
の変化点検出器２１で検出し、（ｌｏｇ、 Ｎ ）ビッ
トの出力信号２２を出力選択器２３に送る。出力選択器
２３では位相差πの出力信号を反転して出力２４を出力
する。
−万、位相差πの場所を示すｒｔｏｇｔＮＪ ビット
の出力が基準位置より進んでいるか遅れているかを検出
する侮還信号発生器２５は位相差のデジタル値をアナロ
グ値に変換し、適当なループフィルタを介して、発揚器
２のコントロール信号７を出力する。したがって、全体
としては帰還信号発生器２５のＤＡ変換器とループフィ
ルタと発振器２の■ＣＯゲイン（単位電圧で何Ｈ２出力
周波数が変化するか）とで特性の決まるＰＬＬを構成す
る。しかしながら、入力信号が急変して出力信号２４は
直ちに追従するので、ロックインタイムは非常に早くで
きる。原理的には位相比較器のエラ構成分抽出フィルタ
の分の遅延だけである。
の出力が基準位置より進んでいるか遅れているかを検出
する侮還信号発生器２５は位相差のデジタル値をアナロ
グ値に変換し、適当なループフィルタを介して、発揚器
２のコントロール信号７を出力する。したがって、全体
としては帰還信号発生器２５のＤＡ変換器とループフィ
ルタと発振器２の■ＣＯゲイン（単位電圧で何Ｈ２出力
周波数が変化するか）とで特性の決まるＰＬＬを構成す
る。しかしながら、入力信号が急変して出力信号２４は
直ちに追従するので、ロックインタイムは非常に早くで
きる。原理的には位相比較器のエラ構成分抽出フィルタ
の分の遅延だけである。
第５図は第・４図の出力２４の処理回路の一実施例の構
成を示す図である。出力２４は出力選択器２３における
スイッチングの傷ヲ含んでおり、位相がスイッチ切換時
に急変する等の問題を含んだ信号である。従って、第５
図の如く出力信号２４を共振回路２６で共振させて出力
２４の傷を取ると共に位相の急変を防止する。共振して
正弦波となつ九出力を２値化回路２７でパルス化して出
力信号とする。この様に最終段に共振器を置いてアナロ
グ処理するメリツ）Ｕ耐ノイズ特性の向上のみならず残
留ジッタの低減すなわちロック精度の向上にも役に立つ
。つまり本発明においては原理的ロック精度は±１タッ
プ（タップ；−遅延素子の遅姑量）であるが、比較器エ
ラー出力に適当なしよう乱信号を加える事により（ディ
ザ信号）出力位相の平均値は入力信号のアナログ位相差
量と一致させることができる。すなわち、最終段の共振
器出力位相は前記平均値に他ならない。又、変化点検出
器としては第６図の如く隣接する比較器出力の排他論理
和（イクスクリューシプオワ）をとれば変化点で１１”
の出力が出るので、隣りの比較器出力と前記イクスクリ
ューシプオワの出力の論理積（アンド）をとれば、正か
ら負にエラー電圧の変化する変化点を検出することがで
きる。
成を示す図である。出力２４は出力選択器２３における
スイッチングの傷ヲ含んでおり、位相がスイッチ切換時
に急変する等の問題を含んだ信号である。従って、第５
図の如く出力信号２４を共振回路２６で共振させて出力
２４の傷を取ると共に位相の急変を防止する。共振して
正弦波となつ九出力を２値化回路２７でパルス化して出
力信号とする。この様に最終段に共振器を置いてアナロ
グ処理するメリツ）Ｕ耐ノイズ特性の向上のみならず残
留ジッタの低減すなわちロック精度の向上にも役に立つ
。つまり本発明においては原理的ロック精度は±１タッ
プ（タップ；−遅延素子の遅姑量）であるが、比較器エ
ラー出力に適当なしよう乱信号を加える事により（ディ
ザ信号）出力位相の平均値は入力信号のアナログ位相差
量と一致させることができる。すなわち、最終段の共振
器出力位相は前記平均値に他ならない。又、変化点検出
器としては第６図の如く隣接する比較器出力の排他論理
和（イクスクリューシプオワ）をとれば変化点で１１”
の出力が出るので、隣りの比較器出力と前記イクスクリ
ューシプオワの出力の論理積（アンド）をとれば、正か
ら負にエラー電圧の変化する変化点を検出することがで
きる。
この信号を一度プライオリティエンコーダ等で（ｔｏｇ
＊ Ｎ ）ビットの信号に変換して信号選択器２３及び
帰還信号発生器２５を駆動する。信号選択器はデータセ
レクタを用いてもよいし、前記変化点信号で″１”が立
つので前記変化点信号、すなわち、第６図のアンドゲー
ト出力２９を一方の入力とし、他の入力に前記アンドゲ
ートに対応する遅延素子出力が入るアンドゲート列で実
現しても良い。
＊ Ｎ ）ビットの信号に変換して信号選択器２３及び
帰還信号発生器２５を駆動する。信号選択器はデータセ
レクタを用いてもよいし、前記変化点信号で″１”が立
つので前記変化点信号、すなわち、第６図のアンドゲー
ト出力２９を一方の入力とし、他の入力に前記アンドゲ
ートに対応する遅延素子出力が入るアンドゲート列で実
現しても良い。
さて、前記変化点検出方法はＳ／Ｎが充分良くて変化点
が１つしか無い場合には有効であるが、Ｓ／Ｎが悪くて
、変化点が複数個有る場合には前記方法では誤差を生じ
る。すなわち” ００１０１１１・・・・・・・・・”
と続いた様な場合、変化点は左から３番目又は５番目と
するよりも、むしろ４番目であるとし九万が正確である
。この様な検出法を行なうにｔｌＲＯＭ （リードオン
リーメモリー）を用いるのが便利であるが、Ｎが大きい
場合にはＲＯＭのアドレスすなわち２Ｎが大きくなって
ＲＯＭの容量がぼり大なものになる。これを防ぐには第
８図の如＜Ｒ，０Ｍ３０に比較器出力２８だけでなく、
隣りのＲＯＭの境界に変化点が有ったかどうか、すなわ
ち最後が１０１”で終ったか１０１０″で終ったかの場
合には境界点に変化点ありの７ラグ３２を出して右のＲ
ＯＭのアドレスの１つとする。
が１つしか無い場合には有効であるが、Ｓ／Ｎが悪くて
、変化点が複数個有る場合には前記方法では誤差を生じ
る。すなわち” ００１０１１１・・・・・・・・・”
と続いた様な場合、変化点は左から３番目又は５番目と
するよりも、むしろ４番目であるとし九万が正確である
。この様な検出法を行なうにｔｌＲＯＭ （リードオン
リーメモリー）を用いるのが便利であるが、Ｎが大きい
場合にはＲＯＭのアドレスすなわち２Ｎが大きくなって
ＲＯＭの容量がぼり大なものになる。これを防ぐには第
８図の如＜Ｒ，０Ｍ３０に比較器出力２８だけでなく、
隣りのＲＯＭの境界に変化点が有ったかどうか、すなわ
ち最後が１０１”で終ったか１０１０″で終ったかの場
合には境界点に変化点ありの７ラグ３２を出して右のＲ
ＯＭのアドレスの１つとする。
このとき変化点位置情報３１を同時に出力する。
これらの変化点位置信号をＲＯＭ３３で調べて最終的な
変化点信号２２を得ることができる。この様に少いＲＯ
Ｍで自由に変化点パターンを決めることができる。
変化点信号２２を得ることができる。この様に少いＲＯ
Ｍで自由に変化点パターンを決めることができる。
以上の説明において位相差対エラー出力は第４図の如く
偶関数であっても良いし、奇関数となる位相比較器を用
いても良い。第４図の特性はイクスクリューシプオワと
ＣＲフィルタで簡単に実現できる。又、前記選択信号２
２に対し外部からのデータを加算したもので信号選択器
を駆動すれば出力位相の外部データによるリモートコン
トロールが可能である。又、ドロップアウト等で入力信
号が断になっても各位相比較器の出力は第４図の関係を
保ったままで減衰してゆくたけであるので問題は無い。
偶関数であっても良いし、奇関数となる位相比較器を用
いても良い。第４図の特性はイクスクリューシプオワと
ＣＲフィルタで簡単に実現できる。又、前記選択信号２
２に対し外部からのデータを加算したもので信号選択器
を駆動すれば出力位相の外部データによるリモートコン
トロールが可能である。又、ドロップアウト等で入力信
号が断になっても各位相比較器の出力は第４図の関係を
保ったままで減衰してゆくたけであるので問題は無い。
非常に長いドロップアウトの場合は前記選択信号２２を
ラッチする様にしてやれば問題は無い。
ラッチする様にしてやれば問題は無い。
以上述べた様に本発明によれば簡単な構成で安定な狭帯
域のＰＬＬを瞬時に入力信号にロックインさせることが
できてしかもドロップアウト等で入力が断になっても直
前の位相をホールドさせることができる。
域のＰＬＬを瞬時に入力信号にロックインさせることが
できてしかもドロップアウト等で入力が断になっても直
前の位相をホールドさせることができる。
第１図及び第２図はいずれも従来の位相比較器の構成を
示す図、第３図は本発明による位相比較器の一実施例の
構成を示す図、第４図は上記実施例の動作説明のための
出力信号図、第５図は出力信号の処理回路の構成を示す
図、第６図、第７図および第８図は、それぞれ、上記実
施例に使用される変化点検出器、信号選択器および変化
点検出部の一実施例のＳ成を示す図である。 ２・・・ｖＣＯ１４・・・位相比較器、５・・・電流電
圧変換器、６・・・ループフィルタ、訃・・多種量子化
位相比較器、１１・・・アップ・ダ９ンカウンタ、１３
・・・パルス増減器、１６・・・分周器、１７・・・位
相比較器、１８・・・遅延素子、２１・・・変化点検出
器、２３・・・出力選択器、２５・・・帰還信号発生器
。 ％１１￥］ 第 ４ 口 フｎ’Ｌ ７ｆｆｉつ１ｔ ／ｌ／ ／／１００００ｔ
ｌθθ０／第 ５ 図 第６（２］ 第７図 （−ｍ−，２−−）
示す図、第３図は本発明による位相比較器の一実施例の
構成を示す図、第４図は上記実施例の動作説明のための
出力信号図、第５図は出力信号の処理回路の構成を示す
図、第６図、第７図および第８図は、それぞれ、上記実
施例に使用される変化点検出器、信号選択器および変化
点検出部の一実施例のＳ成を示す図である。 ２・・・ｖＣＯ１４・・・位相比較器、５・・・電流電
圧変換器、６・・・ループフィルタ、訃・・多種量子化
位相比較器、１１・・・アップ・ダ９ンカウンタ、１３
・・・パルス増減器、１６・・・分周器、１７・・・位
相比較器、１８・・・遅延素子、２１・・・変化点検出
器、２３・・・出力選択器、２５・・・帰還信号発生器
。 ％１１￥］ 第 ４ 口 フｎ’Ｌ ７ｆｆｉつ１ｔ ／ｌ／ ／／１００００ｔ
ｌθθ０／第 ５ 図 第６（２］ 第７図 （−ｍ−，２−−）
Claims (1)
- １、少なくとも入力信号とほぼ周波数の等しい安定な発
振器と、該発振器出力を位相量にしてθ〜２に−１でｔ
Ｎ （Ｎは２以上の自然数）タップに分割して遅延せし
める遅延素子と、上記遅延素子のそれぞれのタップ出力
と入力信号との位相比較を行なう手段と、該位相比較手
段の出力電圧（又は電流）間の大小を比較する比軟器と
、該比較器列の出力論理レベルがとの比較器から反転し
たかを検出する変化点検出手段と、該検出結果に応じて
Ｎ個のタップの内の一出力を選択し、出力信号とする手
段とを具備してなることを特徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57080228A JPS58197923A (ja) | 1982-05-14 | 1982-05-14 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57080228A JPS58197923A (ja) | 1982-05-14 | 1982-05-14 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58197923A true JPS58197923A (ja) | 1983-11-17 |
Family
ID=13712489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57080228A Pending JPS58197923A (ja) | 1982-05-14 | 1982-05-14 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58197923A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH088734A (ja) * | 1994-06-15 | 1996-01-12 | Nec Corp | クロック信号抽出回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53126250A (en) * | 1977-04-11 | 1978-11-04 | Nec Corp | Digital phase synchronous system |
-
1982
- 1982-05-14 JP JP57080228A patent/JPS58197923A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53126250A (en) * | 1977-04-11 | 1978-11-04 | Nec Corp | Digital phase synchronous system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH088734A (ja) * | 1994-06-15 | 1996-01-12 | Nec Corp | クロック信号抽出回路 |
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