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JPS58197922A - プログラマブル論理アレイ - Google Patents

プログラマブル論理アレイ

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Publication number
JPS58197922A
JPS58197922A JP58073699A JP7369983A JPS58197922A JP S58197922 A JPS58197922 A JP S58197922A JP 58073699 A JP58073699 A JP 58073699A JP 7369983 A JP7369983 A JP 7369983A JP S58197922 A JPS58197922 A JP S58197922A
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JP
Japan
Prior art keywords
programmable logic
logic array
control signal
matrix
signal
Prior art date
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Granted
Application number
JP58073699A
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English (en)
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JPH0157534B2 (ja
Inventor
ペ−タ−・フツクス
クラウスミユラ−・グラ−ザ−
デイ−タ−・シユツト
ウオルフガング・ワツハ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens Schuckertwerke AG
Siemens Corp
Original Assignee
Siemens Schuckertwerke AG
Siemens Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens Schuckertwerke AG, Siemens Corp filed Critical Siemens Schuckertwerke AG
Publication of JPS58197922A publication Critical patent/JPS58197922A/ja
Publication of JPH0157534B2 publication Critical patent/JPH0157534B2/ja
Granted legal-status Critical Current

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
    • H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
    • H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
    • H03K19/1772—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register with synchronous operation of at least one of the logical matrixes
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318516—Test of programmable logic devices [PLDs]

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  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Physics & Mathematics (AREA)
  • Logic Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、論理積マトリックスと論理和マトリックスを
備え、論理積マトリックスでは真の入力変数と反転され
た入力変数のだめの制御線がそれらの入力変数にて制御
される半導体結合素子によシブログラム指定にしたがっ
て論理積信号形成のための論理横線と次のように結合さ
れ、すなわち所定の入力変数が論理積線上に２つの２進
信号レベルのうちの高いほうの信号レベル又は低いほう
の信号レベルを生ぜしめるか、あるいは論理積線上に全
く影響を及はさないように結合されており、　！ｍ′ｌ
ｌ〜“１Ｊ７７２ＴＵ““−””ｍ４１ｍ４“　　　、
１号にて制御される半導体結合素子により別めプロダラ
ム指定にしたがって論理和信号形成のための論理和線と
次のように結合され、すなわち所定の論理積信号が論理
和線上に高いほうか又は低いほうの２進信号レベルを生
ぜしめるか、あるいは論理和線上に全く影響を及ぼさな
いように結合されているようなプラグラマプル論理アレ
イに関するユこの種の論理アレイはＰＬＡもしくはＦＰ
ＬＡと略称されて周知である（　”Ｄｅｒ　Ｂｌｅｋｔ
ｒｏｎｉｋｅｒ“１９８１年第３号の第４４〜４８頁、
１９７６年１０月２５日発行”　Ｖａｌｖｏ−Ｂｒｉｅ
ｆ　’の第１〜３頁、　”　Ｅｌｅｃｔｒｏｎｉｃ　Ｄ
ｅｓｉｇｎ　”第２９巻（１９８１年）第４号の第１２
１〜１２４頁）。かかる論理アレイでは入力段は本来の
入力変数を真の入力変数と反転された入力変数の形で論
理積マトリックスの制御線上につなぐ。このマトリック
スの論理積線と制御線との交点の一部に半導体素子が配
置されていて、これらの助けで論理積線上における信号
電位が入力変数によって制御可能になっている。その他
の交点では相応の結合素子を欠けさせるか無効にしであ
る。論理横線は論理和マトリックスのための入力線を形
成していて、この論理和マトリックス内で論理積線が論
理和線と交わっている。ここでも結合素子が一般に交点
の一部にのみ有効とされている。論理和線上にある信号
は出力ドライバにおいて増幅され、場合によっては反転
される。
論理積マトリックスと論理和マトリックスの論理機能は
相互に同調されていなければならない。
ＡＮＤ結合とこれに続（ＯＲ結合の代りに例えば２電の
ＮＯＲ結合が形成されるようにしてもよい（”Ｅｌｅｃ
ｔｒｏｎｌｃ　Ｄｅｓｉｇ％ｒＦ第２９巻（１９８１）
第４号、第１２１〜１２４頁参照）。
しばしば集積化プログラマブル論理アレイの製造時にま
ずマトリックスのすべての交点に結合素子が配置され、
それからこれらの結合素子がプログラム指定に応じて後
からの処理に適した結合によって１例えば焼きによって
部分的に無効にされる（可溶接触子）。
プログラマブル論理アレイの両マトリックスの大無さに
依存して、多様な複合論理機能が実現され、それらの様
式はプログムによって決められる。
とりわけ論理和線が例えばＤフリツフロッグのデータ入
力と接続されているシーケンシャル回路においては、ソ
リラグフロップに論理アレイの入力に存在する変数に関
係なく外部データをロードすることがしばしば望まれる
。これがＤＪ能ならばシーケンシャル回路の試験にも利
点がもたらされる。
この種の拡張はこれまでマトリックスへの高い付加的な
面積使用によるか付加的な外部の回路素子によってしか
できなかった。本発明の目的は僅かの費用増ですみ集積
化に必要な規則正しい構造に適合する機能的拡張をもた
らすことにある。この目的は本発明によれば、第１の制
御信号を受は入れる制御線が設けられ、この制御線はそ
の第１の制御信号にて制御される半導体結合素子により
論理横線の少なくとも一部分と結合可能であり。
かつ第２の制御猪号を受は入れる制御線を介して。
導通状態において論理和線を別の信号端子に接続する転
送素子が制御されるようにすることによって達成される
、 １１１１図面に示す実施例を参照しながら１本発明をさ
らに詳細に説明する。
第１図はＭＯＳトランジスタを備えた本発明によるプロ
グラマブル論理アレイを示し、第２図はバイポーラトラ
ンジスタを備えた本発明によるプラグラマプル論理アレ
イを示す。
第１図は任意にあらかじめ与え得るプログラムを有する
Ｎ−ＭＯＳプログラマブル論理アレイの回路を示す。論
理積マトリックスＰＭは３つの入力変数Ｅｌ、　　Ｅ２
およびＥ３に対して設計されている。同名の入力端のそ
れぞれが反転増幅器工ｖ１〜ＩＶ３と非反転増幅器ｖ１
〜ｖ３に導かれていて、これらの増幅器の出力端には図
面において水平ＶＣ走っている制御線Ｅｌ（Ｅ３”およ
び「？〜「？がトランジスタの制御のために接続されて
も・す、これらのトランジスタはプログラム指定にした
がって４つの垂直な論理積線Ｒ１〜Ｒ４との交点に分布
させられている。これらのトランジスタはそれらの空間
的な分布に応じて導通状態において論理積線を零電位に
接続する。導通しているトランジスタと接続されていな
い論理横線は少なくともほぼ負荷トランジスタＰＬＩ〜
ＰＬ４を介して導かれる供ｆ＠電位ｖＤＤをとる。
論理積線Ｒ１〜Ｒ４は論理積マ）　ＩＪツクスＰＭと同
じように構成されている論理和マトリックスＳＭのため
の入力線を形成する。論理積マトリックスにおける論理
積線Ｒ】〜Ｒ４７）代りに論理和マトリックスでは論理
和線８１〜Ｓ４があって。
これらは別の負荷トランジスタＳＬＩ〜Ｓ　Ｌ、４１介
して供給電位ｖＤＤと接続されている。出力側では論理
和線が増幅器ＡＶＩ〜ＡＶ４に導かれている。増幅抜出
力端子Ｚｌ−２４では論理アレイの結合結果が同名の出
力信号として＄９出せる。
第１図による論理アレイの既述の部分は公知の実施例に
相応する。本発明によれば、付加的に同名の制御信号の
ための入力端ＳＳが設けられていて、この制御信号は非
反転増幅器Ｖ４および反転増幅器Ｉ　Ｖ　４　’ｉ介し
て走る。副増幅器Ｖ４およびｘｖ４の出力端には論理積
マ）　ＩＪツクスＰＭの別の２つの制御線ＧＢ　　およ
びＳＳ　　が接続されている。第１図かられかるように
１図示の実施例で一来 は反転増幅器ＩＶ４および該当制御線ＳＳ　　を省略す
ることができる。非反転制御信号ＳＳ”を導く制御線と
すべての論理積線Ｒ１〜Ｒ４との交点にはトランジスタ
ＰＴＩ〜ＰＴ４が設けられていて、これらのトランジス
タは制御信号ＳＳの高い２通信号レベルにおいて論理積
ｌ１ｌＲＩ〜Ｒ４ｖｉ−零電位に導く。これにより入力
変数Ｅ１〜Ｅ３の２進値に関係なく論理和マトリックス
ＳＭのすべての結合トランジスタを阻止状態に保たれる
。
論理項マ）　ＩＪラックスおける上述の制御ｆｆＪは別
のトランジスタＳＴＩ〜ＳＴ４の制御電極と接続されて
いて、これらのトランジスタの制御チャネルは論理和マ
トリックスの論理ｙＦＤＩＩｊ！８１〜Ｓ４と付加的な
接続端子Ｄ１〜Ｄ４との間に接続されている。トランジ
スタＳＴＩ〜５Ｔ４ｄ以下で転送トランジスタと称ぜら
れている。制御信号ＳＳが高い２進レベルにあるときに
は接続端子Ｄ１〜Ｄ４に存在するデータ信号は直接に論
理和７１１ツクスの論理和線Ｓ１〜ｓ４上に、すなわち
論理アレイの出力ｚ１〜ｚ４土にとらえられる。
論理積マトリックスＰ’ＭにおけるトランジスタＰＴＩ
〜ＰＴ４のうちから個別に脱落させることができ、ある
いは接続を分離できる。そうすれば。
対応する論理横線の電位は制御信号ＳＳもしくはＳＳ　
　によって影響を及はされなくなる。しかしながら、ど
の論理相線ｓ１〜ｓ４が該当する論理横線または論理横
線群とつながっているかを考慮すべきである。その際、
かかる論理和Ｉ！ｌｌｉ＋（て付属して設けられている
データ信号直接供給のための転送トランジスタか脱落さ
せられるが、または該当入力端が無接続にされなければ
ならない。
例えば第１図に示された実施例において論理積−マトリ
ックスＰＭにおけるトランジスタＦＴ１が脱落させられ
た場合には、転送素子ＳＴＩおよびＳｒ１も余分である
（　Ｐ　Ｔ　］、　−）　ＳＳＴ　ｌ　、　　Ｓ　Ｔ　
２　。
これに対応してＰＴ２−＋ＳＴＪ　　ＰＴ３−）Ｓｒ１
゜Ｓｒ４．ＰＴ４→ＳＴ４が当てはまる）。
ＭＯＳ）ランジスタＳＴＩ〜８Ｔ４によって形成される
転送素子の動作は電流方向に関係しなｈため、接続端子
Ｄ１〜Ｄ４は論理和線上における経過の監視のための信
号出力端としても使用することができる。これは、出力
端ｚ１〜ｚ４が集積装置内の点として近づけないが又は
近づきがたい場合や、それらに付加的なリード線によっ
て連続的に負荷をかけるべきでない場合には非常に有利
である。
このためには、トランジスタＰＴＩ〜ＰＴ４およびＳＴ
Ｉ〜ＳＴ４のためのこれまでの１つのみ制御ｄ（第１図
参照）を、論理積マトリックスのトランジスタＰＴＩ〜
ＰＴ４のための第１の制御ｄｓｓｌ　　と、論理和マト
リックスＳＭのトランジスタもしくは転送素子ＳＴＩ〜
ＳＴ４のための第２の制御＃ＳＳ２　　とに分けて、両
制御線のために独立な制御信号８８１およびｓｓ２を用
意することが必要である。それから、接続端子Ｄ１〜Ｄ
・１を介する論理アレイの通常の論理機能試験のために
は、制御線上の信号に対してＳ　Ｓ　、ｌ’＝　Ｌ。
５Ｓ２＝Ｈが適用されなければならない。ただしＬは制
御信号の２進信号レベルの低いほうのレベルであり、Ｈ
は高いほうのレベルである。対応する制御入力端にある
制御信号に関して、制御入力端と制御線との間に設けら
れた増幅器が非反転であるならば、同じ場合でも５Ｓｌ
＝Ｌ、５Ｓ２＝Ｈが与えられる。
本発明によるプログラマブル論理アレイの拡張は論理ア
レイがバイポーラ技術で作られている場合にも行なうこ
とができる。このための簡単化された実施例を第２図に
示す。論理プレイのプログラミング、すなわち両マトリ
ックスにおける結合素子の分布は同僚に任會に選ばれる
。論理積マトリックスにおける結合素子としてはショッ
トキーダイオードが用意され、論理和マ）　ＩＪラック
スおける結合素子としてはエミッタホロワ接続のトラン
ジスタが用意されている。しかしながら、これは必須の
条件というわけではない。
論理積マトリックスの阻止のために同様にショットキー
ダイオードが用いられ、これらは一方では論理横線に、
他方では制御信号ＳＳのための増幅器ｖ４の反転出力端
に接続されている。
転送素子５ＴＩ−８Ｔ４は、信号流れ方向にそれぞれ第
２のトランジスタがエミッタホロワとして接続されてい
るという違いをもってＴＴＬ回路の形式によるＡＮＤ素
子として形成されている。
各第１のトランジスタは２つのエミッタを有し、このう
ち一方は増幅器Ｖ４の非反転出力端に一括接続され、他
方は接続端子Ｄ１〜Ｄ４と接続されている。接続端子Ｄ
】〜Ｄ４かこの場合にはデータ入力端としてのみ使用す
ることができることは明白である。
２つ以上の拡張論理プレイを直列に接続することによっ
て多数の新たな機能を実現することができ、これらのう
ちここでは２つの論理アレイの直列接続に限定して２つ
のみを述べることにする。
第１の論理アレイＰＬＡの出力端２工１を第２の論理ア
レイＰＬＡ２のデータ入力端Ｄｉ２と入れ替えなしに接
続することによって第２の論理アレイの制御信号ＳＳに
依存して出力端Ｚ□２ではそれぞれのプログラムに応じ
た第１の論理アレイが第２の論理アレイかのいずれか一
方に内在する論理結合結果が得られる。この場合に変数
入力端”ｋｌおよびＥｋ２　にある変数は等しいか、部
分的に異なるか、または全く異なるかいずれでもよい。
さらに、第１の論理アレイの出力端Ｚｉｌｋ第２の論理
プレイの変数入力端Ｅｋ２にもデータ入力端Ｄｉ２にも
任橡に入れ替えて接続ｒることかできる。そうすれば、
第２の論理アレイの制御信号ＳＳにより選択ＥＩ　Ｗｅ
な本来の論理機能のロックが行なわれる。
【図面の簡単な説明】
第１図および第２図は本発明によるプログラマブル論理
アレイの互いに異なる実施例を示す回路図である。 ＰＭ・・・論理積マトリックス、ＳＭ・・・論理和マト
リックス、Ｅｌ〜Ｅ３・・変数入力端子（入力変数λ２
１〜ｚ４・・・出力端子、ＳＳ・・・制御入力端子、Ｅ
　Ｉ　（Ｅ　ａ”、「−〜「？・制御線、Ｒ１−Ｒ４・
・論理横線、Ｓ１〜Ｓ４・・・論理和線、Ｄ１〜Ｄ２・
・・別の信号端子（データ入力）、ＳＳＩ”・・・第１
の制＃線（Ｍｌの制御信号）、ＳＳ２”　　・・第２の
制御線（第２の制御信号）、ＰＴＩ−ＰＴ４・・・半導
体結合素子、ＳＴＩ〜ＳＴ４・・・転送素子。 、１ ＩＧ　１

Claims (1)

  1. 【特許請求の範囲】 １）論理積マトリックスと論理和マトリックスを備え、
    論理積マトリックスでは真の入力変数と反転された入力
    変数のだめの軸側１線がそれらの入力変数にて制＃され
    る半導体結合素子によりプログラム指定にしたがって論
    理積形成のための論理積線と次のように結合され。 すなわち所定の入力変数が論理積線上に２つの２進は号
    レベルのうちの高いほうもしくは低いほうの信号レベル
    を生ぜしめるか、または論理横線上に全く影響を及はさ
    ないよう（で結合されていて、論理和マトリックスでは
    倫理横線が論理積信号にて制御される半導体結合素子に
    より別のプログラム指定にしたがって論理相信号）偶成
    のだめの論理木ｌ＃と次のように結合され、すなわち所
    定の論理積信号が論理和１ＭＦに＾いほうもしくは低す
    ほうの２進信号レベルを生ぜしめるか、または論理オロ
    線上に全く影響を及ぼさないように結合されているよう
    なプログラマブル論理アレイにおいて、第１の制御信号
    （ｓｓｉ”）１受は入れる制御−（ｓｓｉ”）が設けら
    れていて、この制御線は第１の制御信号（８８１”）に
    て制御される半導体結合素子（ＰＴＩ−ＰＴ４）Ｋより
    論理横線（Ｒ１−Ｒ４）の少なくとも一部分と結合可能
    であり、かつ第２の制御信号帯 （ｓｓ２）を受は入れる制御ｍ（Ｓ８２”）を介して、
    導通状態において＠理和Ｉｗ（Ｅｌ〜ｓ４）を別の信号
    端子（ＤＩ〜Ｄ４）に接続する転送素子（ＳＴＩ−８Ｔ
    ４）が制御されるようになっていることを％徴とするプ
    ログラマブル論理アレイ。 ２）半導体結合素子および転送素子（ＳＴＩ〜ＳＴ４　
    ）はＭＯＳ　トランジスタからなることを特徴とする特
    許請求の範囲第１項ｉ己載のプログラマブル論理アレイ
    。 ３）第１の制御信号（８８１）および第２の制御信号（
    Ｓ８２）は互いに依存しない信号であることを特徴とす
    る特許請求の範囲第２項記載のプログラマブル論理アレ
    イ。 ４）第１の制御信号（Ｓ　Ｓ　１”）および第２の制御
    信号（Ｓ　Ｓ　２’）は同一の信号であることを特徴と
    する特許請求の範囲４２項記載のプログラマブル論理ア
    レイ。 ５）半導体結合素子および転送素子（ＳＴＩ〜５Ｔ４）
    はバイポーラトランジスタからなることを特徴とする特
    許請求の範囲第１項記載のプログラマブル論理アレイ。 ６）論理積マトリックス（ＰＭ）の半導体結合素子はダ
    イオードからなり、論理和マトリックス（ＳＭ）の半導
    体結合素子および転送素子（ＳＴＩ−８Ｔ４）はバイポ
    ーラトランジスタからなることを特徴とする特許請求の
    範囲第１項ｉ己載のプログラマブル論理アレイ。 ７）第１の制御信号（Ｓ８１　）および第２の側刃であ
    ることを特徴とする特許請求の範囲第６＠または第７項
    記載のプログラマブル論理アレイ。
JP58073699A 1982-04-27 1983-04-26 プログラマブル論理アレイ Granted JPS58197922A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE3215671A DE3215671C2 (de) 1982-04-27 1982-04-27 Programmierbare Logikanordnung
DE3215671.5 1982-04-27

Publications (2)

Publication Number Publication Date
JPS58197922A true JPS58197922A (ja) 1983-11-17
JPH0157534B2 JPH0157534B2 (ja) 1989-12-06

Family

ID=6162076

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58073699A Granted JPS58197922A (ja) 1982-04-27 1983-04-26 プログラマブル論理アレイ

Country Status (4)

Country Link
US (1) US4534008A (ja)
EP (1) EP0093947B1 (ja)
JP (1) JPS58197922A (ja)
DE (1) DE3215671C2 (ja)

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