JPS5817723A - 発振回路 - Google Patents
発振回路Info
- Publication number
- JPS5817723A JPS5817723A JP56115785A JP11578581A JPS5817723A JP S5817723 A JPS5817723 A JP S5817723A JP 56115785 A JP56115785 A JP 56115785A JP 11578581 A JP11578581 A JP 11578581A JP S5817723 A JPS5817723 A JP S5817723A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- inverter
- circuit
- resistor
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010355 oscillation Effects 0.000 title claims abstract description 28
- 239000003990 capacitor Substances 0.000 claims abstract description 15
- 230000001681 protective effect Effects 0.000 abstract description 10
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 239000004065 semiconductor Substances 0.000 abstract description 4
- 239000006185 dispersion Substances 0.000 abstract 1
- 230000000694 effects Effects 0.000 abstract 1
- 230000007423 decrease Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000000295 complement effect Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- PNDPGZBMCMUPRI-UHFFFAOYSA-N iodine Chemical compound II PNDPGZBMCMUPRI-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、４ＩＫ半導体製造工程から生ずる素子のば
らつきＫｍづ〈周波数の不安性を改善した発振回路に関
する。
らつきＫｍづ〈周波数の不安性を改善した発振回路に関
する。
／４ルス発生回路は、電子装置の回路動作源になるなど
、電子回路の中では重要な回路の一つである。この／ｆ
ルス発生回路には、種々の回路が提案されているが、簡
単な構成で高集積化が可能である等の多くの利点を有す
るＣＢ発振回路が多用されている。このＣＲ発振回路（
以下単に発振回路と称する）は、°キャ／４シタと抵抗
の時定数によって決定される周波数のノｆルスを発生す
る回路である。このような発振回路は、従来第１図に示
すようＫ１１列接続した複数段のインパー夕１１．１１
ｅｌｌを倫え、この各インノ譬−一１１．１２．１１は
、通常相補型ＭＯ８）ランゾスタ回路からなる。さらに
１とのインノぐ一タ１１〜ＪｊＤ中で出力段のインバー
タ１３の入力信号ｄｉｃ応じて充電また紘放電を行うキ
ャーシタＣが設けられ、このキヤ・譬シタｃと初段のイ
ンパー一１１の入力端子が接続され、容量正帰還回路が
形成される。との初段のインバータ１１０入力端子は、
抵抗８を介して出力段のインバータＩＪの出力端子と接
続され、抵抗負帰還回路が形成される。そしてこの抵抗
Ｒとキキノ４シタＣの時定数によって初段のインバータ
１１の入力端子の電圧ａが変化する。
、電子回路の中では重要な回路の一つである。この／ｆ
ルス発生回路には、種々の回路が提案されているが、簡
単な構成で高集積化が可能である等の多くの利点を有す
るＣＢ発振回路が多用されている。このＣＲ発振回路（
以下単に発振回路と称する）は、°キャ／４シタと抵抗
の時定数によって決定される周波数のノｆルスを発生す
る回路である。このような発振回路は、従来第１図に示
すようＫ１１列接続した複数段のインパー夕１１．１１
ｅｌｌを倫え、この各インノ譬−一１１．１２．１１は
、通常相補型ＭＯ８）ランゾスタ回路からなる。さらに
１とのインノぐ一タ１１〜ＪｊＤ中で出力段のインバー
タ１３の入力信号ｄｉｃ応じて充電また紘放電を行うキ
ャーシタＣが設けられ、このキヤ・譬シタｃと初段のイ
ンパー一１１の入力端子が接続され、容量正帰還回路が
形成される。との初段のインバータ１１０入力端子は、
抵抗８を介して出力段のインバータＩＪの出力端子と接
続され、抵抗負帰還回路が形成される。そしてこの抵抗
Ｒとキキノ４シタＣの時定数によって初段のインバータ
１１の入力端子の電圧ａが変化する。
このような発振回路において、各インバータ１１〜ＩＪ
Ｋ供給される電源電圧をＶＤＩＩ （以下ｒｌＪレベル
）−Ｗａｓ（以下「０」レベル）とし、また各インバー
タ１１〜１３、すなわち相補型Ｍ０８トランジスタ回路
の回路閾値を電圧Ｖｔｈｃとする。そして、い壕仮にイ
ンバータＩＪの入力信号４が「１」レベル、出力信号・
が「０」レベルになった場合、初段のインバー−１１の
入力信号１は、館２図に示すように瞬間ｒｌＪレベル、
すなわち（Ｖａｎ ＋Ｖｔｈｅ−Ｖｓｓ ） Ｋ ｉで
上昇し、従ってその出力信号すは「０」レベルである。
Ｋ供給される電源電圧をＶＤＩＩ （以下ｒｌＪレベル
）−Ｗａｓ（以下「０」レベル）とし、また各インバー
タ１１〜１３、すなわち相補型Ｍ０８トランジスタ回路
の回路閾値を電圧Ｖｔｈｃとする。そして、い壕仮にイ
ンバータＩＪの入力信号４が「１」レベル、出力信号・
が「０」レベルになった場合、初段のインバー−１１の
入力信号１は、館２図に示すように瞬間ｒｌＪレベル、
すなわち（Ｖａｎ ＋Ｖｔｈｅ−Ｖｓｓ ） Ｋ ｉで
上昇し、従ってその出力信号すは「０」レベルである。
その直後、インバー−ＩＳＯ入力端子（Ｖ、）、キャパ
シタＣ，インΔ−夕１１の入力端子、抵抗Ｒおよびイン
バータ１１の出力端子（Ｖｍｍ）からなる電流経路によ
って、キャパシタＣは放電状態となシ、入力信号ａＯ電
圧は減少し始める。この入力信号ａＯ電圧が、インバー
タ１１の回路閾値電圧ｖｔｈ＠ｔで減少すると、イン／
ｆ−−１１紘反転動作してその出力信号すはｒＯＪレベ
ルからｒｌＪレベルへ変化する。従ってインパー夕１３
の入力信号ｄ、すなわちインパー一１２の出力信号はｒ
ｌＪレベルから「０」レベルへ変化Ｌ、インバータ１３
の出力信号・は「０」レベルから「１」レベルへ変化す
る。このとき、入力信号ａは瞬間「０」レベル、すなわ
ち（Ｖｓｓ Ｖｍｎ＋Ｖｔｈｃ）ｉで減少するが、そ
の直後にインパー夕１３の出力端子（ＶＤＤ）、抵抗Ｒ
，インバータ１１の入力端子、キヤ／やシタＣおよびイ
ンパー夕１３の入力端子（ｖＩＩ）からなる電流経路に
よって、キャノ譬シタＣは充電状態とな夛、入力信号１
は上昇し始める。
シタＣ，インΔ−夕１１の入力端子、抵抗Ｒおよびイン
バータ１１の出力端子（Ｖｍｍ）からなる電流経路によ
って、キャパシタＣは放電状態となシ、入力信号ａＯ電
圧は減少し始める。この入力信号ａＯ電圧が、インバー
タ１１の回路閾値電圧ｖｔｈ＠ｔで減少すると、イン／
ｆ−−１１紘反転動作してその出力信号すはｒＯＪレベ
ルからｒｌＪレベルへ変化する。従ってインパー夕１３
の入力信号ｄ、すなわちインパー一１２の出力信号はｒ
ｌＪレベルから「０」レベルへ変化Ｌ、インバータ１３
の出力信号・は「０」レベルから「１」レベルへ変化す
る。このとき、入力信号ａは瞬間「０」レベル、すなわ
ち（Ｖｓｓ Ｖｍｎ＋Ｖｔｈｃ）ｉで減少するが、そ
の直後にインパー夕１３の出力端子（ＶＤＤ）、抵抗Ｒ
，インバータ１１の入力端子、キヤ／やシタＣおよびイ
ンパー夕１３の入力端子（ｖＩＩ）からなる電流経路に
よって、キャノ譬シタＣは充電状態とな夛、入力信号１
は上昇し始める。
この入力信号ａがインパー夕１１の回路閾値電圧ｖｔｈ
ｅ ｔで上昇すると、インパーダ１１は反転動、作して
その出力信号ｂ ｄ、 ｒ Ｉ Ｊレベルから「０」レ
ベルへ変化し、同時にインパー夕１３の入力信号ｄが「
０」レベルから「１」レベルへ、またその出力信号・が
「１」レベルから「０」レベルへ変化する。このような
動作が繰シ返し行表われることＫよって、インバータＩ
Ｊの出力端子から出力信号・であるΔルスが発生する。
ｅ ｔで上昇すると、インパーダ１１は反転動、作して
その出力信号ｂ ｄ、 ｒ Ｉ Ｊレベルから「０」レ
ベルへ変化し、同時にインパー夕１３の入力信号ｄが「
０」レベルから「１」レベルへ、またその出力信号・が
「１」レベルから「０」レベルへ変化する。このような
動作が繰シ返し行表われることＫよって、インバータＩ
Ｊの出力端子から出力信号・であるΔルスが発生する。
とこるで、このような発振回路において、各インパー夕
１１〜１３を構成する相補型ＭＯ８）ランゾスタ回路の
入力には、通常保膜抵抗と保護ダイオードからなる入力
保護回路を備えている。すなわち、この入力保護回路３
１には第３図に示すように、初段のインバー−１１が電
源間ｖＤＤ−ｖ、＠ｔｔｃ設けられる直列接続のＰ型Ｍ
Ｏ８）ランゾスタＴｒ１およびＮＩＩ［ＭＯＳ）ランゾ
スタＴｒ！からなル、この各トランジスタＴｒ１ｓＴｒ
ｚの共通接続された両者のｒ−）と入力端子ム間に直列
接続の保護抵抗Ｂｍ１＊ Ｒｓ２が設けられる。
１１〜１３を構成する相補型ＭＯ８）ランゾスタ回路の
入力には、通常保膜抵抗と保護ダイオードからなる入力
保護回路を備えている。すなわち、この入力保護回路３
１には第３図に示すように、初段のインバー−１１が電
源間ｖＤＤ−ｖ、＠ｔｔｃ設けられる直列接続のＰ型Ｍ
Ｏ８）ランゾスタＴｒ１およびＮＩＩ［ＭＯＳ）ランゾ
スタＴｒ！からなル、この各トランジスタＴｒ１ｓＴｒ
ｚの共通接続された両者のｒ−）と入力端子ム間に直列
接続の保護抵抗Ｂｍ１＊ Ｒｓ２が設けられる。
そしてこの保護抵抗Ｒｓｌ ＃ Ｒｓ！の共通接続点と
電源７１間に保護ダイオードＤＩが設けられ、さらにト
ランジスタＴｒｙ、Ｔｒ２の両者の？−）と保護抵抗Ｒ
ｓ２の共通接続点と接地Ｖ−間に保護ダイオードＤ１が
設けられる。このような入力保護回路Ｊ１を有する発振
回路では、上記第２図に示す如く初段のインパー夕１１
の入力信号ａの電圧が反転時Ｋ ｒ Ｉ Ｊ レベル（
Ｖｓｍ＋Ｖｔｋ＊−Ｖｇ ｇ ）または「０」レペｋ
（Ｗａｓ −Ｖａｎ ＋Ｖｔｈｅ） Ｋ引っはうれる際
、この電圧（ＶＤＤ ＋Ｖｔｈ＠−Ｖｓｇ） ハを源Ｉ
ＩＥ圧Ｖｌｌｅｌｌよルも高く、また電圧（Ｗａｓ−Ｖ
ｍｎ＋Ｖ１ｈＯは電圧ｖ■よシも低い電圧である。従っ
て入力信号ａの電圧（入力端子ムの電圧）が「１」レベ
ル（ＶＤＤ ＋Ｖｔｈ＠−Ｖｓｓ） ｔ ”ｔ”上昇シ
タ場合、第４図（至）に示すようなキャノヤシタＣ１入
力端子ム、保−抵抗Ｂ、１、保護〆イオー１’ＤＩおよ
び電源ＶＤＤからなる電流経路が電圧Ｖｅｎｔで減少す
る期に＠２図に示す’ｒｔ期間）Ｎ成される。このと１
き、図中のスイッチ８１＃８＊はインノ童−夕１２゜Ｊ
ＪＫ対応する。同様に入力信号１の電圧がｒ ＯＪ ｌ
／４ ｋ （Ｖｌｌ −ＶＤＤ ＋ Ｖｔｈｃ ）まで
減少した場合、第４図（Ｂ）に示すような電圧ｖ■、保
護ダイオードＤｏ、保護抵抗Ｒ５１ｅＲ１ｂ入力端子ム
、およびキャパシタＣからなる電流経路が電圧Ｖｌｌま
で上昇する期間（第２図に示すＴｓ期間）形成される。
電源７１間に保護ダイオードＤＩが設けられ、さらにト
ランジスタＴｒｙ、Ｔｒ２の両者の？−）と保護抵抗Ｒ
ｓ２の共通接続点と接地Ｖ−間に保護ダイオードＤ１が
設けられる。このような入力保護回路Ｊ１を有する発振
回路では、上記第２図に示す如く初段のインパー夕１１
の入力信号ａの電圧が反転時Ｋ ｒ Ｉ Ｊ レベル（
Ｖｓｍ＋Ｖｔｋ＊−Ｖｇ ｇ ）または「０」レペｋ
（Ｗａｓ −Ｖａｎ ＋Ｖｔｈｅ） Ｋ引っはうれる際
、この電圧（ＶＤＤ ＋Ｖｔｈ＠−Ｖｓｇ） ハを源Ｉ
ＩＥ圧Ｖｌｌｅｌｌよルも高く、また電圧（Ｗａｓ−Ｖ
ｍｎ＋Ｖ１ｈＯは電圧ｖ■よシも低い電圧である。従っ
て入力信号ａの電圧（入力端子ムの電圧）が「１」レベ
ル（ＶＤＤ ＋Ｖｔｈ＠−Ｖｓｓ） ｔ ”ｔ”上昇シ
タ場合、第４図（至）に示すようなキャノヤシタＣ１入
力端子ム、保−抵抗Ｂ、１、保護〆イオー１’ＤＩおよ
び電源ＶＤＤからなる電流経路が電圧Ｖｅｎｔで減少す
る期に＠２図に示す’ｒｔ期間）Ｎ成される。このと１
き、図中のスイッチ８１＃８＊はインノ童−夕１２゜Ｊ
ＪＫ対応する。同様に入力信号１の電圧がｒ ＯＪ ｌ
／４ ｋ （Ｖｌｌ −ＶＤＤ ＋ Ｖｔｈｃ ）まで
減少した場合、第４図（Ｂ）に示すような電圧ｖ■、保
護ダイオードＤｏ、保護抵抗Ｒ５１ｅＲ１ｂ入力端子ム
、およびキャパシタＣからなる電流経路が電圧Ｖｌｌま
で上昇する期間（第２図に示すＴｓ期間）形成される。
このような動作を行う従来の発振回路から発生するノ臂
ルスの周期Ｔ１すなわち第２図に示す期間Ｔｌ ｅ
Ｔｍ ｍ Ｔｓ ａ Ｔａをそれぞれ求めると、 となシ、ことで Ｒ＊ Ｂ＠ １ ｅ ＩＲｓ ２””抵抗８．保護抵抗
”ＮａＴｌ−＠２の各抵抗値ｃ −・キャパシタＣの
容量 である。従って上記式（１）〜（４）よシ、／譬ルスの
周波数ｆ゛は下記のように表現される。
ルスの周期Ｔ１すなわち第２図に示す期間Ｔｌ ｅ
Ｔｍ ｍ Ｔｓ ａ Ｔａをそれぞれ求めると、 となシ、ことで Ｒ＊ Ｂ＠ １ ｅ ＩＲｓ ２””抵抗８．保護抵抗
”ＮａＴｌ−＠２の各抵抗値ｃ −・キャパシタＣの
容量 である。従って上記式（１）〜（４）よシ、／譬ルスの
周波数ｆ゛は下記のように表現される。
すなわち、式（５）よ）従来の発振回路から発生する／
４ルスの周波数ｆは、保１抵抗Ｒ１１ａ Ｒ〔ｐ値に依
存している。しかしながら、この保護抵抗Ｒ虐１＃Ｒ１
２は通常発振回路を集積化する際、半導体の拡散抵抗か
らなル、製造工程から生ずるばらつきが大きい、従って
パルスの周波数ｆは、この保護抵抗Ｒ１ｅＲ＠２１１Ｃ
よって、変動して不安定になる欠点がある。
４ルスの周波数ｆは、保１抵抗Ｒ１１ａ Ｒ〔ｐ値に依
存している。しかしながら、この保護抵抗Ｒ虐１＃Ｒ１
２は通常発振回路を集積化する際、半導体の拡散抵抗か
らなル、製造工程から生ずるばらつきが大きい、従って
パルスの周波数ｆは、この保護抵抗Ｒ１ｅＲ＠２１１Ｃ
よって、変動して不安定になる欠点がある。
この発明は上記の事情を鑑みてなされたもので、初段の
インバー−の入力保護回路を構成する保護抵抗の影響を
なくすことによって、安定な周波数を有するパルスを発
生する発振回路を提供することを目的とする。
インバー−の入力保護回路を構成する保護抵抗の影響を
なくすことによって、安定な周波数を有するパルスを発
生する発振回路を提供することを目的とする。
以下図面を参照してこの発明の一実施例について説明す
る。第５図はその構成を示すもので、上記第１図に示し
たと同様の複数段のイン・ヤータ１１〜１３が直列接続
してなる発振回路において、出力段のインバータＩＪの
入力信号ｄに応じて充電または放電が表されるキャノｆ
シタＣと初段のインバータ１１の入力端子Ａ間に抵抗Ｒ
８が直列に設けられる。この抵抗Ｒ８は、キャノ＋シタ
Ｃと抵抗Ｒの時定数によって変化するインバータ１１の
入力信号１の電圧の範囲を電源電圧ＶＢＤ＝ＶＩＩ内に
制限１する如く、抵゛抗値が設定される。なお、他の構
成は籐１図と同様であるため、同一符号を付して説明は
省略する。
る。第５図はその構成を示すもので、上記第１図に示し
たと同様の複数段のイン・ヤータ１１〜１３が直列接続
してなる発振回路において、出力段のインバータＩＪの
入力信号ｄに応じて充電または放電が表されるキャノｆ
シタＣと初段のインバータ１１の入力端子Ａ間に抵抗Ｒ
８が直列に設けられる。この抵抗Ｒ８は、キャノ＋シタ
Ｃと抵抗Ｒの時定数によって変化するインバータ１１の
入力信号１の電圧の範囲を電源電圧ＶＢＤ＝ＶＩＩ内に
制限１する如く、抵゛抗値が設定される。なお、他の構
成は籐１図と同様であるため、同一符号を付して説明は
省略する。
このような発振回路において、いま仮に出力段もインパ
ー夕ＩＪの入力信号ｄが「１」レベルになったとすると
、第６＃Ａ（Ａ）Ｋ示すよ５に電源電圧ＶＤＤ％キャａ
＋シタＣ１抵抗Ｒｘ１入力端子Ａ１抵抗Ｒおよび電圧Ｗ
ａｓ（ｒＯＪレベル）から壜る電流経路が形成され、キ
ャパシタＣは放電状態になる。仁のとき、初段のインバ
ータ１１の入力端子ムに発生する入力信号ａの電圧は、
１１ｇ７図に示すように瞬間Ｋ「１」レベル、すなわち
電きのキャパシタＣの端子電圧ａ２（第６図（Ａ）Ｋ示
す）は、第７図に示す如（”−” 、−十Ｒ１ｊ！Ｌ−
ｙ、ｈ、ｌＲＲ である、したがって、前記第４図（４）に示したと同様
の、初段のインバータ１１の入力保護回路Ｊ１、すなわ
ち第６図■に示す如く電圧ｖ１、キヤ／譬シタＣ１入力
端子ム、保護抵抗Ｒ，１、保護ダイオードＤ１％訃よび
電源電圧Ｖ１１ｍｌからなる電流経路は形成されること
はない、したがつて、保譲抵抗Ｒ，ＩＫ依存することな
く、入力端子ムの入力信号１の電圧は減少し始める。そ
してこの入力信号ａの電圧が第７図に示す如くインパー
５１１０回路閾値電圧ｖｔｂｓ＋１で減少すると、イン
パー一１１は反転動作し、インバータ１１の出力信号す
はｒＯＪレベルから「１」レベルに変化し、インΔ−タ
ｌＪの入力信号ａａｒｔＪレベルから「０」レベルに変
化する。仁のとき、瞬間に入力信号１の電圧はｒＯＪレ
ベル、すなわち電位である。このときのキヤ７ｆシタＣ
の端子電圧ａ２（第６図（２）Ｋ示す）は、第７図に示
す如く「二ＶＤ Ｄ ＋ 展・Ｖｔ ｈ＠ Ｊである。
ー夕ＩＪの入力信号ｄが「１」レベルになったとすると
、第６＃Ａ（Ａ）Ｋ示すよ５に電源電圧ＶＤＤ％キャａ
＋シタＣ１抵抗Ｒｘ１入力端子Ａ１抵抗Ｒおよび電圧Ｗ
ａｓ（ｒＯＪレベル）から壜る電流経路が形成され、キ
ャパシタＣは放電状態になる。仁のとき、初段のインバ
ータ１１の入力端子ムに発生する入力信号ａの電圧は、
１１ｇ７図に示すように瞬間Ｋ「１」レベル、すなわち
電きのキャパシタＣの端子電圧ａ２（第６図（Ａ）Ｋ示
す）は、第７図に示す如（”−” 、−十Ｒ１ｊ！Ｌ−
ｙ、ｈ、ｌＲＲ である、したがって、前記第４図（４）に示したと同様
の、初段のインバータ１１の入力保護回路Ｊ１、すなわ
ち第６図■に示す如く電圧ｖ１、キヤ／譬シタＣ１入力
端子ム、保護抵抗Ｒ，１、保護ダイオードＤ１％訃よび
電源電圧Ｖ１１ｍｌからなる電流経路は形成されること
はない、したがつて、保譲抵抗Ｒ，ＩＫ依存することな
く、入力端子ムの入力信号１の電圧は減少し始める。そ
してこの入力信号ａの電圧が第７図に示す如くインパー
５１１０回路閾値電圧ｖｔｂｓ＋１で減少すると、イン
パー一１１は反転動作し、インバータ１１の出力信号す
はｒＯＪレベルから「１」レベルに変化し、インΔ−タ
ｌＪの入力信号ａａｒｔＪレベルから「０」レベルに変
化する。仁のとき、瞬間に入力信号１の電圧はｒＯＪレ
ベル、すなわち電位である。このときのキヤ７ｆシタＣ
の端子電圧ａ２（第６図（２）Ｋ示す）は、第７図に示
す如く「二ＶＤ Ｄ ＋ 展・Ｖｔ ｈ＠ Ｊである。
したがって、第６図（Ｂｌ示す如く電源電圧ＶＤＤ ｓ
抵抗８１入力端子ム、抵抗Ｒｘ％キャｉ４シタＣおよび
電圧ＶａＳからなる電流経路が形成され、キャパシタＣ
は充電状態となるが、インバーター１の入力保護回路Ｊ
１、す表わち上記第４図他）Ｋ示し喪と同様の電圧Ｖｌ
ｌ ｓ保護ダイオ−Ｐ Ｄ ｓ 、保護抵抗凡、２、入
力端子ム、およびキャパシタＣからなる電流自路は形成
されることは１に％／％。したがって、保護抵抗Ｒ１１
ｅ Ｒａ２に依存することなく、入力端子ムの入力信号
１の電圧は上昇し始める。
抵抗８１入力端子ム、抵抗Ｒｘ％キャｉ４シタＣおよび
電圧ＶａＳからなる電流経路が形成され、キャパシタＣ
は充電状態となるが、インバーター１の入力保護回路Ｊ
１、す表わち上記第４図他）Ｋ示し喪と同様の電圧Ｖｌ
ｌ ｓ保護ダイオ−Ｐ Ｄ ｓ 、保護抵抗凡、２、入
力端子ム、およびキャパシタＣからなる電流自路は形成
されることは１に％／％。したがって、保護抵抗Ｒ１１
ｅ Ｒａ２に依存することなく、入力端子ムの入力信号
１の電圧は上昇し始める。
そして、との入力信号ａの電圧が電圧Ｖｔｈ＠まで上昇
すると、インバータ１１は反転し、入力信号ｄは「０」
レベルからｒｌＪレベルへ変化する。
すると、インバータ１１は反転し、入力信号ｄは「０」
レベルからｒｌＪレベルへ変化する。
このような、動作が繰シ返されるととくよって、出力段
のインバータＩＪの出力端子から出力信号・である７１
ルスが入力信号ｄの反転信号として、発生する。
のインバータＩＪの出力端子から出力信号・である７１
ルスが入力信号ｄの反転信号として、発生する。
このような発振回路から発生する。パルスの発振周波数
ｆを求めてみると、まず第７・・図に示す如く期間Ｔ１
％すなわち入力信号ａの電圧Ｖムが（Ｖｔｈｅ≦ｖ、≦
旦シー・ＶＤＩ ＋ Ｖｔｈｅ ）のような範囲内Ｒｘ
＋Ｒ のとき、 Ｔｓ ”’＝（Ｒ＋Ｒｘ）（’ｈＴｈ＆’Ｆ；＋Ｒ−脳
痛−””（６）となる。さらに期間Ｔ’、す表わち入力
信号ａ範囲内のとき、 テ、＝ａ−（Ｒ１−Ｒｘ）−Ｃ−ムα−Ｇごう七賑江σ
丁マ晶マＶｔｂｅ ・・・・・・（７）となる。パル
スの周期Ｔは「Ｔ、＋Ｔ、」であるから、上記式（６）
、 （７）よ）、パルスの発振周波数ｆは となる。すなわち、上記式（８）よＪ） ノｆルスの発
振周波数ｆは、抵抗Ｒｅ Ｒ１およびキャノ９シタＣの
時定数によって決定され、インバータ１１の入力保護回
路を構成する保護抵抗Ｒ１１＃Ｒ１２には依存しない無
関係な値となる。
ｆを求めてみると、まず第７・・図に示す如く期間Ｔ１
％すなわち入力信号ａの電圧Ｖムが（Ｖｔｈｅ≦ｖ、≦
旦シー・ＶＤＩ ＋ Ｖｔｈｅ ）のような範囲内Ｒｘ
＋Ｒ のとき、 Ｔｓ ”’＝（Ｒ＋Ｒｘ）（’ｈＴｈ＆’Ｆ；＋Ｒ−脳
痛−””（６）となる。さらに期間Ｔ’、す表わち入力
信号ａ範囲内のとき、 テ、＝ａ−（Ｒ１−Ｒｘ）−Ｃ−ムα−Ｇごう七賑江σ
丁マ晶マＶｔｂｅ ・・・・・・（７）となる。パル
スの周期Ｔは「Ｔ、＋Ｔ、」であるから、上記式（６）
、 （７）よ）、パルスの発振周波数ｆは となる。すなわち、上記式（８）よＪ） ノｆルスの発
振周波数ｆは、抵抗Ｒｅ Ｒ１およびキャノ９シタＣの
時定数によって決定され、インバータ１１の入力保護回
路を構成する保護抵抗Ｒ１１＃Ｒ１２には依存しない無
関係な値となる。
このように１抵抗−を設は工、初段のインバータ１１の
入力電圧の変化を電源電圧ｖａｎ −Ｖｌｌｌの範囲内
に制限するととｋよって、インバータ１１の入力保護回
路を構成する入力保護回路およ゛び保ｌＩ／イオードへ
の電流を防止できる。したがって、半導体製造工程によ
る保護抵抗のばら′つきから生ずる発振周波数の不安定
性を防ぐととができる。
入力電圧の変化を電源電圧ｖａｎ −Ｖｌｌｌの範囲内
に制限するととｋよって、インバータ１１の入力保護回
路を構成する入力保護回路およ゛び保ｌＩ／イオードへ
の電流を防止できる。したがって、半導体製造工程によ
る保護抵抗のばら′つきから生ずる発振周波数の不安定
性を防ぐととができる。
以上詳述したように、この発明によればＣ８時定数に応
ピだ変化する初段のインバータの入力電圧の範囲を制限
し、その入力保護回路を構成する保護抵抗の周波数に対
する影響を除去することによって、安定な周波数を有す
るノｆルスを発生する発振回路を提供できる。
ピだ変化する初段のインバータの入力電圧の範囲を制限
し、その入力保護回路を構成する保護抵抗の周波数に対
する影響を除去することによって、安定な周波数を有す
るノｆルスを発生する発振回路を提供できる。
第１図は従来の発振回路の構成図、第２図はそのタイミ
ングチャートを示す図、嬉３図も従来の発振回路の構成
図、第４図（４）、（緩はその動作を説明する等価回路
図、第５図はこの発明の一実施例に係る発振回路の構成
図、第６図ω。 他）はその動作を説明する等価回路図、第７図はそのタ
イミングチャートを示す図である。 １１．１１．１１−イン／４−タ、Ｒａ Ｒ１ｌ ａ”
１２ ｅ ＲＸ ・・・抵抗、Ｃ・−キャ／４シー、Ｄ
ｓ ａ Ｄｓ −ダイオード、ＴｒｌｅＴｒ２・−Ｍ
ＯＳ ）ランジスタ。
ングチャートを示す図、嬉３図も従来の発振回路の構成
図、第４図（４）、（緩はその動作を説明する等価回路
図、第５図はこの発明の一実施例に係る発振回路の構成
図、第６図ω。 他）はその動作を説明する等価回路図、第７図はそのタ
イミングチャートを示す図である。 １１．１１．１１−イン／４−タ、Ｒａ Ｒ１ｌ ａ”
１２ ｅ ＲＸ ・・・抵抗、Ｃ・−キャ／４シー、Ｄ
ｓ ａ Ｄｓ −ダイオード、ＴｒｌｅＴｒ２・−Ｍ
ＯＳ ）ランジスタ。
Claims (1)
- 電源間に直列接続して設けられるＭ０８トランジスタ回
路からなるイン／４−夕が複数段直列接続して設けられ
、初段のイノパー一の入力側に抵抗およびダイオードか
ら成る入力保護回路を有するインバータ回路と、このイ
ンバータ回路Ｋｌ！続され、初段のインパー夕の入力端
に負帰還を与える抵抗負帰還回路と、上記インバータ回
路に！Ｉ続され、初段のインパー夕の入力端に正帰還を
与え−る容量正帰還回路と、この正帰還回路中に上記容
量と直列接続された制限抵抗とを具備したことを特徴と
する発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56115785A JPS5817723A (ja) | 1981-07-23 | 1981-07-23 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56115785A JPS5817723A (ja) | 1981-07-23 | 1981-07-23 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5817723A true JPS5817723A (ja) | 1983-02-02 |
Family
ID=14670999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56115785A Pending JPS5817723A (ja) | 1981-07-23 | 1981-07-23 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5817723A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60114414A (ja) * | 1983-10-21 | 1985-06-20 | ウエスチングハウス エレクトリック コ−ポレ−ション | 精密内部管カツター装置 |
| JPS61245714A (ja) * | 1985-04-24 | 1986-11-01 | Nippon Denso Co Ltd | 発振回路 |
| KR100310858B1 (ko) * | 1993-04-30 | 2001-12-15 | 이데이 노부유끼 | 통신회로시스템 |
| JP2004146866A (ja) * | 2002-10-21 | 2004-05-20 | Denso Corp | 発振回路 |
| JP2009246793A (ja) * | 2008-03-31 | 2009-10-22 | Fujitsu Microelectronics Ltd | Ｃｒ発振回路 |
| JP2013123164A (ja) * | 2011-12-12 | 2013-06-20 | Lapis Semiconductor Co Ltd | Ｃｒ発振回路及び半導体集積装置 |
-
1981
- 1981-07-23 JP JP56115785A patent/JPS5817723A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60114414A (ja) * | 1983-10-21 | 1985-06-20 | ウエスチングハウス エレクトリック コ−ポレ−ション | 精密内部管カツター装置 |
| JPH0116601B2 (ja) * | 1983-10-21 | 1989-03-27 | Westinghouse Electric Corp | |
| JPS61245714A (ja) * | 1985-04-24 | 1986-11-01 | Nippon Denso Co Ltd | 発振回路 |
| JPH0426249B2 (ja) * | 1985-04-24 | 1992-05-06 | Nippon Denso Co | |
| KR100310858B1 (ko) * | 1993-04-30 | 2001-12-15 | 이데이 노부유끼 | 통신회로시스템 |
| JP2004146866A (ja) * | 2002-10-21 | 2004-05-20 | Denso Corp | 発振回路 |
| US7129798B2 (en) | 2002-10-21 | 2006-10-31 | Denso Corporation | Oscillator circuit having stable frequency |
| DE10348364B4 (de) * | 2002-10-21 | 2014-05-15 | Denso Corporation | Oszillatorschaltung mit stabiler Frequenz |
| JP2009246793A (ja) * | 2008-03-31 | 2009-10-22 | Fujitsu Microelectronics Ltd | Ｃｒ発振回路 |
| JP2013123164A (ja) * | 2011-12-12 | 2013-06-20 | Lapis Semiconductor Co Ltd | Ｃｒ発振回路及び半導体集積装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4296338A (en) | Power on and low voltage reset circuit | |
| KR890005227B1 (ko) | 지연 소자를 갖춘 인버터 루우프를 사용한 발진회로 | |
| EP0317437A2 (en) | Reset signal generating circuit | |
| JPH057133A (ja) | 発振回路 | |
| US4479097A (en) | Low voltage, low power RC oscillator circuit | |
| JPH0159772B2 (ja) | ||
| US4115748A (en) | MOS IC Oscillation circuit | |
| US4122413A (en) | Accurate single pin MOS RC oscillator | |
| JPS5817723A (ja) | 発振回路 | |
| JP2003318710A (ja) | 遅延回路及び半導体集積回路装置 | |
| JPS61222318A (ja) | パワ−オンリセツト回路 | |
| US6320443B1 (en) | RC delay time stabilizing circuit | |
| US3883825A (en) | Integrated circuit relaxation oscillator having minimal external pads | |
| US9369117B2 (en) | Delay circuit, oscillation circuit, and semiconductor device | |
| JPH0832428A (ja) | リセット回路 | |
| JPH02147828A (ja) | 温度検出回路 | |
| JPH0810816B2 (ja) | 発振回路 | |
| US20050012531A1 (en) | Power-on reset circuit | |
| JPH0316648B2 (ja) | ||
| JP2002323518A (ja) | 電圧検出回路 | |
| US20250047242A1 (en) | Oscillation circuit and circuit system using the same | |
| EP0353163A2 (en) | Integrated circuit having bipolar-CMOS circuit | |
| JPH0159773B2 (ja) | ||
| JPH0354899B2 (ja) | ||
| JPS63312715A (ja) | 遅延回路 |