JPS5814691B2 - ２進加算回路 - Google Patents
２進加算回路Info
- Publication number
- JPS5814691B2 JPS5814691B2 JP54044123A JP4412379A JPS5814691B2 JP S5814691 B2 JPS5814691 B2 JP S5814691B2 JP 54044123 A JP54044123 A JP 54044123A JP 4412379 A JP4412379 A JP 4412379A JP S5814691 B2 JPS5814691 B2 JP S5814691B2
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- JP
- Japan
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- output
- adder
- sum
- circuit
- input
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- Expired
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/502—Half adders; Full adders consisting of two cascaded half adders
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3868—Bypass control, i.e. possibility to transfer an operand unchanged to the output
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Description
【発明の詳細な説明】
本発明は２進加算回路に関するものである。
２進加算回路はその技術分野において周知の通り、一般
に相互に加算されるべき３けたの２進数を受入れる３個
の入力を有し、和およびけた上げの出力はその加算結果
の現れである。
に相互に加算されるべき３けたの２進数を受入れる３個
の入力を有し、和およびけた上げの出力はその加算結果
の現れである。
本発明の目的は、通常の加算器としての基本的な機能を
遂行することはもちろん、さらに加算器の入力を直接そ
の出力に結合するためのコネクタとしても作用し得る２
進加算回路を提供することにある。
遂行することはもちろん、さらに加算器の入力を直接そ
の出力に結合するためのコネクタとしても作用し得る２
進加算回路を提供することにある。
本発明によれば、３人力と和および焼上げの出力の各端
子を有すると共に、第１および第２の入力が同一の入力
信号を取入れ、和の出力は第３の入力と等しく且つけた
上げ出力は第１または第２の入力と等しくなるように加
算器を動作させるべく、モード選択信号に応じて選択的
に動作する装置を有する２進加算回路が構成されている
。
子を有すると共に、第１および第２の入力が同一の入力
信号を取入れ、和の出力は第３の入力と等しく且つけた
上げ出力は第１または第２の入力と等しくなるように加
算器を動作させるべく、モード選択信号に応じて選択的
に動作する装置を有する２進加算回路が構成されている
。
このように前記回路はモード反転信号の状態によって２
通りの演算モードを持つようにすることができる。
通りの演算モードを持つようにすることができる。
その１の演算モードは、前記回路が通常の加算器として
動作する場合であり、通常の手段で和およびけた上げ出
力を形成する。
動作する場合であり、通常の手段で和およびけた上げ出
力を形成する。
一方、他の演算モードは、実際上前記回路がコネクタと
して動作する場合であり、２個の入力経路を前記和およ
びけた上げ出力にそれぞれ結合する。
して動作する場合であり、２個の入力経路を前記和およ
びけた上げ出力にそれぞれ結合する。
本発明は２進加算回路の特性を利用するものであり、そ
れは前記加算器の２人力が相等しいとき、前記けた上げ
出力はこれら２人力と等しくなるが、和の出力はもう１
方の入力と等しくなることである。
れは前記加算器の２人力が相等しいとき、前記けた上げ
出力はこれら２人力と等しくなるが、和の出力はもう１
方の入力と等しくなることである。
この特性は下記の真理値表により明らかになる。
真理値表
本発明の一実施例において、前記加算回路は同−回路内
に、第１および第２人力が次のような、加算形式により
出力を制御するような制御信号を取出し得る一致検出回
路に組合され、（１）制御信号が一致を示すとき、和の
出力は第３人力と等しく且つけた上げ出力は第１および
第２人力のいずれかと等しくなり、あるいは、（ＩＩ）
制御信号が不一致を示すとき、和の出力は第３人力の逆
の値と等しく且つけた上げ出力は第３人力と等しくなる
ような加算形式によるものであり、且つ前記第１および
第２人力が同一信号を取入れることにより加算器を動作
させる装置は、前記第１および第２人力の真理値にかか
わらず一致を示すような制御信号を出力する装置を有す
るように構成している。
に、第１および第２人力が次のような、加算形式により
出力を制御するような制御信号を取出し得る一致検出回
路に組合され、（１）制御信号が一致を示すとき、和の
出力は第３人力と等しく且つけた上げ出力は第１および
第２人力のいずれかと等しくなり、あるいは、（ＩＩ）
制御信号が不一致を示すとき、和の出力は第３人力の逆
の値と等しく且つけた上げ出力は第３人力と等しくなる
ような加算形式によるものであり、且つ前記第１および
第２人力が同一信号を取入れることにより加算器を動作
させる装置は、前記第１および第２人力の真理値にかか
わらず一致を示すような制御信号を出力する装置を有す
るように構成している。
以下、本発明の一実施例について添付図面を参照して詳
述する。
述する。
第１図に示すように、加算器は３個のデータ人力Ａ，Ｂ
およびＣと、和およびけた上げ出力の各端子を有する。
およびＣと、和およびけた上げ出力の各端子を有する。
人力ＡおよびＢは一致検出ゲート１０に組合され、この
一致検出ゲート１０の出力はＮＯＲゲート１１の一方の
入力端に与えられており、またこのＮＯＲゲート１１の
他の入力端はモード制御信号Ｘを取入れている。
一致検出ゲート１０の出力はＮＯＲゲート１１の一方の
入力端に与えられており、またこのＮＯＲゲート１１の
他の入力端はモード制御信号Ｘを取入れている。
前記ＮＯＲゲート１１の出力は制御信号Ｙを設定し、こ
の信号Ｙにより次に述べる加算形式で和およびけた上げ
出力の形成方法を決定される。
の信号Ｙにより次に述べる加算形式で和およびけた上げ
出力の形成方法を決定される。
前記入力ＡおよびＢはまた他のＮＯＲゲート１２に与え
られ、このＮＯＲゲート１２の出力端はさらにＮＯＲゲ
ート１３の一方の入力端に接続される。
られ、このＮＯＲゲート１２の出力端はさらにＮＯＲゲ
ート１３の一方の入力端に接続される。
このＮＯＲゲート１３の他の入力端はＡＮＤゲート１４
の出力端に接続され、前記ＮＯＲゲ一ト１３の出力端は
けた上げ出力端に接続される。
の出力端に接続され、前記ＮＯＲゲ一ト１３の出力端は
けた上げ出力端に接続される。
前記ＡＮＤゲート１４の一方の人力端は第３人力Ｃの反
転入力を取入れ、他の人力端は制御信号Ｙを取入れる。
転入力を取入れ、他の人力端は制御信号Ｙを取入れる。
制御信号Ｙはまた他の一致検出ゲート１５の一方の入力
端に与えられ、この一致検出ゲート１５の他の入力端に
は前記第３人力Ｃを取入れている。
端に与えられ、この一致検出ゲート１５の他の入力端に
は前記第３人力Ｃを取入れている。
また前記一致検出ゲート１５の出力は反転されて和の出
力端子に与えられる。
力端子に与えられる。
前記加算器は前記モード制御信号Ｘによって決定される
２モードの演算を行う。
２モードの演算を行う。
例えばＸ＝０のとき、前記回路は通常の加算器として動
作する。
作する。
またＸ＝１のときは分岐する２方向の信号経路として働
き、その一方は前記入力Ｃを和の出力端子に結合し、他
方は人力ＡおよびＢの論理和をけた上げ出力端子に結合
する。
き、その一方は前記入力Ｃを和の出力端子に結合し、他
方は人力ＡおよびＢの論理和をけた上げ出力端子に結合
する。
Ｘ−０の加算モードの場合において、Ａ＝Ｂのとき、制
御信号Ｙは゛０“とな谷よって和の出力は入力Ｃに等し
く且つけた上げ出力は入力ＡおよびＢの論理和に等しい
（ＡＮＤゲート１４はＹ＝０により無能となるからであ
る）。
御信号Ｙは゛０“とな谷よって和の出力は入力Ｃに等し
く且つけた上げ出力は入力ＡおよびＢの論理和に等しい
（ＡＮＤゲート１４はＹ＝０により無能となるからであ
る）。
一方、Ａ＼Ｂのとき、制御信号Ｙは“１″となる。
よって和の出力は入力Ｃの逆の値となり一方、けた上げ
出力は入力Ｃに等しくなる（このとき人力ＡまたはＢが
“１″であるはずだからＮＯＲゲ一ト１２の出力は０に
なる）。
出力は入力Ｃに等しくなる（このとき人力ＡまたはＢが
“１″であるはずだからＮＯＲゲ一ト１２の出力は０に
なる）。
この場合のモードにおける加算器の前記入力および出力
は前掲の通常の加算器に関する真理値表から明らかとな
る。
は前掲の通常の加算器に関する真理値表から明らかとな
る。
Ｘ＝１のシフトモードの場合は、制御信号Ｙは入力Ａ，
Ｂの真理値にかかわらず“０″とされる。
Ｂの真理値にかかわらず“０″とされる。
よって和の出力は入力Ｃと等しくかつけた上げ出力は入
力ＡおよびＢの論理和に等しい。
力ＡおよびＢの論理和に等しい。
さらに第２図に基づいて、多重ビットの加算およびシフ
ト回路に関し、前述の加算器の一実施例を説明する。
ト回路に関し、前述の加算器の一実施例を説明する。
第２図の回路において、第１の多重ビットの演算数は一
連の１ビットレジスタＰに保持されており、第２の多重
ビットの演算数は一連の１ビットレジスクＱに保持され
ている。
連の１ビットレジスタＰに保持されており、第２の多重
ビットの演算数は一連の１ビットレジスクＱに保持され
ている。
各組のレジスタＰおよびＱは第１図に示されるように加
算器ＡＤＤの人力ＢおよびＡにそれぞれ接続されている
。
算器ＡＤＤの人力ＢおよびＡにそれぞれ接続されている
。
各加算器の和の出力は前記レジスタＱの入力端に接続さ
れ、このレジスタＱにＱク田ンクパルスが与えられるこ
とにより、そのレジスク内に前記和の出力をシフトする
ことができるようになっている。
れ、このレジスタＱにＱク田ンクパルスが与えられるこ
とにより、そのレジスク内に前記和の出力をシフトする
ことができるようになっている。
各加算器のけた上げ出力は右隣の加算器の入力Ｃに接続
されている。
されている。
上述の回路は以下の２モードの演算を行う。
（ａ）第１モードの場合、各加算器はモード制御信号Ｘ
＝０を持つから、通常の加算器として動作する。
＝０を持つから、通常の加算器として動作する。
よってこの加算器は前記２種類の多重ビット演算数の論
理和を形成し、それは系列の前記ビットの中で最下位（
左側）の桁から最上位（右側）の桁への高速けた上げを
伴う。
理和を形成し、それは系列の前記ビットの中で最下位（
左側）の桁から最上位（右側）の桁への高速けた上げを
伴う。
前記高速けた上けが前記回路の全体を通過するだけの遅
延時間経過後、レジスタ内に前記加算器の加算結果をシ
フトし得るように、Ｑクロックパルスが前記各レジスタ
Ｑに与えられる。
延時間経過後、レジスタ内に前記加算器の加算結果をシ
フトし得るように、Ｑクロックパルスが前記各レジスタ
Ｑに与えられる。
（ｂ）第２モードの場合、各加算器はモード選択信号ｘ
＝ｉを持つから、前述したようなシフトモドの働きをす
る。
＝ｉを持つから、前述したようなシフトモドの働きをす
る。
このとき前記レジスタＰは全て動作せず前記入力Ｂは全
て“０″となる。
て“０″となる。
よつて各加算器のけた上げ出力は人力Ａと等しく、和の
出力は入力Ｃと等しくなる。
出力は入力Ｃと等しくなる。
各レジスクＱの内容は各回路に組込まれた加算器を介し
てそのけた上げ出力端子まで通過し、 さらに隣接する次の加算器の入力Ｃに至る。
てそのけた上げ出力端子まで通過し、 さらに隣接する次の加算器の入力Ｃに至る。
この入力信号Ｃはその後上記各加算器を介して和の出力
端子まで通過し、これら加算器と接続された各レジスタ
Ｑの入力に至る。
端子まで通過し、これら加算器と接続された各レジスタ
Ｑの入力に至る。
よって次のＱクロックパルスが与えられると、各レジス
タＱの前記内容は右方にシフトされ隣接する次のレジス
クＱヘシフトされることになる。
タＱの前記内容は右方にシフトされ隣接する次のレジス
クＱヘシフトされることになる。
第１図は本発明による加算器の回路図、第２図は本発明
による加算器を加算およびシフトを組合せた回路に組込
んだ状態の系統図である。 Ａ，Ｂ，Ｃ…データ入力、１０，１５…一致検出ゲ一ト
、１１，１２，１３…ＮＯＲゲ一ト、１４…ＡＮＤゲー
ト、Ｘ…モード制御信号、Ｙ…制御信号、ＳＵＭ…和の
出力、Ｐ，Ｑ…レジスタ、ＡＤＤ…加算器。
による加算器を加算およびシフトを組合せた回路に組込
んだ状態の系統図である。 Ａ，Ｂ，Ｃ…データ入力、１０，１５…一致検出ゲ一ト
、１１，１２，１３…ＮＯＲゲ一ト、１４…ＡＮＤゲー
ト、Ｘ…モード制御信号、Ｙ…制御信号、ＳＵＭ…和の
出力、Ｐ，Ｑ…レジスタ、ＡＤＤ…加算器。
Claims (1)
- 【特許請求の範囲】 １ ３つの入力端子Ａ，Ｂ，Ｃ，和および桁上げの各出
力端子を有してなり、第１および第２の入力Ａ，Ｂを結
合して和および桁上げの出力信号形成を制御するための
制御信号Ｙを発する一致検出回路１０を備えた２進加算
回路において、前記一致検出回路１０の出力側に接続さ
れモード選択信号Ｘによって制御される論理回路１１を
備え、 前記モード選択信号Ｘが第１の値をとるときは前記制御
信号Ｙは変動せずに、前記２進加算回路は通常の加算器
として機能し、 前記モード選択信号Ｘが第２の値をとるときは前記入力
Ａ，Ｂの真理値にかかわりなく前記制御信号Ｙは前記第
１および第２の入力Ａ，Ｂとの間で同等を意味する値に
せしめられ、前記２進加算回路は一方の端子が前記入力
ＡおよびＣとなり他方の端子が前記出力桁上げおよび和
となる一対の並列接続要素として動作することを特徴と
する２進加算回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB1618178 | 1978-04-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54141535A JPS54141535A (en) | 1979-11-02 |
| JPS5814691B2 true JPS5814691B2 (ja) | 1983-03-22 |
Family
ID=10072634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54044123A Expired JPS5814691B2 (ja) | 1978-04-25 | 1979-04-11 | ２進加算回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4254471A (ja) |
| JP (1) | JPS5814691B2 (ja) |
| DE (1) | DE2913729C2 (ja) |
| FR (1) | FR2424586B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4241413A (en) * | 1978-04-25 | 1980-12-23 | International Computers Limited | Binary adder with shifting function |
| US4360891A (en) * | 1980-04-14 | 1982-11-23 | Sperry Corporation | Address and data interface unit |
| JPS5896347A (ja) * | 1981-12-03 | 1983-06-08 | Toshiba Corp | 全加算器 |
| US4507746A (en) * | 1982-07-28 | 1985-03-26 | The United States Of America As Represented By The Secretary Of The Army | Programmable matched filter for binary phase-coded signals |
| JP2607538B2 (ja) * | 1987-08-28 | 1997-05-07 | 株式会社日立製作所 | 加算回路 |
| US7991820B1 (en) | 2007-08-07 | 2011-08-02 | Leslie Imre Sohay | One step binary summarizer |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48102939A (ja) * | 1972-04-07 | 1973-12-24 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3612847A (en) * | 1964-04-03 | 1971-10-12 | Saint Gobain | Electrical apparatus and method for adding binary numbers |
| US3417236A (en) * | 1964-12-23 | 1968-12-17 | Ibm | Parallel binary adder utilizing cyclic control signals |
| US3482085A (en) * | 1966-06-23 | 1969-12-02 | Detrex Chem Ind | Binary full adder-subtractor with bypass control |
| NL150243B (nl) * | 1967-06-01 | 1976-07-15 | Philips Nv | Schakeling, opgebouwd uit nand-poorten. |
| US3571615A (en) * | 1969-06-19 | 1971-03-23 | Digital Equipment Corp | Logic circuit |
| US3602705A (en) * | 1970-03-25 | 1971-08-31 | Westinghouse Electric Corp | Binary full adder circuit |
| GB1468342A (en) * | 1973-01-28 | 1977-03-23 | Hawker Siddeley Dynamics Ld | Adder or priority-determining circuits for computers |
| US3843876A (en) * | 1973-09-20 | 1974-10-22 | Motorola Inc | Electronic digital adder having a high speed carry propagation line |
| US3932734A (en) * | 1974-03-08 | 1976-01-13 | Hawker Siddeley Dynamics Limited | Binary parallel adder employing high speed gating circuitry |
| US4241413A (en) * | 1978-04-25 | 1980-12-23 | International Computers Limited | Binary adder with shifting function |
-
1979
- 1979-03-12 US US06/019,765 patent/US4254471A/en not_active Expired - Lifetime
- 1979-04-05 DE DE2913729A patent/DE2913729C2/de not_active Expired
- 1979-04-11 JP JP54044123A patent/JPS5814691B2/ja not_active Expired
- 1979-04-25 FR FR7910516A patent/FR2424586B1/fr not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48102939A (ja) * | 1972-04-07 | 1973-12-24 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54141535A (en) | 1979-11-02 |
| DE2913729A1 (de) | 1979-11-08 |
| FR2424586A1 (fr) | 1979-11-23 |
| DE2913729C2 (de) | 1984-10-11 |
| US4254471A (en) | 1981-03-03 |
| FR2424586B1 (fr) | 1986-03-07 |
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