JPS58146129A - 並列・直列変換回路 - Google Patents
並列・直列変換回路Info
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- JPS58146129A JPS58146129A JP2835182A JP2835182A JPS58146129A JP S58146129 A JPS58146129 A JP S58146129A JP 2835182 A JP2835182 A JP 2835182A JP 2835182 A JP2835182 A JP 2835182A JP S58146129 A JPS58146129 A JP S58146129A
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- JP
- Japan
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- parallel
- shift
- data
- shift register
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- Pending
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- 238000006243 chemical reaction Methods 0.000 title claims description 21
- 238000010586 diagram Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000037303 wrinkles Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、並列・直列変換回路、特に７７）−レジスタ
を用いた並列・直列変換回路において、並列データの偶
数番目のビットと奇数番目のビットとをそれぞれの入力
とする第１と第２のシフト・レジスタをそなえ、該第１
．第２のシフト−レジスタを交互にシフトすると共に、
該第１．第２のシフト・レジスタの出力を交互に選択す
ることによって、並列・直列変換管高速に実行できるよ
うにした並列・直列変換回路に関するものである。
を用いた並列・直列変換回路において、並列データの偶
数番目のビットと奇数番目のビットとをそれぞれの入力
とする第１と第２のシフト・レジスタをそなえ、該第１
．第２のシフト−レジスタを交互にシフトすると共に、
該第１．第２のシフト・レジスタの出力を交互に選択す
ることによって、並列・直列変換管高速に実行できるよ
うにした並列・直列変換回路に関するものである。
従来、並列・直列変換回路としては、シフト・レジスタ
を用いた第１図図示の如き回路が知られている。第１図
は、１６ビツトの並列データを直列データに変換する並
列・直列変換回路の一例を示している。即ち、８ビツト
構成のシフト・レジスタ１および２を直列に接続するこ
とによって、１６ビツトの並列データを直列データに変
換して出力するようにしている〇一般に１シフト・レジ
スタにおけるシフト・クロックの周波数には限界（例え
ばＴＩ社の７４ＬＳ１６６のシフト・クロック最大周波
数は２５ＭＨ，）があるため、第１図図示的においては
、それ以上の変換処理の高速化は望むことができなかつ
え。しかしながら、鉤えばＣＲＴディスプレイにおいて
、表示画像の解儂度を高めるためＫａドツト数を増やす
必要があり、そのために線表示画像データの並列・直列
変換の高速処理が要求される。なお、上記シフト・レジ
スタ１および２を高速の素子によって構成するととＫよ
って、高速処理可能な並列・直列変換回路を得ることは
可能であるが、上記高速の素子は、一般に集積度が低く
、搭載されるＩＣ数が増大するという欠点があシ、その
ために高価なものになる。
を用いた第１図図示の如き回路が知られている。第１図
は、１６ビツトの並列データを直列データに変換する並
列・直列変換回路の一例を示している。即ち、８ビツト
構成のシフト・レジスタ１および２を直列に接続するこ
とによって、１６ビツトの並列データを直列データに変
換して出力するようにしている〇一般に１シフト・レジ
スタにおけるシフト・クロックの周波数には限界（例え
ばＴＩ社の７４ＬＳ１６６のシフト・クロック最大周波
数は２５ＭＨ，）があるため、第１図図示的においては
、それ以上の変換処理の高速化は望むことができなかつ
え。しかしながら、鉤えばＣＲＴディスプレイにおいて
、表示画像の解儂度を高めるためＫａドツト数を増やす
必要があり、そのために線表示画像データの並列・直列
変換の高速処理が要求される。なお、上記シフト・レジ
スタ１および２を高速の素子によって構成するととＫよ
って、高速処理可能な並列・直列変換回路を得ることは
可能であるが、上記高速の素子は、一般に集積度が低く
、搭載されるＩＣ数が増大するという欠点があシ、その
ために高価なものになる。
本発明は、上記の如き問題を解決して、安価で高速処理
可能な並列・直列変換回路を提供することを目的として
いる。そしてそのため、本発明の並列・直列変換回路は
、シフト・レジスタを用いて並列データを直列データに
変換する並列・直列変換回路において、上記並列データ
のうちの偶数番目のビットを並列の入力とする第１のシ
フト・レジスタ、同じく奇数番目のビットを並列の入力
とする第２のシフト・レジスタ、上記第１および第２の
シフト・レジスタを交互にシフトせしめるシフト・クロ
ックを発生する分周回路、および皺分局回路から出力さ
れる上記シフト・クロックにもとづいて上記＃Ｅ１およ
び第２のシフト−レジスタの出力を交互に選択するデー
タ・セレクタをそなえてなることを特徴としている。以
下図面を参照しつつ説明する。
可能な並列・直列変換回路を提供することを目的として
いる。そしてそのため、本発明の並列・直列変換回路は
、シフト・レジスタを用いて並列データを直列データに
変換する並列・直列変換回路において、上記並列データ
のうちの偶数番目のビットを並列の入力とする第１のシ
フト・レジスタ、同じく奇数番目のビットを並列の入力
とする第２のシフト・レジスタ、上記第１および第２の
シフト・レジスタを交互にシフトせしめるシフト・クロ
ックを発生する分周回路、および皺分局回路から出力さ
れる上記シフト・クロックにもとづいて上記＃Ｅ１およ
び第２のシフト−レジスタの出力を交互に選択するデー
タ・セレクタをそなえてなることを特徴としている。以
下図面を参照しつつ説明する。
ａＩＺ図は本発明の一実施鉤構成を示すプ四ツク図、第
３図は第２図図示実施例の動作をｌＩｉ！明するための
タイム・チャートを示す。図中の符号１は第１のシフト
・レジスタ、２ｔｌＪｉｌ！２のシフト・レジスタ、３
Ｆｉ分局用の７リツプ＠７０ツグ、４はデータ・セレク
タ、４−１ないし４−３はＮＡＮＤゲートであって、デ
ータ・セレクタ４を構成するものを表わしている。
３図は第２図図示実施例の動作をｌＩｉ！明するための
タイム・チャートを示す。図中の符号１は第１のシフト
・レジスタ、２ｔｌＪｉｌ！２のシフト・レジスタ、３
Ｆｉ分局用の７リツプ＠７０ツグ、４はデータ・セレク
タ、４−１ないし４−３はＮＡＮＤゲートであって、デ
ータ・セレクタ４を構成するものを表わしている。
第２図図示実施例の動作を第３図図示タイム・チャート
に関連して説明する。なお、第３図図示α＃ｉ、７リツ
プフロツプ３のクロック端子ＣＫに与えられるクロック
・パルス、ｂおよびｃは該クロック・パルス籠が７リツ
プ７０ツブ３において１／２の周波数に分周されて出力
端ｑおよび可から第１のシフト・レジスタ１Ｏクロツク
端子ＣＬＫおよび第２のシフト・レジスタ２のりｐツク
端子ＣＬＫに与えられるシアトリ］ツク（なお、該シフ
ト・クロックめおよびｑは後述するように上記＃１１お
よび第２のシフト・レジスタ１および２の出力を交互に
選択するためにデータ・セレクタ４にも与えられる）、
ｄおよび−はｔＨｌのシフト・レジスタ１および第２の
シフト・レジスタ２に並列データをロードする悸ｌロー
ド信号および梓２０−ド信号、ｆおよび！は第１のシフ
ト・レジスタ１および第２のシフト・レジスタ２から出
力される直列データ、ｈはデータ・セレクタ４から出力
される直列データを示している０ 第２図図示実施例線、１６ビツトの並列データを直列デ
ータに変換する並列・直列変換回路であって、！！＊１
６ビツトの並列データのうちの偶数番目のビット、即ち
０．２．・・・、・・・、１４ビツトのデータが、ｆＦ
ｌロード信号によって＄１１１のシフト・レジスタ１に
入力され、また同じく奇数番目のビット、即ち１，３．
・・・、・・・、１５ビツトのデータが、１ＩＩＦ２０
一ド信号によって＠２のシフト・レジスタ２に入力され
る。そして、フリップ・７０ツブ３のクロック端子ＣＫ
に入力されるクロック・パルスα（第３図図示）が分周
されて、該フリップ・７０ツブ３の出力端子Ｑおよび互
がらシフト・クロックｂおよびＣが出力される。上記第
１のシフト・レジスタｌにおいては、シフト・クロック
ｂによって上記０．２．・・・、・・・、１４ビツトの
並列データが順次シフトされて出力端子ＱＨから第３図
に図示されている如き直列データｆが出力される。同様
にして、第２のシフト・レジスタ２からは、第３図に図
示されている如き直列データｙが出力される。そして、
上記シフト・レジスタ１および２から出力される直列デ
ータｆおよびダは、データ拳セレクタ４によって交互に
選択されて、第３因に図示されている如き直列データ人
が出力される。このようにして、上記シフト・レジスタ
１および２に入力される１６ビツトの並列データは、上
記クロック・パルスαに同期した直列データｈに変換さ
れる。勿論、本発明においては、上記シフト・クロック
ｂおよびＣの周波数を本発明に用いられているシフト・
レジスターおよび２のシフト最大周波数になるようにし
、従って上記クロック・パルスａの周波数を該シフト最
大周波数の２倍の周波数に設定すれば最も高速の並列・
直列変換を行なうことができることは言うまでもない。
に関連して説明する。なお、第３図図示α＃ｉ、７リツ
プフロツプ３のクロック端子ＣＫに与えられるクロック
・パルス、ｂおよびｃは該クロック・パルス籠が７リツ
プ７０ツブ３において１／２の周波数に分周されて出力
端ｑおよび可から第１のシフト・レジスタ１Ｏクロツク
端子ＣＬＫおよび第２のシフト・レジスタ２のりｐツク
端子ＣＬＫに与えられるシアトリ］ツク（なお、該シフ
ト・クロックめおよびｑは後述するように上記＃１１お
よび第２のシフト・レジスタ１および２の出力を交互に
選択するためにデータ・セレクタ４にも与えられる）、
ｄおよび−はｔＨｌのシフト・レジスタ１および第２の
シフト・レジスタ２に並列データをロードする悸ｌロー
ド信号および梓２０−ド信号、ｆおよび！は第１のシフ
ト・レジスタ１および第２のシフト・レジスタ２から出
力される直列データ、ｈはデータ・セレクタ４から出力
される直列データを示している０ 第２図図示実施例線、１６ビツトの並列データを直列デ
ータに変換する並列・直列変換回路であって、！！＊１
６ビツトの並列データのうちの偶数番目のビット、即ち
０．２．・・・、・・・、１４ビツトのデータが、ｆＦ
ｌロード信号によって＄１１１のシフト・レジスタ１に
入力され、また同じく奇数番目のビット、即ち１，３．
・・・、・・・、１５ビツトのデータが、１ＩＩＦ２０
一ド信号によって＠２のシフト・レジスタ２に入力され
る。そして、フリップ・７０ツブ３のクロック端子ＣＫ
に入力されるクロック・パルスα（第３図図示）が分周
されて、該フリップ・７０ツブ３の出力端子Ｑおよび互
がらシフト・クロックｂおよびＣが出力される。上記第
１のシフト・レジスタｌにおいては、シフト・クロック
ｂによって上記０．２．・・・、・・・、１４ビツトの
並列データが順次シフトされて出力端子ＱＨから第３図
に図示されている如き直列データｆが出力される。同様
にして、第２のシフト・レジスタ２からは、第３図に図
示されている如き直列データｙが出力される。そして、
上記シフト・レジスタ１および２から出力される直列デ
ータｆおよびダは、データ拳セレクタ４によって交互に
選択されて、第３因に図示されている如き直列データ人
が出力される。このようにして、上記シフト・レジスタ
１および２に入力される１６ビツトの並列データは、上
記クロック・パルスαに同期した直列データｈに変換さ
れる。勿論、本発明においては、上記シフト・クロック
ｂおよびＣの周波数を本発明に用いられているシフト・
レジスターおよび２のシフト最大周波数になるようにし
、従って上記クロック・パルスａの周波数を該シフト最
大周波数の２倍の周波数に設定すれば最も高速の並列・
直列変換を行なうことができることは言うまでもない。
即ち、本発明の並列・直列変換回路は、向えば第１図図
示従来例と比較して半分の時間で変換処理を行なうこと
が可能である。第２図図示実施例の具体例として、上記
シフト・レジスターおよび２にＴＩ社の７４ＬＳ１６６
、フリップ−フロップ３に同社の７４Ｓ１１２．データ
・セレクタ４に同じ（ＴＩ社の７４８００を用いたとす
れは、例えば上記クロック・パルスαの周波数を３５Ｍ
Ｈ（この場合、３５ＭＨ，の直列データが得られる）と
したとしても、上記シフト・レジスターおよび２として
用いられている７４ＬＳ１６６のシフト周波数は１７．
５ Ｍ Ｈｚとなり、十分に使用可能な範囲にある０ま
た、遅延時間についてみると、上記７４ＬＳ１６６．７
４８１１２および７４Ｓ ００の遅延時間が夫々の規格
により最大３５ Ｆ＆ｚ、 ７ｒＬＺおよび５ｎｌとす
れば、第２図図示実施例におけるトータルの遅延時間は
、フルＳ＋３５ＦＬ＃＋５ｔＬｚ＋５ｒＬｚ−２８，６
ｒＬｔ（ここで２８．６ルＩは３５ Ｍ Ｈ２における
１クロック周期） ＝ ２３．４ルＩであって、これも
十分に使用可能な範囲にある。
示従来例と比較して半分の時間で変換処理を行なうこと
が可能である。第２図図示実施例の具体例として、上記
シフト・レジスターおよび２にＴＩ社の７４ＬＳ１６６
、フリップ−フロップ３に同社の７４Ｓ１１２．データ
・セレクタ４に同じ（ＴＩ社の７４８００を用いたとす
れは、例えば上記クロック・パルスαの周波数を３５Ｍ
Ｈ（この場合、３５ＭＨ，の直列データが得られる）と
したとしても、上記シフト・レジスターおよび２として
用いられている７４ＬＳ１６６のシフト周波数は１７．
５ Ｍ Ｈｚとなり、十分に使用可能な範囲にある０ま
た、遅延時間についてみると、上記７４ＬＳ１６６．７
４８１１２および７４Ｓ ００の遅延時間が夫々の規格
により最大３５ Ｆ＆ｚ、 ７ｒＬＺおよび５ｎｌとす
れば、第２図図示実施例におけるトータルの遅延時間は
、フルＳ＋３５ＦＬ＃＋５ｔＬｚ＋５ｒＬｚ−２８，６
ｒＬｔ（ここで２８．６ルＩは３５ Ｍ Ｈ２における
１クロック周期） ＝ ２３．４ルＩであって、これも
十分に使用可能な範囲にある。
なお、第２図図示実施例は、１６ビツトの並列データを
偶数と寄数のビットに２分割して交互にシフト処理を行
ない、結果を合成して直列データに変換する場合の一実
施例を示しているが、本発明はこれに限るものでなく、
その他の任意複数ビットのデータについて３分割あるい
は４分割等を行ない、並列・直列変換することも、同様
に行なうことができることは首うまでもない０以上説明
した如く、本発明によれば、比較的低速で安価なシフト
・レジスタに高速の分周用フリップ・フロップおよびデ
ータ・セレクタを組合わせ九構成にすることによって、
安価で高速変換可能な並列中直列変換回路を提供するこ
とができるＯ
偶数と寄数のビットに２分割して交互にシフト処理を行
ない、結果を合成して直列データに変換する場合の一実
施例を示しているが、本発明はこれに限るものでなく、
その他の任意複数ビットのデータについて３分割あるい
は４分割等を行ない、並列・直列変換することも、同様
に行なうことができることは首うまでもない０以上説明
した如く、本発明によれば、比較的低速で安価なシフト
・レジスタに高速の分周用フリップ・フロップおよびデ
ータ・セレクタを組合わせ九構成にすることによって、
安価で高速変換可能な並列中直列変換回路を提供するこ
とができるＯ
第１図は並列・直列変換回路の従来例、第２図は本発明
の一実施例構成を示すプ四ツク図、ｍ３図は第２図図示
実施例の動作を説明するためのタイム・チャートを示す
。 図中、１は第１のシフト・レジスタ、２は第２のシフト
・レジスタ、３は７リツプ・７０ツブ、４はデータ・セ
レクタを表わす。
の一実施例構成を示すプ四ツク図、ｍ３図は第２図図示
実施例の動作を説明するためのタイム・チャートを示す
。 図中、１は第１のシフト・レジスタ、２は第２のシフト
・レジスタ、３は７リツプ・７０ツブ、４はデータ・セ
レクタを表わす。
Claims (1)
- シフト・レジスタを用いて並列データを直列データに変
換する並列・直列変換回路において、上記並列データの
うちの偶数番目のビットを並列の入力とする第１の７７
ト・レジスタ、同じく奇数番目のビットを並列の入力と
するＨ２のシフト・レジスタ、上記＃Ｅ１および第２の
シフト・レジスタを交互にシフトせしめるシフト・り■
ツクを発生する分局回路、および該分局回路から出力さ
れる上記シフト・クロックにもとづいて上記第１および
第２のシフト等レジスタの出力を交互に選択するデータ
・セレクタをそなえてなる仁とを特徴とする並列・直列
変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2835182A JPS58146129A (ja) | 1982-02-24 | 1982-02-24 | 並列・直列変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2835182A JPS58146129A (ja) | 1982-02-24 | 1982-02-24 | 並列・直列変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58146129A true JPS58146129A (ja) | 1983-08-31 |
Family
ID=12246177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2835182A Pending JPS58146129A (ja) | 1982-02-24 | 1982-02-24 | 並列・直列変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58146129A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6094537A (ja) * | 1983-10-28 | 1985-05-27 | Fanuc Ltd | 並列直列変換回路 |
| US5270714A (en) * | 1989-09-08 | 1993-12-14 | Fujitsu Limited | Encoding and decoding circuit for run-length-limited coding |
| WO1998019231A1 (en) * | 1996-10-31 | 1998-05-07 | Motorola Limited | Co-processor for performing modular multiplication |
| WO1998019230A1 (en) * | 1996-10-31 | 1998-05-07 | Motorola Limited | Co-processor for performing modular multiplication |
| KR100464407B1 (ko) * | 2001-03-15 | 2005-01-03 | 삼성전자주식회사 | 병렬-직렬 컨버터 |
| EP2259433A1 (en) * | 2009-06-02 | 2010-12-08 | LS Industrial Systems Co., Ltd | Apparatus and method for processing parallel digital input signals from plurality of circuit breakers |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5140726A (ja) * | 1974-10-02 | 1976-04-05 | Brother Ind Ltd | |
| JPS5143646A (ja) * | 1974-10-11 | 1976-04-14 | Fujitsu Ltd |
-
1982
- 1982-02-24 JP JP2835182A patent/JPS58146129A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5140726A (ja) * | 1974-10-02 | 1976-04-05 | Brother Ind Ltd | |
| JPS5143646A (ja) * | 1974-10-11 | 1976-04-14 | Fujitsu Ltd |
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| JPH0233212B2 (ja) * | 1983-10-28 | 1990-07-26 | Fanuc Ltd | |
| US5270714A (en) * | 1989-09-08 | 1993-12-14 | Fujitsu Limited | Encoding and decoding circuit for run-length-limited coding |
| WO1998019231A1 (en) * | 1996-10-31 | 1998-05-07 | Motorola Limited | Co-processor for performing modular multiplication |
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| EP2259433A1 (en) * | 2009-06-02 | 2010-12-08 | LS Industrial Systems Co., Ltd | Apparatus and method for processing parallel digital input signals from plurality of circuit breakers |
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