JPS58134452A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPS58134452A JPS58134452A JP57016232A JP1623282A JPS58134452A JP S58134452 A JPS58134452 A JP S58134452A JP 57016232 A JP57016232 A JP 57016232A JP 1623282 A JP1623282 A JP 1623282A JP S58134452 A JPS58134452 A JP S58134452A
- Authority
- JP
- Japan
- Prior art keywords
- lead
- semiconductor device
- leads
- tab
- index
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 20
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000011347 resin Substances 0.000 claims description 15
- 229920005989 resin Polymers 0.000 claims description 15
- 239000004020 conductor Substances 0.000 claims description 9
- 239000008188 pellet Substances 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 4
- 238000000465 moulding Methods 0.000 claims description 4
- -1 wire Substances 0.000 claims 1
- 239000000725 suspension Substances 0.000 description 4
- 239000011295 pitch Substances 0.000 description 3
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 238000010137 moulding (plastic) Methods 0.000 description 2
- 235000012149 noodles Nutrition 0.000 description 2
- 229910000831 Steel Inorganic materials 0.000 description 1
- OFLYIWITHZJFLS-UHFFFAOYSA-N [Si].[Au] Chemical compound [Si].[Au] OFLYIWITHZJFLS-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000037237 body shape Effects 0.000 description 1
- 210000001217 buttock Anatomy 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 238000000855 fermentation Methods 0.000 description 1
- 230000004151 fermentation Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 238000007711 solidification Methods 0.000 description 1
- 230000008023 solidification Effects 0.000 description 1
- 239000010959 steel Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/565—Moulds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明ｒｊフラットパッケージ型の半導体装置に関し、
特に多ビン化を図った半導体装置およびその製造方法に
関するものである。
特に多ビン化を図った半導体装置およびその製造方法に
関するものである。
一般にフラットパッケージ型の半導体装置はデュアルイ
ンライン型のパッケージに比較してｒＩａａｌｌ化およ
び多ビン化か容易でＴｏ９、しかも実装用（ロ）略基４
１（プリント基板）への実装にチップキャリアパッケー
ジと略−４１度の１！装作業でよいという利点からその
需ｌＩは増大している。この糧の半導体装置は通常金属
博板會打抜成形して祷られたリードフレームに半導体素
子ベレットを固着しかつリードとの間に電気的接続を行
なつに上で、ベレットやリードとのｌＩ絖＠１一方形（
正方形、長方形）でかつ博肉のパッケージ形状にプラス
チック鋼止し几構成としている。そして、このようにパ
ツケ−ジの平面形状を方形にしたときには、第１図に示
すようにパッケージ本体ｌの一角ａｔ面取り形成し、こ
の面＊Ｄｍ２に複数本のビン（リード）３のインデック
スとして利用しているのである。
ンライン型のパッケージに比較してｒＩａａｌｌ化およ
び多ビン化か容易でＴｏ９、しかも実装用（ロ）略基４
１（プリント基板）への実装にチップキャリアパッケー
ジと略−４１度の１！装作業でよいという利点からその
需ｌＩは増大している。この糧の半導体装置は通常金属
博板會打抜成形して祷られたリードフレームに半導体素
子ベレットを固着しかつリードとの間に電気的接続を行
なつに上で、ベレットやリードとのｌＩ絖＠１一方形（
正方形、長方形）でかつ博肉のパッケージ形状にプラス
チック鋼止し几構成としている。そして、このようにパ
ツケ−ジの平面形状を方形にしたときには、第１図に示
すようにパッケージ本体ｌの一角ａｔ面取り形成し、こ
の面＊Ｄｍ２に複数本のビン（リード）３のインデック
スとして利用しているのである。
ところで、近年の半導体ａｍｄ増々高密贋化されかつ多
ビン化される傾向にある。この反面、設訂、製作あるい
は実装上の理由からパッケージの本体形状や寸法を一定
に摩つことが要求されることかめる。したがって、この
ような場合ＨＩＪ−ドピツチを可及的に小さくしかつパ
ッケージ本ｔＪＥ１の四周１ｌｌｌｌ長ＩＣ−１ＩＩｋ
大に利用してビン３を配設することにより多ビン化に対
応せざるに得ない。
ビン化される傾向にある。この反面、設訂、製作あるい
は実装上の理由からパッケージの本体形状や寸法を一定
に摩つことが要求されることかめる。したがって、この
ような場合ＨＩＪ−ドピツチを可及的に小さくしかつパ
ッケージ本ｔＪＥ１の四周１ｌｌｌｌ長ＩＣ−１ＩＩｋ
大に利用してビン３を配設することにより多ビン化に対
応せざるに得ない。
しかしながら、前記従来の牛導体装置では、インデック
スとしての１１［Ｉｈａｍ、♀音数けたことによりこの
部分にσビン３′？を設け、：１天おらず、このためパ
ッケージ本体の四周−の利ｍｔが低下されて多護寓 ビン化の障害になっている。ま７ｔ、 ｔｈ＊６＠２に
ビンを配設していないため、臀に面取９部２に接これＫ
よりｆ＆針、製作や実装において不利が生ずることがあ
る。艷に詳細は後述するか、面取り郁２にビン？設けな
いことからこれに対応するリードフレームの相当部位Ｉ
／ｃａ当然リードｋｆ＆けておらず、これかためプラス
チックのモールド成形時にプラスチックの洩れが生じて
外観の低下やパッケニジの欠けｔＳ発し、商品ｉｉｂｍ
ｔ−低下させるという間亀もある。
スとしての１１［Ｉｈａｍ、♀音数けたことによりこの
部分にσビン３′？を設け、：１天おらず、このためパ
ッケージ本体の四周−の利ｍｔが低下されて多護寓 ビン化の障害になっている。ま７ｔ、 ｔｈ＊６＠２に
ビンを配設していないため、臀に面取９部２に接これＫ
よりｆ＆針、製作や実装において不利が生ずることがあ
る。艷に詳細は後述するか、面取り郁２にビン？設けな
いことからこれに対応するリードフレームの相当部位Ｉ
／ｃａ当然リードｋｆ＆けておらず、これかためプラス
チックのモールド成形時にプラスチックの洩れが生じて
外観の低下やパッケニジの欠けｔＳ発し、商品ｉｉｂｍ
ｔ−低下させるという間亀もある。
したがって本発明の目的は、全体音方形にしかつその一
つの角部にインデックスを有するパッケージ本体のＶＭ
蝿囲鉤山に配設するビンの一部倉前記インデックス部位
にも配設することＫより、多ビン化を図ると共にビンの
対外配ｆｌＩｔ！Ｔ能にして従来の不利會Ｗ＃消し、か
つプラスチックの成形時の洩れ會防止してｇ品価亀の低
下防止倉図ること１・・ｉｌ ができる午導体＊ｍｑよびその製造方ｆ＆ｔ＊供するこ
とにある。 □ 以下、不発＃４を図示の実施ガにより説明する。
つの角部にインデックスを有するパッケージ本体のＶＭ
蝿囲鉤山に配設するビンの一部倉前記インデックス部位
にも配設することＫより、多ビン化を図ると共にビンの
対外配ｆｌＩｔ！Ｔ能にして従来の不利會Ｗ＃消し、か
つプラスチックの成形時の洩れ會防止してｇ品価亀の低
下防止倉図ること１・・ｉｌ ができる午導体＊ｍｑよびその製造方ｆ＆ｔ＊供するこ
とにある。 □ 以下、不発＃４を図示の実施ガにより説明する。
纂２図は本発明の牛導体鉄筺の傘体斜視図、編３図はそ
の一泗ａｍ図で心り、ＩＱはパッケージ本体、１１にこ
のパッケージ本体１０の四周囲１１１１面に突設したリ
ード（ビン）である。前記パッケージ本体１０はレジン
（プラスチック）材ｔモールド成形する等して全体ｆＩ
Ｉ平にかつその平面形状を長方形等の方形に形成してお
り、前記リード１１の内ｙＩＡｍ、即ちインナリード１
２や牛導体素子ベレット１３’ｔＰ３装封止している。
の一泗ａｍ図で心り、ＩＱはパッケージ本体、１１にこ
のパッケージ本体１０の四周囲１１１１面に突設したリ
ード（ビン）である。前記パッケージ本体１０はレジン
（プラスチック）材ｔモールド成形する等して全体ｆＩ
Ｉ平にかつその平面形状を長方形等の方形に形成してお
り、前記リード１１の内ｙＩＡｍ、即ちインナリード１
２や牛導体素子ベレット１３’ｔＰ３装封止している。
牛導体素子ベレツ）１３框略正方形のタブ１４上面に固
着し、その電極パッドと前記各リードｔｔのインナリー
ド１２と會ワイヤ１５にて接続している。また前記パッ
ケージ本体ｌＯは一角Ｓ會面取りし１′ｃ形状としてこ
れ會インデックス１６としてｗｓｇし＊’いる。−万、
前記リード１１σ夫々等しいピッチにてパッケージ本体
ｌＯの四周ｓｉｔ！１１面に並設しかつそのアウタリー
ド１７ｒ四鵬外方に開けて突設している。この４合、ア
ウタリード１７は段状に折曲し、図外の実装用プリント
基板上にパッケージ本体ｌＯ１載直したときにアウタリ
ード１７先端部かプリント基板の配酵に豪触できるよう
にしている。筐た、このリード１７はパッケージ本体１
０の中心位置に対して対称形となるように配設すると共
にパッケージ本体ｌＯの１２ｇ周囲會最大限に有効利用
するように配設しており、したがってＳｔ＋紀リード１
１の一部、本−ではリードｌｌａとｉｔｂは前記パッケ
ージ本体ｌＯの面ＭＲ９の部位、つまりインデックス１
６面に配設し、この−から各アウタリード１７ａ％ １
７ｂｔ夫々直角方向に突設させている。
着し、その電極パッドと前記各リードｔｔのインナリー
ド１２と會ワイヤ１５にて接続している。また前記パッ
ケージ本体ｌＯは一角Ｓ會面取りし１′ｃ形状としてこ
れ會インデックス１６としてｗｓｇし＊’いる。−万、
前記リード１１σ夫々等しいピッチにてパッケージ本体
ｌＯの四周ｓｉｔ！１１面に並設しかつそのアウタリー
ド１７ｒ四鵬外方に開けて突設している。この４合、ア
ウタリード１７は段状に折曲し、図外の実装用プリント
基板上にパッケージ本体ｌＯ１載直したときにアウタリ
ード１７先端部かプリント基板の配酵に豪触できるよう
にしている。筐た、このリード１７はパッケージ本体１
０の中心位置に対して対称形となるように配設すると共
にパッケージ本体ｌＯの１２ｇ周囲會最大限に有効利用
するように配設しており、したがってＳｔ＋紀リード１
１の一部、本−ではリードｌｌａとｉｔｂは前記パッケ
ージ本体ｌＯの面ＭＲ９の部位、つまりインデックス１
６面に配設し、この−から各アウタリード１７ａ％ １
７ｂｔ夫々直角方向に突設させている。
次に以上の−Ｉ！ｔの＃−導体装置の製造方法會貌明す
る。
る。
先ず第４図に示すように４２７０イ等の金属薄板を打抜
酸形してリードフレーム１８１ｒ形底する。
酸形してリードフレーム１８１ｒ形底する。
このリードフレーム１８は本鉤でｒｔ５憤のパッケージ
に相嚢するリード等を連設し几多連フレームとして構赦
しており、各パッケージ相轟分に中央に形成した方形の
タブ１４の＊ｍに複数本の１７−ド１１の各インナリー
ド１２１ｍ）Ｌ５Ｌ％ｌに合わせて示すように放射状に
配設すると共に、各リード１１は枠状のダム１９により
一体に連軸しかつ各ＩＪ−ドｌｌのアウタリード１７框
等ピッチ間−で四胸目方向に延設してフレーム部２０に
連結している。
に相嚢するリード等を連設し几多連フレームとして構赦
しており、各パッケージ相轟分に中央に形成した方形の
タブ１４の＊ｍに複数本の１７−ド１１の各インナリー
ド１２１ｍ）Ｌ５Ｌ％ｌに合わせて示すように放射状に
配設すると共に、各リード１１は枠状のダム１９により
一体に連軸しかつ各ＩＪ−ドｌｌのアウタリード１７框
等ピッチ間−で四胸目方向に延設してフレーム部２０に
連結している。
また、前記タブ１４はその四角部にタブ吊９り一ド２１
會設け、このタブ吊りリード２１に前記ダム１９に連結
することによりタブ１４ｔフレーム１Ｂ２Ｇに支持して
いる。２３はガイド孔である。
會設け、このタブ吊りリード２１に前記ダム１９に連結
することによりタブ１４ｔフレーム１Ｂ２Ｇに支持して
いる。２３はガイド孔である。
この場合、本発明では前記インデックス１ｔｉＫ配設す
るリード１１＆、ｔｔｂは前記タブ吊りリード２１に近
接配置されリードｌｌａ％ １１１）とタブ吊りリード
２１との間の隙間２２を可及的に小さくしている。因み
に第７図に示す従来のリードフレーム１８ムａリードｌ
ｌａ％ １１ｍ）か存在していないため、タブ吊りリー
ド２１と隣接するリード１１との閾の隙間２２ムが大き
なものとなっている。
るリード１１＆、ｔｔｂは前記タブ吊りリード２１に近
接配置されリードｌｌａ％ １１１）とタブ吊りリード
２１との間の隙間２２を可及的に小さくしている。因み
に第７図に示す従来のリードフレーム１８ムａリードｌ
ｌａ％ １１ｍ）か存在していないため、タブ吊りリー
ド２１と隣接するリード１１との閾の隙間２２ムが大き
なものとなっている。
次いで、ｉｍｃリードフレーム１８のタブ１４やインナ
リード１２には金等のめつきｔ施し九後、タブ１４Ｇ面
にｒｉ中導体累子ペレツ）１３に公知の金シリコン共晶
等により固１しかつベレン）１３とインナリード１２閾
にワイヤ１５１１１続して電気的ｍｗｃｔ付なう。しか
る後、第鴫図に示すように、リードフレーム１８に上下
のレジンモールドｆｎ２４．２５”内にセットしてその
キャビティ２６内にタブ１４、インナリード１２、ベレ
ット１３、ワイヤ１５會配置し、下モールド型２５に形
成したゲート２７から刺止用レジン２８１キャビティ２
６内に圧送する。このとき、リードフレーム１８の一隅
部に設けたゲート上面板部２９（２９ム）ｒゲート２７
の直上位置に配直し、ゲート２７から吐出されたレジン
１１−矢方へ誘導させる。また、キャビティ内へ圧送さ
れ几レジンは、リードフレーム１８の隙間７通って全キ
ャビティ内に充填される。し７ｔがって、前記した本発
明に係るリードフレームでは、リー（ド１１・、ｉｔｂ
とタブ吊りり一ド２１との間の隙間が小さいので１ａ５
図Ａ部におけるレジンの洩れ（はみ出し）を少なく抑え
ることができる。これに対、し、第７図に示し几従来の
リードフレーム１８ムアは隙間２２ムが大きいため、同
図ム淋において＠８−に示すようにレジン洩れ３０か生
じ易（、成形固化後にこの洩れｓｔ制除しようとすると
パッケージ本体１Ｇの欠けｔ招（という不利かめる。
リード１２には金等のめつきｔ施し九後、タブ１４Ｇ面
にｒｉ中導体累子ペレツ）１３に公知の金シリコン共晶
等により固１しかつベレン）１３とインナリード１２閾
にワイヤ１５１１１続して電気的ｍｗｃｔ付なう。しか
る後、第鴫図に示すように、リードフレーム１８に上下
のレジンモールドｆｎ２４．２５”内にセットしてその
キャビティ２６内にタブ１４、インナリード１２、ベレ
ット１３、ワイヤ１５會配置し、下モールド型２５に形
成したゲート２７から刺止用レジン２８１キャビティ２
６内に圧送する。このとき、リードフレーム１８の一隅
部に設けたゲート上面板部２９（２９ム）ｒゲート２７
の直上位置に配直し、ゲート２７から吐出されたレジン
１１−矢方へ誘導させる。また、キャビティ内へ圧送さ
れ几レジンは、リードフレーム１８の隙間７通って全キ
ャビティ内に充填される。し７ｔがって、前記した本発
明に係るリードフレームでは、リー（ド１１・、ｉｔｂ
とタブ吊りり一ド２１との間の隙間が小さいので１ａ５
図Ａ部におけるレジンの洩れ（はみ出し）を少なく抑え
ることができる。これに対、し、第７図に示し几従来の
リードフレーム１８ムアは隙間２２ムが大きいため、同
図ム淋において＠８−に示すようにレジン洩れ３０か生
じ易（、成形固化後にこの洩れｓｔ制除しようとすると
パッケージ本体１Ｇの欠けｔ招（という不利かめる。
以上のようにしてモールド封止管完成すれば、後ハリー
ドフレーム１８のフレーム部２０やダム１９、ｌ！には
タブ吊りリード２１’！−＠離しかつプレス加工によっ
てアウタリード１７會段状に折曲すれば前述した半導体
装ｔｌｌ會得ることができるのである。
ドフレーム１８のフレーム部２０やダム１９、ｌ！には
タブ吊りリード２１’！−＠離しかつプレス加工によっ
てアウタリード１７會段状に折曲すれば前述した半導体
装ｔｌｌ會得ることができるのである。
し九がって、前述した本岡の半導体装置によれに、パッ
ケージ本体ＩＯには一部′を向峨り形成したインデック
ス１１設は薔いるので、従来と同様にリード１１の認識
を行なうことができるのσ勿−のこと、このインデック
ス１６にもリード１１ａ、ｌｌｂ ’ｆｔ配殺配設いる
のでその分リード数の増加を図９萬密縦化、多ビン化に
対応できる。
ケージ本体ＩＯには一部′を向峨り形成したインデック
ス１１設は薔いるので、従来と同様にリード１１の認識
を行なうことができるのσ勿−のこと、このインデック
ス１６にもリード１１ａ、ｌｌｂ ’ｆｔ配殺配設いる
のでその分リード数の増加を図９萬密縦化、多ビン化に
対応できる。
マ几、インデックスへのリードの配設によってリードｔ
パッケージ本体の中心に対して対称に配役することか＝
１粍になり、これにより牛１）体装置や実装用１ｇ１１
６基板尋の設訂、製作ｆ実装を行ない易いものにできる
。 − １７ｍ１本発明方法によｎは、形成されるパッケージ本
体のインデックス相＠部位にリードを配設したリードフ
レームを用いてベレット付、ワイヤ蓄絖およびレジンモ
ールドを行なっているので、レジンモールドの洩れ會抑
制してレジンのはみ出しおよびこれに伴なう欠は等を防
止して商品価鉋の高い牛導体装置ｔｔ−製造することが
できる。
パッケージ本体の中心に対して対称に配役することか＝
１粍になり、これにより牛１）体装置や実装用１ｇ１１
６基板尋の設訂、製作ｆ実装を行ない易いものにできる
。 − １７ｍ１本発明方法によｎは、形成されるパッケージ本
体のインデックス相＠部位にリードを配設したリードフ
レームを用いてベレット付、ワイヤ蓄絖およびレジンモ
ールドを行なっているので、レジンモールドの洩れ會抑
制してレジンのはみ出しおよびこれに伴なう欠は等を防
止して商品価鉋の高い牛導体装置ｔｔ−製造することが
できる。
ここで、図示した半導体８厘やリードフレーム：７７二
；：塁！″°１″′″′°“ 以上のように本発明の牛導体鋲直によれば、パッケージ
本体のインデックス部位に□もリードを配役しているの
で半導体装置のｉＩＩ＋密度化や多ビン化に臂効になる
と共に、リードの対称配列を可能にしてｆ＆肘、製作、
実装の容易化會図ることかできる。まｔ本発明の般遣方
法によれは、原閾の小さいリードフレームを用いている
のでレジンのはみ出しｔ抑止でき、これによや欠は等Ｖ
ｌｉｌＦＦ止して外観の向上および商品愉麺の同上を連
成できるという効米を奏する。
；：塁！″°１″′″′°“ 以上のように本発明の牛導体鋲直によれば、パッケージ
本体のインデックス部位に□もリードを配役しているの
で半導体装置のｉＩＩ＋密度化や多ビン化に臂効になる
と共に、リードの対称配列を可能にしてｆ＆肘、製作、
実装の容易化會図ることかできる。まｔ本発明の般遣方
法によれは、原閾の小さいリードフレームを用いている
のでレジンのはみ出しｔ抑止でき、これによや欠は等Ｖ
ｌｉｌＦＦ止して外観の向上および商品愉麺の同上を連
成できるという効米を奏する。
４１図は従来の午４＃装置の概略半面図、纂２図は本発
明の一実施例に従った半導体装置の斜視図、第３図は１
１１２図で示した半導体装置の一部ｒ破断した図、８４
図は本発明に従った半導体装置１ｒ製造するために用い
られるリードフレームの全体歇略平面図、纂５図は第４
図で示したリードフレームのｌｌＬ部拡大図、第６図は
上記第５図に示したり一ドフレームｔモールドする時の
モールド状態のＩＩｒ面図、第７図は第５図に対応する
従来ＩＪ−ドフレームの部分拡大図、 ｊ１１８図は従
来のモールド状態のＩｆｒ［］ｋＴ図である。 １０・・・パッケージ本体、１１・・・リード、１２・
・・インナリード、１３・・・ベレット、１４・・・タ
ブ、１５・・・ワイヤ、１６・・・インデックス、１７
・・・アウタリード、１８．１８ム・・・リードフレー
ム、２２゜１ ２２Ａ・・・隙間、２４．２５・・・モールド型、２６
・・・キ：、１１ ヤビテイ、２７・・・ゲート１．２８・・・レジン、２
９、’、１”ｌ。 ２すＡ・・・ゲート上回板、３０・・・はみ出し。 シ・ノ 第 １ 図 ３デ 第 ２ 図 第 ３ 図 第 ４ 図 ７〃 第 ５ 図 第 ６ 図
明の一実施例に従った半導体装置の斜視図、第３図は１
１１２図で示した半導体装置の一部ｒ破断した図、８４
図は本発明に従った半導体装置１ｒ製造するために用い
られるリードフレームの全体歇略平面図、纂５図は第４
図で示したリードフレームのｌｌＬ部拡大図、第６図は
上記第５図に示したり一ドフレームｔモールドする時の
モールド状態のＩＩｒ面図、第７図は第５図に対応する
従来ＩＪ−ドフレームの部分拡大図、 ｊ１１８図は従
来のモールド状態のＩｆｒ［］ｋＴ図である。 １０・・・パッケージ本体、１１・・・リード、１２・
・・インナリード、１３・・・ベレット、１４・・・タ
ブ、１５・・・ワイヤ、１６・・・インデックス、１７
・・・アウタリード、１８．１８ム・・・リードフレー
ム、２２゜１ ２２Ａ・・・隙間、２４．２５・・・モールド型、２６
・・・キ：、１１ ヤビテイ、２７・・・ゲート１．２８・・・レジン、２
９、’、１”ｌ。 ２すＡ・・・ゲート上回板、３０・・・はみ出し。 シ・ノ 第 １ 図 ３デ 第 ２ 図 第 ３ 図 第 ４ 図 ７〃 第 ５ 図 第 ６ 図
Claims (1)
- 【特許請求の範囲】 １、−平でかつ全体１略方形にしたパッケージ本体の四
８囲１ｌＩｌ向から僅数個のリードを突′設してなるフ
ラットパッケージ層の半導体装置において、前記パッケ
ージ本体はその一つの角部にインデックスｔ＆けると共
に、−山紀リードの一５ｔ−このインデックス部位にも
配設し几ことを特徴とする半導体装置。 ２、 リードｔパッケージ本体の中心に対して対称とな
るように配設してなる脣許請求の範囲＠１項配叡の半導
体装置。 ３、 パッケージ本体にレジンｒモールド成形してなる
特Ｗ！ｆ請求の範自纂１項または第２積記載の半導体装
置。 ４、中央にタブｔ、七の崗辺にｌＩＩ数本のリード會夫
々配設し、かつパッケージ本陣のインデックスに相当す
るｂ位にも前記リードを配設してなるリードフレームを
形成すると共に、前記タブ上に牛導体素子ベレット會固
着しかつこのベレットとリードとの関にワイヤＹｒ＊続
し７を後、ＩＩＵ記タブ、素子ベレット、ワイヤ、リー
ド一部ｔレジンモールドすることｔｑ＃黴とする半導体
装置の製造方法。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57016232A JPS58134452A (ja) | 1982-02-05 | 1982-02-05 | 半導体装置およびその製造方法 |
| DE3303165A DE3303165C2 (de) | 1982-02-05 | 1983-01-31 | Halbleitervorrichtung mit Gehäusekörper und Verbindungsleitern |
| GB08302730A GB2115220B (en) | 1982-02-05 | 1983-02-01 | Semiconductor device and method of producing the same |
| IT19414/83A IT1161869B (it) | 1982-02-05 | 1983-02-03 | Dispositivo a semiconduttori e procedimento per la sua fabbricazione |
| KR1019830000433A KR900001989B1 (ko) | 1982-02-05 | 1983-02-04 | 반도체장치 |
| SG362/87A SG36287G (en) | 1982-02-05 | 1987-04-23 | Semiconductor device and method of producing the same |
| HK707/87A HK70787A (en) | 1982-02-05 | 1987-10-01 | Semiconductor device and method of producing the same |
| MY616/87A MY8700616A (en) | 1982-02-05 | 1987-12-30 | Semiconductor device and method of producing the same |
| KR1019900000785A KR900001988B1 (ko) | 1982-02-05 | 1990-01-24 | 반도체장치에 사용되는 리이드 프레임 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57016232A JPS58134452A (ja) | 1982-02-05 | 1982-02-05 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58134452A true JPS58134452A (ja) | 1983-08-10 |
| JPS6351542B2 JPS6351542B2 (ja) | 1988-10-14 |
Family
ID=11910801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57016232A Granted JPS58134452A (ja) | 1982-02-05 | 1982-02-05 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58134452A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0464982U (ja) * | 1990-10-12 | 1992-06-04 | ||
| US5324888A (en) * | 1992-10-13 | 1994-06-28 | Olin Corporation | Metal electronic package with reduced seal width |
-
1982
- 1982-02-05 JP JP57016232A patent/JPS58134452A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6351542B2 (ja) | 1988-10-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6002167A (en) | Semiconductor device having lead on chip structure | |
| US6437429B1 (en) | Semiconductor package with metal pads | |
| US5471088A (en) | Semiconductor package and method for manufacturing the same | |
| US8422243B2 (en) | Integrated circuit package system employing a support structure with a recess | |
| TWI531010B (zh) | 具有互鎖之積體電路封裝系統及其製造方法 | |
| KR100355794B1 (ko) | 리드프레임 및 이를 이용한 반도체패키지 | |
| JPH03256353A (ja) | 半導体装置 | |
| US9704785B2 (en) | Semiconductor package with die paddle | |
| CN101477973B (zh) | 导线架条及其封胶方法与封胶构造 | |
| JPS58134452A (ja) | 半導体装置およびその製造方法 | |
| KR950012925B1 (ko) | 반도체 리이드 프레임 | |
| KR950034696A (ko) | 초박형 반도체 패키지 및 그 제조방법 | |
| KR900001989B1 (ko) | 반도체장치 | |
| JP3136029B2 (ja) | 半導体装置 | |
| KR100333386B1 (ko) | 칩 스캐일 패키지 | |
| US8399968B2 (en) | Non-leaded integrated circuit package system | |
| JPS62150868A (ja) | 半導体装置用リ−ドフレ−ムとそれを使用する樹脂封止方法 | |
| JPH04215461A (ja) | 半導体パッケージ | |
| KR900001988B1 (ko) | 반도체장치에 사용되는 리이드 프레임 | |
| US8912046B2 (en) | Integrated circuit packaging system with lead frame and method of manufacture thereof | |
| US8669654B2 (en) | Integrated circuit packaging system with die paddle and method of manufacture thereof | |
| JP4247871B2 (ja) | リードフレームおよび半導体装置 | |
| JPS5947748A (ja) | 半導体装置用リ−ドフレ−ム | |
| KR0124790B1 (ko) | 표면실장형 집적회로 패키지 | |
| KR0124827Y1 (ko) | 기판실장형 반도체 패키지 |