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JPS58127374A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPS58127374A
JPS58127374A JP57008934A JP893482A JPS58127374A JP S58127374 A JPS58127374 A JP S58127374A JP 57008934 A JP57008934 A JP 57008934A JP 893482 A JP893482 A JP 893482A JP S58127374 A JPS58127374 A JP S58127374A
Authority
JP
Japan
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base
mask
region
collector
emitter
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Pending
Application number
JP57008934A
Other languages
English (en)
Inventor
Shigeo Kuroda
黒田　重雄
Takahiko Takahashi
高橋　貴彦
Akio Anzai
安斎　昭夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
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Priority to US06/457,219 priority patent/US4469535A/en
Priority to GB08301288A priority patent/GB2117969B/en
Priority to IT19237/83A priority patent/IT1160471B/it
Priority to DE19833302352 priority patent/DE3302352A1/de
Publication of JPS58127374A publication Critical patent/JPS58127374A/ja
Priority to HK464/86A priority patent/HK46486A/xx
Priority to MY563/86A priority patent/MY8600563A/xx
Pending legal-status Critical Current

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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
    • H10D48/30—Devices controlled by electric currents or voltages
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    • H10D48/34—Bipolar devices
    • H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置の鯛造法ＶＣ関し、荷に絶縁分−Ｌ
ｋｉ域と、こ４からめる距離を直いて１６威された牛都
体領域とのアライメント技術に関する。
バイポーラ型千専体袈直では、各千都体４Ｈ域の鐙鰍分
庫領域として、第１ム図及び４１３図に示すようにしで
厚い酸化膜（フィールド酸化膜）４ｒ用いる。この場合
、フィールド酸化＃４とエミッタ軸域７とかオーバーラ
ツプするいわゆるウォールドエミッタ構造とならないよ
うにする必賛かある。何故ならば、ウォールドエミッタ
構造となルト、９１１工ばエミッタ・コレクタ間の短絡
不良か発生したり、１ｉＩｌ接するトランジスタ集子間
の耐圧か十分ＶＣ侍らねなくなるという間ｉｉｔ生ずる
からでおる。
ウォールドエミッタ構造となるのｔＶｉ止するには、フ
ィールド酸化膜４に規定するマスクとエミッタ領域７を
規定するマスクとの間の合せ誤差を鷹慮してマスク合せ
余裕を取るｔｌｌＬかめる。泗えげ、第１Ａ図に示すフ
ィールド酸化膜４と工ばツタ領域７の距離ｄＩは、確渫
丁べき距離が３μｍでめるとすれば、いかなるマスク会
せｌＩａ差に対してもこの距離か昧颯できるようにこの
マスク会せ誤差±１．５μｍ’（余裕として見込んで（
ｌｌ＝４．５μｍＶｃ設定される。
このようにマスク会せ余裕を駅今ことによって、ウォー
ルドエミッタ構造に起因する短絡不良は防止できる。し
かし、その一方でりのような問題を生ずる。即ち、フィ
ールド酸化編番とエミッタ領域７との間にマスク合せ余
裕を設けることは、図から明らかなように、直ちにベー
ス領域５０面積の増加及びベースΦコレクタ接合面棟の
増加【＠く。この友め、マスク合せ余裕ｋｊｌることｒ
ｉ高集積化の妨げとなると同時に、ベース・コレクタ接
合容量の増加により高速化の妨げとなる。これらは近都
工Ｏの高集積化、＆連化か進むにつｎて大きな問題とな
ってき皮。
従って、本発ｖＪ４は上記不良の発生音防止しつつＩＯ
１高集積化、高速化できる工０の製造方法會提供するこ
とにある。
以下、実施例にそって本発明について畦述する。
ＩＩ２ム図〜＠２工図は本発明によるバイポーラ身重Ｃ
の製造工Ｓｔ−示す王権断面図である。
まず、１１２人図に示すように、Ｐ−型シリコン基板１
１（１）−主面上にＭＩＭ不柵物例えばアンチモン８ｂ
ｔ遍択煤散してＮＷ埋込層Ｂとし、その上にエピタキシ
ャル成長によるＮ　型２９３７１ｍ１３ｔ−形成し几基
体金用意する。そして、Ｎ一層１３の表ｒｊｎに＄１１
１１！飯什による薄い（２００〜５００Ａ）ｍ化＠（Ｓ
ｉｎ、醗）１４を形成し、さらにその上に化学気相反応
法（ＯＶＤＢ＆）により約１０００〜１５００Ａの厚さ
に耐酸化績であるシリコンナイトライド１１１（Ｓ　ｉ
ｓＮ＊躾）１５’ｉ形成する。
次［、第２　Ｂ１１［示ｊヨうに、８１ｓＮａａｌ１５
’ｉホト工ツチング処哩によりパターニングし第１の耐
酸化マスク１５１及び１５２ｔ−形成する。この第１の
耐酸化マスク１５１及び１５２は第３ム図に示す形状ｔ
−有している。卯も、マスク１５１Ｆｉエミツタ領域と
なるべき部分１６及びベース電極コンタク）部１７以外
のベース領域となるべき部分に６１っており、マスク１
５２はコレクタ電極゛コンタクト部ｔ−ａつている。逆
にＳｉｎ、績１４か露出している部分に、上記のエミッ
タ領域となるべきｂ分１６、ベース電極コンタクト部１
７及びフィールド酸化−となるべき部分１８及び１８＆
である。このときエミッタとなるべき部分１６とフィー
ルド酸化膜となるべＳ部分１８ａとの間隔ａｍけガえば
３μ溝とする。この距ｌ１ｌｖｃはマスク会せ余裕は含
まねておらず、３μｍかほぼそのままエミッタ領域とフ
ィールド酸化膜との距離となる。
次に、＠２ｃ図に示すように、ＯＶＤ法により８１０−
膜１９に約２００〜５００Ａの厚さに全面に形成し、引
続き、ＯＶＤ法により耐酸化績である８１ｓＮ４１１１
に形成する。そして、この５ｔａＮ、編を選択的にエツ
チングにより除去して、前記エミッタｉｍｌ埴となるべ
き部分１６及びベース［極コ／タク）Ｉｌｌ　７を蛋橿
する第２の耐酸化マスク２０ｔ−形成する。この第２の
耐酸化マスク２０＃″１ｌｌｌＥ３Ｂ−図に示す形状ｔ
−！している。なお、＃！１及び第２ｅ）マスクか同一
材料でない場合は、８１０．ｌ［１９は形成せずともよ
い。１九、この８１ｓＮａ　ｓＩ２０のパターニングに
おｈては、エミッタ領域となるべき一分１６及びベース
電極コンタクト８１７に十分ＫＭっていれば良く、Ｉｆ
ＩＩＫ＆ぜ梢度を必要としない。
次に、この状−でチャネルストッパ形成の九めＫＰ型不
純物會イオン打込みしｔ後、第２Ｄ図に示すように、ｌ
＠１の耐酸化＠ｌ　５１．１５２及び第２の耐酸化１１
ｉ２０ｔ−マスクとして高圧鹸化（＆Ｐｉｌえは３〜５
気圧）又は常圧高ｍ高湿（Ｉｏｏｏ℃ウェット雰囲気）
酸化を行ない、Ｎ　＋　ｍ埋込み層１２に達するような
厚さ１〜２μｍ穆度のフィールド鹸化ｍ２１を部分１８
及び１８＆に形成する。このときエミッタ領域となるべ
き部分１６及びベース電極コンタクト部１７には、謝２
の耐酸化［２０かめるため、フィールド酸化ｌＩ２１は
形成されない。つまり、フィールド鹸化＄２１は＄　ｌ
　ＩＺ）耐酸化績１５１と１５２との間０＠域にのみ形
成される。従って、第１の耐酸化１［は絶縁分離領域で
おるフィールド酸化ａ１２１？ｌ−規定するものであり
。
一方、第２の耐酸化ＩＩＩはエミッタ領域となるべきｍ
分１６及びベース電極コンタク）＠１７０ｙ−型シリコ
ン層１３表ｔｈか酸化されるのを防止１今ものである。
次に、第２１／）耐酸化績でめるナイトライド換イＯｔ
熱すン瞭等によりエッチ除去する。このときｓｔ″ｏｔ
　Ｉｌｌ　１９かあるため駆ｌの耐酸住良であるナイト
ライド８１１５１及び１５２はエッチさ７″Ｉない。
次いでフッ酸系エツチング液により全面の８１０゜＄１
１９１−エツチングし、引続き露出し７ｔ　８１　Ｂ　
Ｈａ　ＩＩをマスクとして８１０．躾ｔｉｔエツチング
する。
こｔＩＫよりエミッタ領域となるべ１！部分１６とベー
ス電極コンタクト部１７ＯＮ−ルシリコン層１３か露出
する。この後、８２１図に示すように、Ｎ−膠シリコン
層表Ｉｆｉｔ−再−化し薄いｓＩＯ，換２２を手数する
。
次に、第２Ｆ図に示すように、ベース−をマスク例えば
ホトレジスト＄２３で覆いコレクタ肯の８１ｍＮ４１［
１５２１ドライエツチングにより除去した後、この状態
でＭ１Ｍ不純物例えばリンのイオン打込み、アニール処
＠七行なってコレクタ電体液出し部のＭ　型層２４【形
成する。
ぴに、ホトレジスト＠２３に除去した後、５１１２０図
に示すように、コレクタＩＩＩＪｔ−マスク例えはホト
レジスト膜２５で優い、ベースＩＩＩＫＰ型不純物？ｌ
ｌえばボロンのイオン打込みｆ　８　ｉｏｎ　Ｉｌｌ　
２２及び５ＬｔＮｉ　ｌ１ｉ１１５１　ｆ通して打込み
エネル＊　３０〜５０ＫｅＶ、不純物８度ＩＸ　１０′
４〜ａ　ｘｌ　（＋”　ｌｔｏｍｓ／ｃｌｉで行う。こ
のときボロンはＳｉ、Ｎ、模會透過し易いので、打込み
エネルギか３０〜５０Ｋｅ’Ｖで％。
十分透過ｆる。９５０〜１０００℃ｒ４０〜６０分アニ
ール七析ｌ５ことにより、Ｐ＋型ベース領域２６金形成
する。このＰ＋ベース領域２６の深さｆ１８１ｍＮ＜Ｍ
ｌ　５１ｔ−通り、７ｔｌ１分の深さ６ｉｕ０．２〜０
．４μｍと浅く、８１９Ｎ＊ｌ１ｔ−通さない部分の深
さｄ３はＱ、（１４〜０．６μｍ柳屓に深く形成される
。
次に、ホトレジスト膜２５を除去した後に、第２Ｈ図に
示すように、ベース電極コンタクト部の上をマスク例え
ばホトレジスト−２７で覆った状態でＮ型不純物例えば
ヒ素のイオン打込みを打込みエネルギ５０ＫｅＶ、不純
−＃Ｊ１５ｘｔＯ”ａｔｏｍｓ　／　７ｆ　ｈ　５゜コ
ノとき、ヒ素は８１ｓＮ、躾を透過しＫくいので、打込
みエネル＃か５０に＠Ｖであっても８１！Ｎ４ａｌｌか
存在する部分でに基板に通しない。つまりエミッタ懺域
２８ｒｉ第１１２′）マスクである８　Ｌ＠Ｎ４９１５
１　Ｋよって規定される。この後、９５０〜ｔｏｏｏ℃
でアニールを行ない、Ｍ”型エミッタ領ＪＩｍ２８に層
形成する。このＮ＋型エミッタ領域２８の深さＦｉｏ、
２〜０．４μ扉程度である。なお、このエミッタ領域形
成時にコレクタ電ｆｉ１ｉ取出し部２４に同時ＫＭ　　
型不純物か専入される。
次に、ホトレジスト９２７に取除き、露出したｓｔｏ、
換１４及び２２１ｒ全ｒＩＥＪヲ軽くウォッシュするこ
とによシ蝦除き、アルミニウムを蒸着、ホトレジスト処
＠によるバターニングを行なってベース電極３１．エミ
ッタ電極３０及びコレクタ電極２９１形成する。
以上本発明の実施料につ匹て説明し友。
本発明によれば、ウオールドエミッタ構造によるコレク
タ・エミッタ間の短絡不良を完全に防止でき、かつ高集
積化か酎れる。これは、フィールド酸化膜２１とエイツ
タ領域２８倉ともに一枚のマスクすなわち１１１１の耐
酸化膜である８　１１Ｎ、−１５１及び１５２のパター
ンによって規定しているからである。これ普でのよう６
２枚のマスクによって別々にフィールド酸化１１２１と
エミッタ領域２８【規定するのではないから、根本的に
マスク合せずれはない。そして、両者の闇の距Ｓは、８
１１Ｎ、膜１５１のパターンによって規定される距離ａ
ｍ　と＃１ぼ等しくなる。ゆえＫ、ウォールドエミッタ
構造となることはなく、これによるエミッタ・コレクタ
間の短絡不良も完全に防止できる。
′１次、マスク合せ余裕ｔＭＲる必要かないｑ）で。
従来と同じ面積のエミッタ領域會考えるとマスク合せ余
裕分だけベース面積を小さくできる。一つのトランジス
タ素子としては、ガえば３０数％の面積削減か可能であ
り、工０全体としても大きな効果か期待できる。
ｆ７ｔ、本発＃４によれば、ｘａ５４達化することかで
きる。これは、上述したように、ベース面積か従来より
大きく削減されておｐ、この？Ｎ１釆、Ｐ＋型ベース餉
域２６とＭ’Ｊｉ９エピタキシャル層１３と層間３豪＆
各量即ちベース・コレクタ谷型か低減するためである。
さらに、本発ｆＩ４によれば、ベース・コレクタ谷雪を
作るＮ−型エピタキシャル層１３か、Ｎ　型埋込層１２
からの上方拡散等により一度勾配を有する場合は、ＸＯ
の高速化に対してより大きな効果かめる。
一般に、ベース・コレクタ接合−でのコレクタｔａ＆か
低いほどベース・コレクタ＃１０ＴＯｔ低減できるか、
逆にそのトランジスタの高域連断周波数ｆ、もそれにつ
れて低くなってしまう。この友め、ベース・コレクタｖ
ｅｒ作るエピタキシャル層かその深さに比ガして１ｍ度
か高くなる不純物分布を有している場合には、その深さ
とベース・コレクタ接合倉ＣＴＯ’及び高域！１Ｗｒ８
ｔＩｌ数で、とＯＳＳは夫々、第４図の冥−及び虐−の
ようになる。したかつて、従来のようにベース領域の深
さ全全体的にエミッタ領埴下鄭の実効的ベースとして働
く部分の深さと同一にした場合Ｖｃｒｉ、低寄生容量化
による高速化と高い！、に４ることは相反するもｅ）で
る９同時に実慣できるものではながっｔｏ一方１本発＃
４によれば、エミッタ領域２８下のベース領域の坏散Ｓ
畜＋１ｓｔｉ、第４Ｇ図で説明したように、能の大半の
ｓ域の拡散深さｄ４　よりも深くなっている。この深さ
ｄ、及びｄ４の部分での基板六面から垂直方向への不純
物ｆＩＩｋ度分布全分布図に示す。同図において、実験
及び縄編は夫々深さｄｌ及びｄ４の部分での分布會示す
。図よりわかるように、深さｄ４の部分でのベース・コ
レクタ接合部でのコレクタ不純物層Ｉｆは深さｄｌの部
分よりも低くなっている。
このように、実効的にベースとして働く部分であるエミ
ッタ領域直下のベース・コレクタ接合でのコレクタ領域
の不純物層１ｆか高いＣ）で、高いｆ′Ｋか得られる。
−万、ベースｍｙ全体としてのベース・コレクタ接合谷
量會蒐ると、ベース領域の大半は接會探さか浅く、接合
でのコレクタ領域の不Ｎ物濃ｆか低いので、ベース・コ
レクタＷ’ｌｋ全体としては小さくでき８＆運化か計れ
る。
本発明によれば上に述べｔ効果以外に下記の諸効ＪＩｌ
か得られる。
（１）高温で形成これる繊密な８１．Ｎ、換１５１（／
＜シベーション換として使用できる。
（２）ベース電極３１ｉベース領域２６に接触させる次
めのコンタクトホール形戚工穆を省略できる。
本発明は種々変形か可能である。その−例ｔ−第６図に
示す。このｆｌは、上述の実施ガにおいて、馬ｌのマス
クでめる８　Ｌ、Ｎ４換１５１の形状を変え７ｔガでめ
る′ｃ、卸ち、第２Ｂ図に示す工樽で８１．Ｎ４１ｍ１
１５１ｔ−ベース電極コンタクト部１７１にも橙うよう
にパターニングして祷られる素子構造會示す１ｌｆｒｌ
ｆ１図テアル。
この例によりば、ベース電極下部のベース・コレクタ接
合の深さは、ベース領域形成の几めのイオン打込みが８
ＬｓＮｉｌｌｋ通して行なゎ９る結果、浅い接合深さ４
４に等しくなる。し友かって、ベース・コレクタ接合ｔ
な丁Ｎ−型エビタキシャル層１３か纂５図に示すような
不純物−１分布ｔＶする場合、上述の実施ガよりもざら
にベース・コレクタ柊ｔｔ−低歇で１本高速化に有利で
ある。このガの製造プロセスＦｉ第２ム図〜＠２Ｉ図に
示し次上述Ｃ１１’１４ｍガの製造プロセスとはけ同じ
であるか、エミツタ領域２ｓ彫ｇ後に、ベース電極３１
５　ヘ−ｘ　９３　域２６　Ｋ　Ｊｌ触させる７ｊ＆’
）［）８１．Ｎ４ｉ１１１５１へのコンタクトホール開
窓ニーか新友に必要となる。なお、第２Ｈ図のホトレジ
ストｍ２７形成工程か不要となるのでプロセスの増加は
わずかでるる。このガによれは、以上の点の他は上述の
実施例と同様の効果を得ることかできる。
本発明は上述の実施例ＶＣ＠定されることなく、例えば
酸化膜アイソレーション食用いた工ＮＬ等にも応用でき
る。
【図面の簡単な説明】
＃！１ム図及び第１３図は従来のバイポーラ番ＩＣ７斥
す平面図及びＷＩＴ面図、第２ム図〜第２１図は本発明
によるバイポーラ型工０の製造方法を示す１穆断面図、
＠３３ム及び第３Ｂ図は微速王権での平面状ｍｅ示す図
、編４図はベース・コレクタ接合深さとその容置及び高
域ｆｉｌｌｈｌｌ＆数との関係を示す図、第５図は不純
−一度分布【示す図、第６図は本発明の他の実ｍ１ＰＩ
ｔ−示す断面図である。 １１・・・シリコン基板、１３・・・エピタキシャル層
、１５１．１５２　・・・纂ｌの５ＬＩＮ４４ｄｌ、ｉ
　ｏ　・・・纂２の５ｉｎＮ４楔、２１・・・フィール
ド酸化膜、２４・・・コレクタ電極取出し部、２６・・
・ベース領域、２８・・・エミッタ領域。 第１Ａ図 ザ 第１５図 第２Ａ図 ／グ　　／Ｓ ｌ　／ 第２ｂ図 ／／ 第２Ｃ図 ／／ 第２Ｄ図 ） ／　／ 第２Ｅ図 第２Ｆ図 ／／ 第２Ｑ図 ！ 第２王図 第３Ａ図 第３ｂ図 第　　４　　図 第　　５　　図 ！−ＦｆｎｉＳ　の３ｚｙｔ　　−

Claims (1)

    【特許請求の範囲】
  1. １、牛導体階Ｃ）＃ｅ市圧設けられた絶縁分離領域から
    ある距離だけ障れ次位［に牛導俸領域を１”する半導体
    装置の製造方法において、ＩＩＪＩ！６絶縁分離領域及
    び前記牛優体＊城を規定する友めの第１のマスクを形成
    する１物と、前記第１のマスク上ｒＣ前記牛都体１１ｎ
    ！となるべきｉＩ城を柵うように第２のマスクを形成す
    る１柳と、前記第１及び繭２のマスクによってｅ縁分離
    １１１域會形成した。後に前記第２のマスクを除きＩｆ
    ｆＥ牛導体領域を形成する王権と′に有することｔｌ″
    特徴とする半導体装置の製造方法。
JP57008934A 1982-01-25 1982-01-25 半導体装置の製造方法 Pending JPS58127374A (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP57008934A JPS58127374A (ja) 1982-01-25 1982-01-25 半導体装置の製造方法
US06/457,219 US4469535A (en) 1982-01-25 1983-01-11 Method of fabricating semiconductor integrated circuit devices
GB08301288A GB2117969B (en) 1982-01-25 1983-01-18 Method of fabricating semiconductor integrated circuit devices
IT19237/83A IT1160471B (it) 1982-01-25 1983-01-21 Procedimento per la fabbricazione di dispositivi a circuiti integrati a semiconduttori
DE19833302352 DE3302352A1 (de) 1982-01-25 1983-01-25 Verfahren zur herstellung von integrierten halbleiterschaltungen
HK464/86A HK46486A (en) 1982-01-25 1986-06-19 Method of fabricating semiconductor integrated circuit devices
MY563/86A MY8600563A (en) 1982-01-25 1986-12-30 Mmethod of fabricating semiconductor integrated circuit devices

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IT (1) IT1160471B (ja)
MY (1) MY8600563A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63205959A (ja) * 1987-02-21 1988-08-25 Matsushita Electric Works Ltd 静電誘導形半導体装置の製法
JPH01243529A (ja) * 1988-03-25 1989-09-28 Hitachi Ltd 半導体集積回路装置
JPH0516305U (ja) * 1991-08-27 1993-03-02 株式会社小森コーポレーシヨン 刷版加工機

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3992232A (en) * 1973-08-06 1976-11-16 Hitachi, Ltd. Method of manufacturing semiconductor device having oxide isolation structure and guard ring
GB1457139A (en) * 1973-09-27 1976-12-01 Hitachi Ltd Method of manufacturing semiconductor device
US3928081A (en) * 1973-10-26 1975-12-23 Signetics Corp Method for fabricating semiconductor devices using composite mask and ion implantation
GB1492447A (en) * 1974-07-25 1977-11-16 Siemens Ag Semiconductor devices
JPS5275989A (en) * 1975-12-22 1977-06-25 Hitachi Ltd Production of semiconductor device
FR2358748A1 (fr) * 1976-07-15 1978-02-10 Radiotechnique Compelec Procede d'autoalignement des elements d'un dispositif semi-conducteur et dispositif realise suivant ce procede
US4201800A (en) * 1978-04-28 1980-05-06 International Business Machines Corp. Hardened photoresist master image mask process
JPS5586151A (en) * 1978-12-23 1980-06-28 Chiyou Lsi Gijutsu Kenkyu Kumiai Manufacture of semiconductor integrated circuit
FR2454698A1 (fr) * 1979-04-20 1980-11-14 Radiotechnique Compelec Procede de realisation de circuits integres a l'aide d'un masque multicouche et dispositifs obtenus par ce procede
JPS6028135B2 (ja) * 1979-05-18 1985-07-03 富士通株式会社 半導体装置の製造方法
DE3071380D1 (en) * 1979-05-31 1986-03-13 Fujitsu Ltd Method of producing a semiconductor device
US4376664A (en) * 1979-05-31 1983-03-15 Fujitsu Limited Method of producing a semiconductor device
CA1167981A (en) * 1980-12-23 1984-05-22 Gte Laboratories Incorporated Low capacitance self-aligned semiconductor electrode structure and method of fabrication
FR2498095A1 (fr) * 1981-01-20 1982-07-23 Vallourec Procede de fabrication d'ebauches d'essieux creux en une seule piece et ebauches d'essieux obtenues

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63205959A (ja) * 1987-02-21 1988-08-25 Matsushita Electric Works Ltd 静電誘導形半導体装置の製法
JPH01243529A (ja) * 1988-03-25 1989-09-28 Hitachi Ltd 半導体集積回路装置
JPH0516305U (ja) * 1991-08-27 1993-03-02 株式会社小森コーポレーシヨン 刷版加工機

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Publication number Publication date
DE3302352A1 (de) 1983-09-08
GB8301288D0 (en) 1983-02-16
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IT8319237A0 (it) 1983-01-21
IT1160471B (it) 1987-03-11
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