JPS58115694A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPS58115694A JPS58115694A JP56210193A JP21019381A JPS58115694A JP S58115694 A JPS58115694 A JP S58115694A JP 56210193 A JP56210193 A JP 56210193A JP 21019381 A JP21019381 A JP 21019381A JP S58115694 A JPS58115694 A JP S58115694A
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- Japan
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- 238000012360 testing method Methods 0.000 claims description 19
- 238000003860 storage Methods 0.000 abstract description 12
- 230000010365 information processing Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 5
- 238000012937 correction Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 3
- 241000282373 Panthera pardus Species 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は情報処理装置、特に、制御記憶を含む情報処理
装置に関する。
装置に関する。
従来の情報処理装置は、一連のアドレスとこのアドレス
に対応した書込データを出力する書込制御回路と、前記
アドレスに従って前記書込データを書き込んで記憶し前
記アドレスに従って絖み出した続出データを出力する制
御記憶と、前記読出データの奇偶検査を行なって奇偶検
査結果信号を出力する奇偶検査回路とを含んで構成され
る。
に対応した書込データを出力する書込制御回路と、前記
アドレスに従って前記書込データを書き込んで記憶し前
記アドレスに従って絖み出した続出データを出力する制
御記憶と、前記読出データの奇偶検査を行なって奇偶検
査結果信号を出力する奇偶検査回路とを含んで構成され
る。
このように、従来の情報処理装置は、書き換え可能な制
御記憶を含んでおシ、制御記憶への書込時に書込後読出
を行い読出データの奇偶検査を行ない奇偶検査結果信号
を出力している。
御記憶を含んでおシ、制御記憶への書込時に書込後読出
を行い読出データの奇偶検査を行ない奇偶検査結果信号
を出力している。
ここで、奇偶検査結果信号がエラーのときには制御記憶
に固定障害が存在しているので、制御記憶の障害として
装置が使用できないという欠点があった。
に固定障害が存在しているので、制御記憶の障害として
装置が使用できないという欠点があった。
このような固定障害を解決するために、制御記ｉ
憶に誤シ検出訂正回路を付加する仁とが考えられるが、
ｖ４ｂｓ査符号０付加にともない制御記憶の容量が増加
するとともに複雑なｗＡｂ検出訂正回路を設けることが
必要となシ、設計量の増大、金物量の増加、製作費の高
騰等の欠点が発生することとなる。さらに誤シ検出訂正
回路における遅延時間のためにマシンサイクルが伸延し
情報処理装置の性能低下を招来するという欠点が発生す
る仁ととなる。
ｖ４ｂｓ査符号０付加にともない制御記憶の容量が増加
するとともに複雑なｗＡｂ検出訂正回路を設けることが
必要となシ、設計量の増大、金物量の増加、製作費の高
騰等の欠点が発生することとなる。さらに誤シ検出訂正
回路における遅延時間のためにマシンサイクルが伸延し
情報処理装置の性能低下を招来するという欠点が発生す
る仁ととなる。
すなわち、従来の情報処理装置は制御記憶の固定障害の
回避が容易でないという欠点があった。
回避が容易でないという欠点があった。
本発明の目的は、固定障害の回避を容易にできる情報処
理装置を提供することにある。
理装置を提供することにある。
すなわち、本発明の目的は、制御記憶の書込時に検出さ
れる制御記憶の固定障害を極く僅かな回路の追加で回避
可能とてき凛報処理装置を提供することにある。
れる制御記憶の固定障害を極く僅かな回路の追加で回避
可能とてき凛報処理装置を提供することにある。
本発明の情報処理装置は、奇偶検査結果信号がエラーを
示しているときに更新したモード信号を出力し一連の＠
１のアドレスとこの第１のアドレスに対応した書込デー
タを前記モード信号が更新されるごとに出力する書込制
御回路と、前記モード信号を格納するモードレジスタと
、前記＃Ｘ１のアドレスのアドレスビットを前記モード
信号に従って入れ替えた第２のアドレスを出力するアド
レスビット入替回路と、前記第２のアドレスに従って前
記書込データを書き込んで記憶し前記第２のアドレスに
従って読み出した読出データを出力する制御記憶と、前
記読出データの奇偶検査を行なって前記奇偶検査結果信
号を出力する奇偶検査回路とを含んで構成される。
示しているときに更新したモード信号を出力し一連の＠
１のアドレスとこの第１のアドレスに対応した書込デー
タを前記モード信号が更新されるごとに出力する書込制
御回路と、前記モード信号を格納するモードレジスタと
、前記＃Ｘ１のアドレスのアドレスビットを前記モード
信号に従って入れ替えた第２のアドレスを出力するアド
レスビット入替回路と、前記第２のアドレスに従って前
記書込データを書き込んで記憶し前記第２のアドレスに
従って読み出した読出データを出力する制御記憶と、前
記読出データの奇偶検査を行なって前記奇偶検査結果信
号を出力する奇偶検査回路とを含んで構成される。
すなわち１本発明の情報処理装置は、書き換え可能な制
御記憶と、通常モードと１つまたは複数の入替モードか
ら選択されたそ−ド信号を保持するモードレジスタと、
このモードレジスタに格納されたモード信号に従って少
なくとも２つのアト苓 レスビットを相互に入替えるアドレスビット入替、手段
と、制御記憶の書込後に読出しを行う読出手段と、前記
読出値の奇偶検査を行う奇偶検査手段と、前記奇偶検査
において１ｌｉ４シを検出した時に入替モードを示すモ
ード信号を前記モードレジスタに設定する手段とを具備
し、装置の初期設定に際し、制御記憶の書込後の読出し
および読出データの奇偶検査を行い、誼検査によ多誤如
を検出すると、モードレジスタに更新し九入替モードを
設定して再度制御記憶への書込を最初のアドレスから行
うように構成される。
御記憶と、通常モードと１つまたは複数の入替モードか
ら選択されたそ−ド信号を保持するモードレジスタと、
このモードレジスタに格納されたモード信号に従って少
なくとも２つのアト苓 レスビットを相互に入替えるアドレスビット入替、手段
と、制御記憶の書込後に読出しを行う読出手段と、前記
読出値の奇偶検査を行う奇偶検査手段と、前記奇偶検査
において１ｌｉ４シを検出した時に入替モードを示すモ
ード信号を前記モードレジスタに設定する手段とを具備
し、装置の初期設定に際し、制御記憶の書込後の読出し
および読出データの奇偶検査を行い、誼検査によ多誤如
を検出すると、モードレジスタに更新し九入替モードを
設定して再度制御記憶への書込を最初のアドレスから行
うように構成される。
すなわち、本発明の情報処理装置は、制御記憶への書込
を制御する書込制御回路の指示によ）、通常モードと１
つまたは複数の入替モードから選択されたモード信号を
保持するモードレジスタと、制御記憶に供給するアドレ
スのアドレスビットの入替を行うアドレスビット入替回
路とを設け、初期設定のために外部記憶から制御記憶へ
の書込を行う際に、書込後続出を行って続出データの奇
偶検査を行い、１ビツトまたは奇数ビットの不一致を検
出すると唯一または複数の可能な入替モードの中から選
択された１つの入替モードを示すモード信号を前記モー
ドレジスタに設定することにより、論理的な制御記憶の
アドレスと物理的な制御記憶素子の構造に直接依存する
物理的制御記憶のアドレスとの対応関係を前記モードレ
ジスタに設定したモード信号によシ制御されるアドレス
ビット入替回路を介して変更して再度制御記憶への書込
を最初のアドレスから行うことによ）、前回書込時に不
一致の原因となった不良な記憶セルを前回とは異なる論
理アドレスに割付は皺記憶セルの固定故障値と同一値の
データが書き込まれて制御記憶の固定障害が回避される
ように構成される。
を制御する書込制御回路の指示によ）、通常モードと１
つまたは複数の入替モードから選択されたモード信号を
保持するモードレジスタと、制御記憶に供給するアドレ
スのアドレスビットの入替を行うアドレスビット入替回
路とを設け、初期設定のために外部記憶から制御記憶へ
の書込を行う際に、書込後続出を行って続出データの奇
偶検査を行い、１ビツトまたは奇数ビットの不一致を検
出すると唯一または複数の可能な入替モードの中から選
択された１つの入替モードを示すモード信号を前記モー
ドレジスタに設定することにより、論理的な制御記憶の
アドレスと物理的な制御記憶素子の構造に直接依存する
物理的制御記憶のアドレスとの対応関係を前記モードレ
ジスタに設定したモード信号によシ制御されるアドレス
ビット入替回路を介して変更して再度制御記憶への書込
を最初のアドレスから行うことによ）、前回書込時に不
一致の原因となった不良な記憶セルを前回とは異なる論
理アドレスに割付は皺記憶セルの固定故障値と同一値の
データが書き込まれて制御記憶の固定障害が回避される
ように構成される。
次に１本発明の実施例について、図面を参照して詳細に
説明する。
説明する。
第１図は本発明の一実施例を示すプルツク図である。
制御記憶ｌは、書込制御回路４によシ書込データ１０と
書込信号とが与えられる。制御記憶ｌの読出デーク社制
御記憶レジスタ２に取シ込オれその出力である読出デー
タ８紘奇偶検査回路３によって奇偶検査され奇偶検査結
果信号９を出力する。
書込信号とが与えられる。制御記憶ｌの読出デーク社制
御記憶レジスタ２に取シ込オれその出力である読出デー
タ８紘奇偶検査回路３によって奇偶検査され奇偶検査結
果信号９を出力する。
奇偶検査結果信号９は書込制御回路に伝えられる。
そ−ドレジスタ５は書込制御回路４から供給された毫−
ド信号１６がセットされる。モードレジスタ５の出力で
あるモード信号１５はアドレスビット入替回路６を制御
し、処理装置動作時の制御記憶への読出アドレス１２と
物理アドレス１４または書込時に与えられる書込アドレ
ス１１と物理アドレス１４との対応関係の変更をアドレ
スビットの入替によって実現する。切替回路７は処理装
置動作時の読出アドレス１２と初期設定時の制御記憶へ
の書込アドレス１１との切替を行う。
ド信号１６がセットされる。モードレジスタ５の出力で
あるモード信号１５はアドレスビット入替回路６を制御
し、処理装置動作時の制御記憶への読出アドレス１２と
物理アドレス１４または書込時に与えられる書込アドレ
ス１１と物理アドレス１４との対応関係の変更をアドレ
スビットの入替によって実現する。切替回路７は処理装
置動作時の読出アドレス１２と初期設定時の制御記憶へ
の書込アドレス１１との切替を行う。
次に１第１図に示す実施例の動作を説明する。
最初に、初期設定のために制御記憶へＯ書込が起動され
ると、制御記憶への書込を制御する書込制御回路４はモ
ードレジスタ５に初期値として通常モードを設定すると
ともに、書込制御回路４の内部に保有する書込アドレス
計数器に初期値を設定する。
ると、制御記憶への書込を制御する書込制御回路４はモ
ードレジスタ５に初期値として通常モードを設定すると
ともに、書込制御回路４の内部に保有する書込アドレス
計数器に初期値を設定する。
次に、制御記憶への書込データを格納している外部記憶
１７卆ら読み出して書込制御回路４から出力される書込
データｌＯを制御記憶１へ書き込む。
１７卆ら読み出して書込制御回路４から出力される書込
データｌＯを制御記憶１へ書き込む。
制御記憶１への１１１Ｏ書込毎に書込制御回路４は書込
アドレス１１および書込データ１０を更新する。
アドレス１１および書込データ１０を更新する。
書込後読出しは制御記憶の１語書き込み毎に行ってもよ
いし、全語書き込みを行ってからＩＷＩずつ全語数にわ
たって読み出してもよい。
いし、全語書き込みを行ってからＩＷＩずつ全語数にわ
たって読み出してもよい。
書込後読出を行って読み出された読出データ８を奇偶検
査回路３によって奇偶検査し、誤シが検出されると、書
込制御回路４はモードレジスタ５の初期値である通常モ
ードを１つの入替モードに変更し、これ以外の書込制御
を初期状態にもどして再び制−御記憶１への書込を最初
のアドレスから行う。
査回路３によって奇偶検査し、誤シが検出されると、書
込制御回路４はモードレジスタ５の初期値である通常モ
ードを１つの入替モードに変更し、これ以外の書込制御
を初期状態にもどして再び制−御記憶１への書込を最初
のアドレスから行う。
この２回目の書込において更新され良前記入替モードに
おいては、アドレスビット入替回路６がアドレス１３の
ａｈのアドレスピッドのうち少なくとも２ビツトを相互
に入れ替えてアドレス１４とするため前回書込後読出時
に誤〕となった記憶ビットセルは前回とは異なるアドレ
スＫ１１ｌｌヤ幽てられる。この新しく割）ｍてられた
アドレスにおける記憶ビットセルへの書込データの値が
固定故障値と一致すれば第２回目の制御記憶１への書込
において、書込後読出のときに行なわれる奇偶検査で合
格となシ、障害が回避されたこととなシ、この時の制御
記憶１に対する入替モードを保存して処理装置の動作へ
移る。
おいては、アドレスビット入替回路６がアドレス１３の
ａｈのアドレスピッドのうち少なくとも２ビツトを相互
に入れ替えてアドレス１４とするため前回書込後読出時
に誤〕となった記憶ビットセルは前回とは異なるアドレ
スＫ１１ｌｌヤ幽てられる。この新しく割）ｍてられた
アドレスにおける記憶ビットセルへの書込データの値が
固定故障値と一致すれば第２回目の制御記憶１への書込
において、書込後読出のときに行なわれる奇偶検査で合
格となシ、障害が回避されたこととなシ、この時の制御
記憶１に対する入替モードを保存して処理装置の動作へ
移る。
第２回目の制御記憶ｌへの書込においても書込彼読出時
の奇偶検査が不合格であれば、さらに他の入替モードに
変史してアドレスビットを入れかえ制御記憶１への書込
をやシ直すことになる。
の奇偶検査が不合格であれば、さらに他の入替モードに
変史してアドレスビットを入れかえ制御記憶１への書込
をやシ直すことになる。
制御記憶ｌのアドレスが０〜２−１まであるとすれば最
小アドレス０と最大アドレス２−１を除いた残シ全ての
アドレスに対してｎ回までのアドレスビットの入替が可
能であシ、制御記憶１内のデータの２進論理値分布を
Ｏと １ が均等であると仮定すると、ｎ通シのアドレ
スビットの入替で１−１／２ の確率で１つの記憶ビ
ットセルの障害回避が可能となる、１ビット！Ｉｇ４シ
がｍコ ｒｎ のアドレスに存在する場合は四様に（１−１／２）の確
率で全ての娯シが回避される。
小アドレス０と最大アドレス２−１を除いた残シ全ての
アドレスに対してｎ回までのアドレスビットの入替が可
能であシ、制御記憶１内のデータの２進論理値分布を
Ｏと １ が均等であると仮定すると、ｎ通シのアドレ
スビットの入替で１−１／２ の確率で１つの記憶ビ
ットセルの障害回避が可能となる、１ビット！Ｉｇ４シ
がｍコ ｒｎ のアドレスに存在する場合は四様に（１−１／２）の確
率で全ての娯シが回避される。
第７〜；←−、第ｉ図に示す：パドレスビ・？ト入替回
゛゛ｂらを介１−１・膵虻！メロブク図１°゛１４ と
２本、リマ）・″し、スピットを相互に入れ替オて６通
りの入替モードを有する実施例におけるモードレジスタ
５およびアドレスビット入替回路６の評細を示すブロッ
ク図である。
゛゛ｂらを介１−１・膵虻！メロブク図１°゛１４ と
２本、リマ）・″し、スピットを相互に入れ替オて６通
りの入替モードを有する実施例におけるモードレジスタ
５およびアドレスビット入替回路６の評細を示すブロッ
ク図である。
アドレスビットＡ −Ａ からなるアドレス１３ｏ
ｎ のうちアドレスピッ）Ａ 、Ａ 、Ａ の３ビツト
が１２ 相互に入れ替えられてアドレスピッ）Ａ ’、Ａ ’。
ｎ のうちアドレスピッ）Ａ 、Ａ 、Ａ の３ビツト
が１２ 相互に入れ替えられてアドレスピッ）Ａ ’、Ａ ’。
１
Ａ′はアドレス１４の一部となる。
アドレスビット入替回路６は３ビツトの６−′ｖｖＡＹ
セレクタでモードレジスタ５の出力であるモード信号１
５により選択位置が定まる。第３図はアドレスビット入
替回路６における選択信号Ｓ−８す２ と入出力の対応関係を示す図である。
セレクタでモードレジスタ５の出力であるモード信号１
５により選択位置が定まる。第３図はアドレスビット入
替回路６における選択信号Ｓ−８す２ と入出力の対応関係を示す図である。
本発明の情報処理装置は、アドレス入替回路を追加する
ことによシ、制御記憶に存在する固定障害箇所のアドレ
スを変更できるため、・それに伴なって書込データが変
史されるので、書込データと固定障害とが一致するまで
固定障害箇所に書き込まれる書込データを入れ替えるこ
とができるので、制御記憶のｂ！ｊ定障書を回避できる
という効果かある。
ことによシ、制御記憶に存在する固定障害箇所のアドレ
スを変更できるため、・それに伴なって書込データが変
史されるので、書込データと固定障害とが一致するまで
固定障害箇所に書き込まれる書込データを入れ替えるこ
とができるので、制御記憶のｂ！ｊ定障書を回避できる
という効果かある。
すなわち１本発明の情報処理装置は、制御記憶に供給す
るアドレスのアドレスビットを相互に入れ替えるアドレ
スビット人−１ＩＦ回路を追加することによって、制御
記憶の各音を増大させることなく、またＥＣＣのような
複雑な誤り検出訂正回路を設けることなく、制偽記憶の
固定陣Ｗを回避し安価にして高い可用性を有せしめるこ
とができるという効果がある。
るアドレスのアドレスビットを相互に入れ替えるアドレ
スビット人−１ＩＦ回路を追加することによって、制御
記憶の各音を増大させることなく、またＥＣＣのような
複雑な誤り検出訂正回路を設けることなく、制偽記憶の
固定陣Ｗを回避し安価にして高い可用性を有せしめるこ
とができるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図Ｆ
ｉ第１図に示したアドレスビット入替回路を含む）Ｐ細
ブロック図、第３図は第２図に示したアドレスビット入
替回路における入出力関係を説明するための説明図であ
る。 １・・・・・・制御記憶、２・・・・・・制偽記憶レジ
スタ、３・・・・・・奇偶検査回路、４・・・・・・畳
込制御回路、５・・・・・・モードレジスタ、６・・・
・・・アドレスビット入替回路、７・・・°・・アドレ
ス切替回路、 ８・・・・・・読出データ、９・・・・・・奇偶検査結
果信号、１０°°°°°°書込データ、１１・・・・・
・書込アドレス、１２・・・・・・読出アドレス、１３
・・・・・・アドレス、１４・旧・・アドレス、１５・
・・・・・モード信号、１６・・・・・・モード信号、
１７・・・・・・外部記憶、Ａ −Ａ ・・・・・・
アドレス ｎ ピッ）、８−８ ・・・・・・選択信号。 Ｏ嘩２ 豹２図
ｉ第１図に示したアドレスビット入替回路を含む）Ｐ細
ブロック図、第３図は第２図に示したアドレスビット入
替回路における入出力関係を説明するための説明図であ
る。 １・・・・・・制御記憶、２・・・・・・制偽記憶レジ
スタ、３・・・・・・奇偶検査回路、４・・・・・・畳
込制御回路、５・・・・・・モードレジスタ、６・・・
・・・アドレスビット入替回路、７・・・°・・アドレ
ス切替回路、 ８・・・・・・読出データ、９・・・・・・奇偶検査結
果信号、１０°°°°°°書込データ、１１・・・・・
・書込アドレス、１２・・・・・・読出アドレス、１３
・・・・・・アドレス、１４・旧・・アドレス、１５・
・・・・・モード信号、１６・・・・・・モード信号、
１７・・・・・・外部記憶、Ａ −Ａ ・・・・・・
アドレス ｎ ピッ）、８−８ ・・・・・・選択信号。 Ｏ嘩２ 豹２図
Claims (1)
- 奇偶検査結果信号がエラーを示しているときに更新した
モード信号を出力し一連の第１のアドレスとこの第１の
アドレスに対応した書込データを前記モード信号が更新
されるごとに出力する畳込制御回路と、前記モード信号
を格納するモードレジスタと、前記第１のアドレスのア
ドレスビットを前記モード信号に従って入れ替えた第２
のアドレスを出力するアドレスビット入替回路と、前記
第２のアドレスに従って前記書込データを書き込んで記
憶し前記第２のアドレスに従って読み出した読出データ
を出力する制御記憶と、前記読出データの奇偶検査を行
なって前記奇偶検査結果信号を出力する奇偶検査回路と
を含むことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56210193A JPS58115694A (ja) | 1981-12-29 | 1981-12-29 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56210193A JPS58115694A (ja) | 1981-12-29 | 1981-12-29 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58115694A true JPS58115694A (ja) | 1983-07-09 |
Family
ID=16585319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56210193A Pending JPS58115694A (ja) | 1981-12-29 | 1981-12-29 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58115694A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63241649A (ja) * | 1987-03-23 | 1988-10-06 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | マイクロコンピユータ・システム |
-
1981
- 1981-12-29 JP JP56210193A patent/JPS58115694A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63241649A (ja) * | 1987-03-23 | 1988-10-06 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | マイクロコンピユータ・システム |
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