JPS58107727A - 位相同期回路 - Google Patents
位相同期回路Info
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- JPS58107727A JPS58107727A JP56206736A JP20673681A JPS58107727A JP S58107727 A JPS58107727 A JP S58107727A JP 56206736 A JP56206736 A JP 56206736A JP 20673681 A JP20673681 A JP 20673681A JP S58107727 A JPS58107727 A JP S58107727A
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- 230000001360 synchronised effect Effects 0.000 title claims description 4
- 238000010586 diagram Methods 0.000 description 10
- 230000003111 delayed effect Effects 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 241000345998 Calamus manan Species 0.000 description 1
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- 239000003990 capacitor Substances 0.000 description 1
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- 235000012950 rattan cane Nutrition 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、入力信号に位相同期した出力信号を得る為の
位相同期口−路に関するものである。
位相同期口−路に関するものである。
位相同期回路は、例えば第１図に示すように、入力端子
ＩＮに加えられた信号と、電圧制御発振器ｖＣＯの出力
信号上分周器ＤＶでＩＡに分周した信号とを位相比較器
Ｐｃｔに加えて位相比較し、その比較出力を抵抗Ｒ１１
Ｒ２、：２ンデンナＣ１等によシ構成されたローパスフ
ィルタＬＰＦを介して電圧制御発振器ｖｃｏ ｏ制御電
圧とし、出力端子ＯＵＴから入力信号の周波数１１のＮ
倍の周波数Ｆ２の信号を出力するものである。
ＩＮに加えられた信号と、電圧制御発振器ｖＣＯの出力
信号上分周器ＤＶでＩＡに分周した信号とを位相比較器
Ｐｃｔに加えて位相比較し、その比較出力を抵抗Ｒ１１
Ｒ２、：２ンデンナＣ１等によシ構成されたローパスフ
ィルタＬＰＦを介して電圧制御発振器ｖｃｏ ｏ制御電
圧とし、出力端子ＯＵＴから入力信号の周波数１１のＮ
倍の周波数Ｆ２の信号を出力するものである。
位相比較器ＰＣ１の位相出力特性は第２図に示すように
鋸歯状波特性を有し、位相差が零となるように電圧制御
発振器ｖＣＯが制御されるものである。
鋸歯状波特性を有し、位相差が零となるように電圧制御
発振器ｖＣＯが制御されるものである。
従って入力端子ＩＮに周波数Ｆ１０基準基準上入力する
と、出力端子０ＵＴＷｃＲ基準信号に位相同期し九Ｎ−
Ｆｌ ＝ ｙ＝の周波数Ｆ２の信号が出力されるととに
なる。
と、出力端子０ＵＴＷｃＲ基準信号に位相同期し九Ｎ−
Ｆｌ ＝ ｙ＝の周波数Ｆ２の信号が出力されるととに
なる。
しかし、各部の素子の経年変化、温度変化等によ如定當
位相誤差を生じることになシ、従来は高安定の素子を選
択して回路を構成することにより対処していたｆ１充分
に定常位相誤差を少なくすゝることが困難であった。そ
こで位相同期回路を２個縦続接続する構成が提案されて
いる。しかし、回路構成が複雑となると共に、２倍の回
路要素を必要とするので高価となる欠点がある。
位相誤差を生じることになシ、従来は高安定の素子を選
択して回路を構成することにより対処していたｆ１充分
に定常位相誤差を少なくすゝることが困難であった。そ
こで位相同期回路を２個縦続接続する構成が提案されて
いる。しかし、回路構成が複雑となると共に、２倍の回
路要素を必要とするので高価となる欠点がある。
本発明は、比較的簡単な構成によ）定常位相誤差を減少
させることを目的とするものである。以下実施例につい
て詳細に説明する。
させることを目的とするものである。以下実施例につい
て詳細に説明する。
第３図は本発明の実施例のブロック線図であ〕、第１図
と同一符号は同一部分を示し、ＰＣＢは位相比較器、Ｉ
ＮＴ′は積分器、ＡＤＤは加算器である。第１は位相比
較器ＰＣＩの出力特性は第２図に示すものであるが、第
２の位相比較器ＰＣ８は＃Ｉ４図に示すように、矩形波
特性を有するものである。積分器ＩＮＴは定常位相誤差
を補正する為のものであシ、位相比較器ＰＣ２の出力を
積分し、その積分出力を加算器ムＤＤに加えて、ローパ
スフィルタＬＰＦの出力に加算して電圧制御発振器ｖＣ
Ｏの制御電圧とするものである。
と同一符号は同一部分を示し、ＰＣＢは位相比較器、Ｉ
ＮＴ′は積分器、ＡＤＤは加算器である。第１は位相比
較器ＰＣＩの出力特性は第２図に示すものであるが、第
２の位相比較器ＰＣ８は＃Ｉ４図に示すように、矩形波
特性を有するものである。積分器ＩＮＴは定常位相誤差
を補正する為のものであシ、位相比較器ＰＣ２の出力を
積分し、その積分出力を加算器ムＤＤに加えて、ローパ
スフィルタＬＰＦの出力に加算して電圧制御発振器ｖＣ
Ｏの制御電圧とするものである。
第５図は、本発明の実施例の更に詳細なブロック線図で
あり、ＦＦ１ 、ＦＦＩは位相比較器ＰＣ１，ＰＣ！を
構成するフリップ７０ツブ、ＯＰム１〜６Ｐム３は演算
増幅器、Ｒ３〜Ｒ１１は抵抗、Ｃ２〜Ｃ４はコンデンサ
、ｌｌｌ１３図と同一符号は同一部分を示すものである
。
あり、ＦＦ１ 、ＦＦＩは位相比較器ＰＣ１，ＰＣ！を
構成するフリップ７０ツブ、ＯＰム１〜６Ｐム３は演算
増幅器、Ｒ３〜Ｒ１１は抵抗、Ｃ２〜Ｃ４はコンデンサ
、ｌｌｌ１３図と同一符号は同一部分を示すものである
。
インバータＩＮＶ 、抵抗１３ 、コンチンｔｃ２及び
ナンド回路ＮＡＮＤは、入力端子ＩＮに加えられる入力
信号の立上１時点のパルスを形成する為のものであ）、
そのパルスはアリツブ７０ツブＦＦＩのセット端子Ｂに
加えられ、クリップフロップＦＦＩをセットする。この
７リツグ７０ツブＦＦＩのＱｌｌｉｆ！子はデータ端子
ＤＫ接続され、クロック端子ＣＫに分周器ＤＶの出力信
号が加えられ、Ｑ端子はローパスフィルタＬＰＦに加え
られる。
ナンド回路ＮＡＮＤは、入力端子ＩＮに加えられる入力
信号の立上１時点のパルスを形成する為のものであ）、
そのパルスはアリツブ７０ツブＦＦＩのセット端子Ｂに
加えられ、クリップフロップＦＦＩをセットする。この
７リツグ７０ツブＦＦＩのＱｌｌｉｆ！子はデータ端子
ＤＫ接続され、クロック端子ＣＫに分周器ＤＶの出力信
号が加えられ、Ｑ端子はローパスフィルタＬＰＦに加え
られる。
ローパスフィルタＬＰＦ Ｆｉ抵抗Ｒ４〜１６ 、
コンチンｔＣＳ及び演算増幅器ＯＰム１によ多構成され
、ローパスフィルタＬＰ１１’ Ｃ）出力線加算器ＡＤ
Ｄ Ｉｃ加えられる。又７リツプフロツプＦＦ２のデー
タ端子りに分周器ＤＶの出力信号が加えられ、クロック
端子ＣＫ Ｋ入力信号が加えられて、 Ｑ端子の出力信
号は１分器ｈ１ＭＴに加えられる。
１積分器！櫂は、抵抗Ｒ７，Ｒ８、：２ンデン
ｆ−Ｃ４゜及び演算増幅器０ＰＡａによ多構成され、７
リブツクロツプＦＦａのＱＪ子が″ｌ”であると、積分
器ＩＮＴの出力は減少する。又ＲＩＯは十分大きな値と
することにより積分出力がＰＣＩからなるループに与え
る影曽を少なくシ、位相比較器Ｐｃｔのループによる引
込特性には悪影響を与えな−ようにしている。
コンチンｔＣＳ及び演算増幅器ＯＰム１によ多構成され
、ローパスフィルタＬＰ１１’ Ｃ）出力線加算器ＡＤ
Ｄ Ｉｃ加えられる。又７リツプフロツプＦＦ２のデー
タ端子りに分周器ＤＶの出力信号が加えられ、クロック
端子ＣＫ Ｋ入力信号が加えられて、 Ｑ端子の出力信
号は１分器ｈ１ＭＴに加えられる。
１積分器！櫂は、抵抗Ｒ７，Ｒ８、：２ンデン
ｆ−Ｃ４゜及び演算増幅器０ＰＡａによ多構成され、７
リブツクロツプＦＦａのＱＪ子が″ｌ”であると、積分
器ＩＮＴの出力は減少する。又ＲＩＯは十分大きな値と
することにより積分出力がＰＣＩからなるループに与え
る影曽を少なくシ、位相比較器Ｐｃｔのループによる引
込特性には悪影響を与えな−ようにしている。
加算器ＡＤＤは抵抗Ｒ９〜ａｌｌ及び演算増幅器ＯＰム
３によ多構成され、ローパスフィルタＬＰＦと積分器Ｉ
ＮＴとの出力を加算して電圧制御発振器ｖＣＯの制御電
圧とするものである。
３によ多構成され、ローパスフィルタＬＰＦと積分器Ｉ
ＮＴとの出力を加算して電圧制御発振器ｖＣＯの制御電
圧とするものである。
ｔｉＸ６図は動作説明図であシ、同図−）を入力信号と
し、同図伽）を分局器ＤＶの出力信号とすると、φ１の
進み位相であシ、ナンド回路ＮＡＮＤの出力信号は同図
（ｃ）に示すように、入力信号の立上如時点で発生して
フリップフロップＦＦＩをセットすることになる。従っ
て分局器ＤＶの出力信号が１１”のとき、データ端子Ｄ
ＫＵ“Ｏ＃のｉ端子出力が加えられているので、フリッ
プ７０ツブＦＦＩはリセットされる。第６図（ｄ）ａ７
リツプフロンプＦＦＩのＱ端子出力を示すもので、進み
位相差φ１のパルス幅の出力となる。
し、同図伽）を分局器ＤＶの出力信号とすると、φ１の
進み位相であシ、ナンド回路ＮＡＮＤの出力信号は同図
（ｃ）に示すように、入力信号の立上如時点で発生して
フリップフロップＦＦＩをセットすることになる。従っ
て分局器ＤＶの出力信号が１１”のとき、データ端子Ｄ
ＫＵ“Ｏ＃のｉ端子出力が加えられているので、フリッ
プ７０ツブＦＦＩはリセットされる。第６図（ｄ）ａ７
リツプフロンプＦＦＩのＱ端子出力を示すもので、進み
位相差φ１のパルス幅の出力となる。
又クリップ７０ツブＦＦ２は、入力信号の立上９時点で
分周器ＤＶの出力信号が″０”であるから、Ｑ端子出力
は第６図（ｅ）に示すように″Ｏ”となる。従って積分
器ＩＮＴの出力紘徐々に増加し、分周器ＤＶの出力信号
の位相が遅れるように、電圧制御発振器ＶＣＯが制御さ
れる。
分周器ＤＶの出力信号が″０”であるから、Ｑ端子出力
は第６図（ｅ）に示すように″Ｏ”となる。従って積分
器ＩＮＴの出力紘徐々に増加し、分周器ＤＶの出力信号
の位相が遅れるように、電圧制御発振器ＶＣＯが制御さ
れる。
又分周器ＤＶの出力信号が＃Ｉ６図（ｆ）に示すように
入力信号に対してφ２の遅れ位相の場合は、フリップ７
０ツブＦＦＩ （Ｄ Ｑ端子出力は第６図−）に示すよ
うに変化し、゛又７リツプフロツプＦＦ２は、入力信号
の立上１時点で分周器ＤＶの出力信号が″ｌ”であるか
ら、Ｑ端子出力は＠＠図（ロ）に示すように″ｌ＃とな
る。従って積分器ＩＮＴの出力１徐々に減少し、分周器
ＤＶの出力信号の位相が進むように、電圧制御発振器ｖ
ＣＯが制御される。
入力信号に対してφ２の遅れ位相の場合は、フリップ７
０ツブＦＦＩ （Ｄ Ｑ端子出力は第６図−）に示すよ
うに変化し、゛又７リツプフロツプＦＦ２は、入力信号
の立上１時点で分周器ＤＶの出力信号が″ｌ”であるか
ら、Ｑ端子出力は＠＠図（ロ）に示すように″ｌ＃とな
る。従って積分器ＩＮＴの出力１徐々に減少し、分周器
ＤＶの出力信号の位相が進むように、電圧制御発振器ｖ
ＣＯが制御される。
位相比較器ＰＣ２は、入力信号に対して分局器ＤＶの出
力信号の位相が遅れか進みかによ’ｊ）”１’、“Ｏ″
となるものであシ、位相が一致すると、分局器ＤＶの出
力信号の僅かな位相変動に応じて”ｌ”、“Ｏ”が交互
に出力され、積分器ＩＮＴの出力線一定となつて、電圧
制御発振器ＶＣＯは入力信号位相に同期して発振動作を
行なうことになる。
力信号の位相が遅れか進みかによ’ｊ）”１’、“Ｏ″
となるものであシ、位相が一致すると、分局器ＤＶの出
力信号の僅かな位相変動に応じて”ｌ”、“Ｏ”が交互
に出力され、積分器ＩＮＴの出力線一定となつて、電圧
制御発振器ＶＣＯは入力信号位相に同期して発振動作を
行なうことになる。
以上説明したように、本発明線、第１の１位相比較器Ｐ
ＣＩ 、ローパスフィルタＬＰＦ 、電圧制御発振器ｖ
ＣＯ及び分周器ＤＶからなるループに、第２の位相比較
器ＰＣ２と積分器ＩＮＴからなるループを追加し九もの
であシ、第２の位相比較器ＰＣ２は位相比較出力特性が
矩形波特性を有するもので、定常位相誤差が進み位相を
示す場合には、第２の位相比較器ＰＣ２の出力が積分器
ＩＮＴで積分されて、ローパスフィルタＬＰＦの出力に
加算され、電圧制御発振器ｖＣＯの出力位相が遅れるよ
うに制御され、反対に定常位相誤差が遅れ位相を示す場
合線、電圧制御発振器ｖＣＯの出力位相が進むように制
御されるので、定常位相誤差を著しく小さくすることが
できるものとなる。なお入力信号周波数と出力信号周波
数とを等しくする場合は分周器ＤＶを省略すれば良いこ
とは勿論であシ、その場合は、第１及び第２の位相比較
器ＰＣＩ、 ＰＯ２は、入力信号と電圧制御発振器ｖＣ
Ｏの出力信号との位相を比較す
ＣＩ 、ローパスフィルタＬＰＦ 、電圧制御発振器ｖ
ＣＯ及び分周器ＤＶからなるループに、第２の位相比較
器ＰＣ２と積分器ＩＮＴからなるループを追加し九もの
であシ、第２の位相比較器ＰＣ２は位相比較出力特性が
矩形波特性を有するもので、定常位相誤差が進み位相を
示す場合には、第２の位相比較器ＰＣ２の出力が積分器
ＩＮＴで積分されて、ローパスフィルタＬＰＦの出力に
加算され、電圧制御発振器ｖＣＯの出力位相が遅れるよ
うに制御され、反対に定常位相誤差が遅れ位相を示す場
合線、電圧制御発振器ｖＣＯの出力位相が進むように制
御されるので、定常位相誤差を著しく小さくすることが
できるものとなる。なお入力信号周波数と出力信号周波
数とを等しくする場合は分周器ＤＶを省略すれば良いこ
とは勿論であシ、その場合は、第１及び第２の位相比較
器ＰＣＩ、 ＰＯ２は、入力信号と電圧制御発振器ｖＣ
Ｏの出力信号との位相を比較す
第１図紘従来の位相同期回路のブロック線図、第２図は
位相比較器ＰＣ１の位相比較出方特性曲線図、第３図は
本発明の実施例のブロック線図、第４図はｔｌＥ２ｏ位
相比較器ｐｃｇｏ位相比較出力特性曲線図、第５図線本
発明の実施例の更に詳細な実施例のブロック線図、ｆＩ
Ｘｅ図は籐暴図の動作説明図である。 ｐｃｉ、ｐｃｇは第１及び第２の位相比較器、ＬＰＦは
ローパスフィルタ、ＩＮＴは積分器、ＡＤＤは加算器、
ｖＣＯは電圧制御発振器、Ｄｖは分局器である。 特許出願人 富士通株式会社 外１名 代理人弁理士 玉 蟲 久 五 部 外３名第ｉ図 第２図 位相差 第３図 第４図 位相差
位相比較器ＰＣ１の位相比較出方特性曲線図、第３図は
本発明の実施例のブロック線図、第４図はｔｌＥ２ｏ位
相比較器ｐｃｇｏ位相比較出力特性曲線図、第５図線本
発明の実施例の更に詳細な実施例のブロック線図、ｆＩ
Ｘｅ図は籐暴図の動作説明図である。 ｐｃｉ、ｐｃｇは第１及び第２の位相比較器、ＬＰＦは
ローパスフィルタ、ＩＮＴは積分器、ＡＤＤは加算器、
ｖＣＯは電圧制御発振器、Ｄｖは分局器である。 特許出願人 富士通株式会社 外１名 代理人弁理士 玉 蟲 久 五 部 外３名第ｉ図 第２図 位相差 第３図 第４図 位相差
Claims (1)
- 第１の位相比較器によシ入力信号と電圧制御発振器の出
力信号又は分周器によシ分周された出力信号とを比較し
、比較出力をローパスフィルタを介して前記電圧制御発
振器の制御電圧とする位相同期回路に於いて、前記入力
信号と前記出力信号との位相比較を行ない、位相比較出
力特性が矩形波特性の第２の位相比較器と、該第２の位
相比較器の出力を積分する積分器と、該積分器の出力と
前記ローパスフィルタの出力とを加算して前記電圧制御
発振器の制御電圧とする加算器とを設は九ことを特徴と
する位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56206736A JPS58107727A (ja) | 1981-12-21 | 1981-12-21 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56206736A JPS58107727A (ja) | 1981-12-21 | 1981-12-21 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58107727A true JPS58107727A (ja) | 1983-06-27 |
| JPS6319094B2 JPS6319094B2 (ja) | 1988-04-21 |
Family
ID=16528246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56206736A Granted JPS58107727A (ja) | 1981-12-21 | 1981-12-21 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58107727A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60113530A (ja) * | 1983-11-24 | 1985-06-20 | Fujitsu Ltd | 二重ル−プｐｌｌ回路 |
| FR2682235A1 (fr) * | 1991-10-04 | 1993-04-09 | Thomson Csf | Procede et dispositif d'annulation de l'erreur de phase sur le dephasage entre les signaux d'entree et de sortie d'une boucle a verrouillage de phase. |
| JP2002344311A (ja) * | 2001-05-16 | 2002-11-29 | Nec Miyagi Ltd | Ｐｌｌ回路 |
| JP2010252244A (ja) * | 2009-04-20 | 2010-11-04 | Sony Corp | クロックデータリカバリ回路および逓倍クロック生成回路 |
| US8810292B2 (en) | 2011-12-15 | 2014-08-19 | Renesas Electronics Corporation | PLL circuit |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5730666B2 (ja) * | 2011-05-20 | 2015-06-10 | 日本電波工業株式会社 | Ｐｌｌ回路 |
-
1981
- 1981-12-21 JP JP56206736A patent/JPS58107727A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60113530A (ja) * | 1983-11-24 | 1985-06-20 | Fujitsu Ltd | 二重ル−プｐｌｌ回路 |
| FR2682235A1 (fr) * | 1991-10-04 | 1993-04-09 | Thomson Csf | Procede et dispositif d'annulation de l'erreur de phase sur le dephasage entre les signaux d'entree et de sortie d'une boucle a verrouillage de phase. |
| JP2002344311A (ja) * | 2001-05-16 | 2002-11-29 | Nec Miyagi Ltd | Ｐｌｌ回路 |
| JP2010252244A (ja) * | 2009-04-20 | 2010-11-04 | Sony Corp | クロックデータリカバリ回路および逓倍クロック生成回路 |
| US8810292B2 (en) | 2011-12-15 | 2014-08-19 | Renesas Electronics Corporation | PLL circuit |
| US8981825B2 (en) | 2011-12-15 | 2015-03-17 | Renesas Electronics Corporation | PLL circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6319094B2 (ja) | 1988-04-21 |
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