JPH1185304A - クロック入力制御回路 - Google Patents
クロック入力制御回路Info
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- JPH1185304A JPH1185304A JP9237572A JP23757297A JPH1185304A JP H1185304 A JPH1185304 A JP H1185304A JP 9237572 A JP9237572 A JP 9237572A JP 23757297 A JP23757297 A JP 23757297A JP H1185304 A JPH1185304 A JP H1185304A
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- 238000001514 detection method Methods 0.000 claims description 3
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- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
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Abstract
(57)【要約】
【課題】 装置の消費電力を低下させる。
【解決手段】 クロック信号とは同期していない非同期
信号（ＤＡＴＡ）の入力に応答してクロック信号の装置
の内部への入力をオン状態に制御する。また、装置の動
作の終了に応答してクロック信号の装置の内部への入力
をオフ状態に制御する。この場合、非同期信号のレベル
変化をコンパレータ４で検出し、この検出結果に応じて
クロック制御回路２によってクロック信号の入力をオン
状態及びオフ状態のうちのいずれか一方の状態に制御す
る。 【効果】 クロック信号の入力を停止することにより、
装置の消費電力を低下させることができる。
信号（ＤＡＴＡ）の入力に応答してクロック信号の装置
の内部への入力をオン状態に制御する。また、装置の動
作の終了に応答してクロック信号の装置の内部への入力
をオフ状態に制御する。この場合、非同期信号のレベル
変化をコンパレータ４で検出し、この検出結果に応じて
クロック制御回路２によってクロック信号の入力をオン
状態及びオフ状態のうちのいずれか一方の状態に制御す
る。 【効果】 クロック信号の入力を停止することにより、
装置の消費電力を低下させることができる。
Description
【０００１】
【発明の属する技術分野】本発明はクロック入力制御回
路に関し、特に装置内部の動作の同期をとるためのクロ
ック信号の入力オンオフを制御するクロック入力制御回
路に関する。
路に関し、特に装置内部の動作の同期をとるためのクロ
ック信号の入力オンオフを制御するクロック入力制御回
路に関する。
【０００２】
【従来の技術】一般に、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌ
ｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）には、外
部信号及び内部回路のデータの受渡しのために用いるイ
ンターフェース制御回路が設けられている。このインタ
フェース制御回路には、例えば、図６に示されているよ
うな回路ブロックが設けられている。すなわち、パラレ
ルデータを内部で受取ったり、外部に出力するためのパ
ラレルポート１５，シリアルデータの受渡しのためのシ
リアルポート１６，外部割込みを受付るための割込制御
回路１７等の回路ブロックが設けられている。尚、１８
はプロセッサコア，１９はＬＳＩチップである。同図に
おいて、パラレルデータ，シリアルデータ，割込みデー
タ等は外部からのデータ信号を表しており、それらのデ
ータは内部クロック信号と同期していない。このような
信号を非同期信号という。この非同期信号をＬＳＩ内部
の回路で直接処理するとタイミング違反による誤動作が
発生する可能性がある。このため、内部回路で処理する
ためには内部クロックに同期化する必要がある。そのた
め通常、図７に示されているような同期化回路を用いて
外部非同期信号１１８と内部クロック１２０との同期化
を行う。
ｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）には、外
部信号及び内部回路のデータの受渡しのために用いるイ
ンターフェース制御回路が設けられている。このインタ
フェース制御回路には、例えば、図６に示されているよ
うな回路ブロックが設けられている。すなわち、パラレ
ルデータを内部で受取ったり、外部に出力するためのパ
ラレルポート１５，シリアルデータの受渡しのためのシ
リアルポート１６，外部割込みを受付るための割込制御
回路１７等の回路ブロックが設けられている。尚、１８
はプロセッサコア，１９はＬＳＩチップである。同図に
おいて、パラレルデータ，シリアルデータ，割込みデー
タ等は外部からのデータ信号を表しており、それらのデ
ータは内部クロック信号と同期していない。このような
信号を非同期信号という。この非同期信号をＬＳＩ内部
の回路で直接処理するとタイミング違反による誤動作が
発生する可能性がある。このため、内部回路で処理する
ためには内部クロックに同期化する必要がある。そのた
め通常、図７に示されているような同期化回路を用いて
外部非同期信号１１８と内部クロック１２０との同期化
を行う。
【０００３】すなわち、入力端子１１８に非同期信号が
印加されたフリップフロップ（ＦＦ）２０を用い、この
ＦＦ２０のクロック入力端子１２０に装置の内部クロッ
クを印加するのである。かかる同期化回路によれば、出
力端子１１９から内部クロックに同期した同期信号が得
られるのである。
印加されたフリップフロップ（ＦＦ）２０を用い、この
ＦＦ２０のクロック入力端子１２０に装置の内部クロッ
クを印加するのである。かかる同期化回路によれば、出
力端子１１９から内部クロックに同期した同期信号が得
られるのである。
【０００４】
【発明が解決しようとする課題】上述した回路では、ク
ロックゲーティングによる低消費電力化が困難である
か、もしくはその効果が低いという欠点があった。
ロックゲーティングによる低消費電力化が困難である
か、もしくはその効果が低いという欠点があった。
【０００５】従来から行われているディジタル回路の低
電力化を実現する手法の１つとしてクロックゲーティン
グという方法がある。クロックゲーティングとはクロッ
クツリーの途中にゲート回路を挿入して、ある一定の範
囲のブロックに与えられるクロックを停止させ、それに
よって消費電力を低減させる手法である。このクロック
ゲーティングを行うと、そのクロックゲーティングによ
ってクロックが停止するブロックの動作も停止するた
め、そのブロックが未使用である時間が分かっている場
合にのみ、その手法を用いることができる。
電力化を実現する手法の１つとしてクロックゲーティン
グという方法がある。クロックゲーティングとはクロッ
クツリーの途中にゲート回路を挿入して、ある一定の範
囲のブロックに与えられるクロックを停止させ、それに
よって消費電力を低減させる手法である。このクロック
ゲーティングを行うと、そのクロックゲーティングによ
ってクロックが停止するブロックの動作も停止するた
め、そのブロックが未使用である時間が分かっている場
合にのみ、その手法を用いることができる。
【０００６】ところが、外部からの非同期信号を入力す
るような回路ブロックでは、その非同期信号が変化する
タイミングが内部回路では分からない。このため、クロ
ックを停止する期間を設定することができず、そのため
クロックゲーティング手法による低電力化手法を使用す
ることができなかった。
るような回路ブロックでは、その非同期信号が変化する
タイミングが内部回路では分からない。このため、クロ
ックを停止する期間を設定することができず、そのため
クロックゲーティング手法による低電力化手法を使用す
ることができなかった。
【０００７】この問題点を解決する技術が特開平８−２
０２６５４号公報に記載されている。同公報においては
外部非同期信号を同期化する回路のサンプリング周期
を、一般に内部クロック信号よりも長い周期をもつ外部
信号のクロック周期と同期化して、内部回路の動作率を
低減させる方法が提案されている。
０２６５４号公報に記載されている。同公報においては
外部非同期信号を同期化する回路のサンプリング周期
を、一般に内部クロック信号よりも長い周期をもつ外部
信号のクロック周期と同期化して、内部回路の動作率を
低減させる方法が提案されている。
【０００８】ところが、この手法では、外部非同期信号
が全く動作しない期間でも外部信号のクロック周期に合
わせて動作するので、クロックゲーティングによる低電
力化の効果は限定されるという欠点があった。
が全く動作しない期間でも外部信号のクロック周期に合
わせて動作するので、クロックゲーティングによる低電
力化の効果は限定されるという欠点があった。
【０００９】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は装置内部の動
作の同期をとるためのクロック信号の入力オンオフを制
御し、装置の消費電力を低下させることのできるクロッ
ク入力制御回路を提供することである。
るためになされたものであり、その目的は装置内部の動
作の同期をとるためのクロック信号の入力オンオフを制
御し、装置の消費電力を低下させることのできるクロッ
ク入力制御回路を提供することである。
【００１０】
【課題を解決するための手段】本発明によるクロック入
力制御回路は、装置内部の動作の同期をとるためのクロ
ック信号の入力オンオフを制御するクロック入力制御回
路であって、前記クロック信号とは同期していない非同
期信号の入力に応答して前記クロック信号の前記装置の
内部への入力をオン状態に制御する入力制御手段を含む
ことを特徴とする。
力制御回路は、装置内部の動作の同期をとるためのクロ
ック信号の入力オンオフを制御するクロック入力制御回
路であって、前記クロック信号とは同期していない非同
期信号の入力に応答して前記クロック信号の前記装置の
内部への入力をオン状態に制御する入力制御手段を含む
ことを特徴とする。
【００１１】また、前記入力制御手段は、前記装置の動
作の終了に応答して前記クロック信号の前記装置の内部
への入力をオフ状態に制御することを特徴とする。
作の終了に応答して前記クロック信号の前記装置の内部
への入力をオフ状態に制御することを特徴とする。
【００１２】要するに本クロック入力制御回路は、非同
期信号のレベル変化を検出し、この検出結果に応じてク
ロック信号の装置の内部への入力をオン状態及びオフ状
態のうちのいずれか一方の状態に制御するのである。そ
して、クロック信号の装置の内部への入力をオフ状態に
制御することによって、装置の消費電力を低く抑えるこ
とができるのである。
期信号のレベル変化を検出し、この検出結果に応じてク
ロック信号の装置の内部への入力をオン状態及びオフ状
態のうちのいずれか一方の状態に制御するのである。そ
して、クロック信号の装置の内部への入力をオフ状態に
制御することによって、装置の消費電力を低く抑えるこ
とができるのである。
【００１３】
【発明の実施の形態】次に、本発明の第１の実施の形態
について図面を参照して説明する。
について図面を参照して説明する。
【００１４】図１は本発明によるクロック入力制御回路
の実施の一形態を示すブロック図である。同図におい
て、任意のビット数（以後、これをｎビットとする）の
非同期入力信号ＤＡＴＡが端子１０１に与えられ、フリ
ップフロップ回路３の入力端子及びｎビット・コンパレ
ータ（ＣＭＰ）４の一方の入力端子に接続される。フリ
ップフロップ回路３の出力端子は端子１０３に接続さ
れ、コンパレータ４のもう一方の入力端子及びインタフ
ェース制御回路１に接続される。コンパレータ４の出力
端子は端子１０４に接続され、クロック制御回路２のス
タート入力端子に接続される。クロック入力端子１０２
はクロック制御回路２のクロック入力端子に接続され、
クロック制御回路２のクロック出力端子は端子１０５に
接続され、インタフェース制御回路１及びフリップフロ
ップ回路３の各クロック入力端子に接続される。インタ
フェース制御回路１のクロック停止制御出力端子は端子
１０６に接続され、クロック制御回路２のクロック停止
入力端子に接続される。
の実施の一形態を示すブロック図である。同図におい
て、任意のビット数（以後、これをｎビットとする）の
非同期入力信号ＤＡＴＡが端子１０１に与えられ、フリ
ップフロップ回路３の入力端子及びｎビット・コンパレ
ータ（ＣＭＰ）４の一方の入力端子に接続される。フリ
ップフロップ回路３の出力端子は端子１０３に接続さ
れ、コンパレータ４のもう一方の入力端子及びインタフ
ェース制御回路１に接続される。コンパレータ４の出力
端子は端子１０４に接続され、クロック制御回路２のス
タート入力端子に接続される。クロック入力端子１０２
はクロック制御回路２のクロック入力端子に接続され、
クロック制御回路２のクロック出力端子は端子１０５に
接続され、インタフェース制御回路１及びフリップフロ
ップ回路３の各クロック入力端子に接続される。インタ
フェース制御回路１のクロック停止制御出力端子は端子
１０６に接続され、クロック制御回路２のクロック停止
入力端子に接続される。
【００１５】図２にコンパレータ４の実施例が示されて
いる。この実施例では３ビットのコンパレータが示され
ている。３ビット入力信号Ａの０ビット目の信号Ａ
［０］と３ビット入力信号Ｂの０ビット目の信号Ｂ
［０］がＸＯＲ回路５に、入力信号Ａの１ビット目の信
号Ａ［１］と入力信号Ｂの１ビット目の信号Ｂ［１］が
ＸＯＲ回路６に、入力信号Ａの２ビット目の信号Ａ
［２］と入力信号Ｂの２ビット目の信号Ｂ［２］がＸＯ
Ｒ回路７に入力され、それらのＸＯＲ回路の出力信号は
ＯＲ回路８に入力される。ＯＲ回路８の出力信号はＡ
［０］≠Ｂ［０］、もしくは、Ａ［１］≠Ｂ［１］、も
しくは、Ａ［２］≠Ｂ［２］のいずれかの場合に「１」
となる。つまり３ビットの入力信号Ａと３ビットの入力
信号Ｂが異なる場合に「１」となる。
いる。この実施例では３ビットのコンパレータが示され
ている。３ビット入力信号Ａの０ビット目の信号Ａ
［０］と３ビット入力信号Ｂの０ビット目の信号Ｂ
［０］がＸＯＲ回路５に、入力信号Ａの１ビット目の信
号Ａ［１］と入力信号Ｂの１ビット目の信号Ｂ［１］が
ＸＯＲ回路６に、入力信号Ａの２ビット目の信号Ａ
［２］と入力信号Ｂの２ビット目の信号Ｂ［２］がＸＯ
Ｒ回路７に入力され、それらのＸＯＲ回路の出力信号は
ＯＲ回路８に入力される。ＯＲ回路８の出力信号はＡ
［０］≠Ｂ［０］、もしくは、Ａ［１］≠Ｂ［１］、も
しくは、Ａ［２］≠Ｂ［２］のいずれかの場合に「１」
となる。つまり３ビットの入力信号Ａと３ビットの入力
信号Ｂが異なる場合に「１」となる。
【００１６】図３にクロック制御回路２の実施例が示さ
れている。クロック停止信号ＳＴＯＰが端子１１４に与
えられ、インバータ１２の入力端子に接続される。イン
バータ１２の出力端子はＡＮＤ回路１１の一方の入力端
子に接続される。ＡＮＤ回路１１の出力端子はＯＲ回路
１０の一方の入力端子に接続される。クロック再開信号
ＳＴＡＲＴは端子１１５に与えられ、ＯＲ回路１０のも
う一方の入力端に接続される。ＯＲ回路１０の出力端は
フリップフロップ回路９のデータ入力端に接続され、フ
リップフロップ回路９のデータ出力端はＡＮＤ回路１１
のもう一方の入力端及びＡＮＤ回路１３の一方の入力端
に接続される。入力クロック信号ＣＬＫＩＮは端子１１
６に与えられ、端子１１６はフリップフロップ９のクロ
ック入力端及びＡＮＤ回路１３のもう一方の入力端に接
続される。ＡＮＤ回路１３の出力端は端子１１７に接続
され、クロック信号ＣＬＫとなる。また、ここでは、フ
リップフロップ回路９は立下りエッジトリガを想定して
いる。
れている。クロック停止信号ＳＴＯＰが端子１１４に与
えられ、インバータ１２の入力端子に接続される。イン
バータ１２の出力端子はＡＮＤ回路１１の一方の入力端
子に接続される。ＡＮＤ回路１１の出力端子はＯＲ回路
１０の一方の入力端子に接続される。クロック再開信号
ＳＴＡＲＴは端子１１５に与えられ、ＯＲ回路１０のも
う一方の入力端に接続される。ＯＲ回路１０の出力端は
フリップフロップ回路９のデータ入力端に接続され、フ
リップフロップ回路９のデータ出力端はＡＮＤ回路１１
のもう一方の入力端及びＡＮＤ回路１３の一方の入力端
に接続される。入力クロック信号ＣＬＫＩＮは端子１１
６に与えられ、端子１１６はフリップフロップ９のクロ
ック入力端及びＡＮＤ回路１３のもう一方の入力端に接
続される。ＡＮＤ回路１３の出力端は端子１１７に接続
され、クロック信号ＣＬＫとなる。また、ここでは、フ
リップフロップ回路９は立下りエッジトリガを想定して
いる。
【００１７】かかる構成において、もしクロック再開信
号ＳＴＡＲＴが「１」のとき、フリップフロップ９のデ
ータ入力端子ＩＮの信号は「１」になるので、このと
き、クロック入力信号ＣＬＫＩＮが立下ると１がラッチ
され、フリップフロップ９の出力端子ＯＵＴの信号は
「１」になる。このとき、ＡＮＤ回路１３は入力クロッ
ク信号ＣＬＫＩＮをその出力端子に通過させ、出力端子
１１７にクロック信号が出力される。
号ＳＴＡＲＴが「１」のとき、フリップフロップ９のデ
ータ入力端子ＩＮの信号は「１」になるので、このと
き、クロック入力信号ＣＬＫＩＮが立下ると１がラッチ
され、フリップフロップ９の出力端子ＯＵＴの信号は
「１」になる。このとき、ＡＮＤ回路１３は入力クロッ
ク信号ＣＬＫＩＮをその出力端子に通過させ、出力端子
１１７にクロック信号が出力される。
【００１８】もしこのとき、クロック停止信号ＳＴＯＰ
が「０」であるなら、インバータ１２の出力は「１」と
なり、ＡＮＤ回路１１はフリップフロップ回路９の出力
端子の状態をそのまま通過させる。このため、クロック
再開信号ＳＴＡＲＴが「０」になって、入力クロック信
号ＣＬＫＩＮの立下りが発生してもフリップフロップ回
路９の出力端は「１」の状態を保持する。もし、クロッ
ク再開信号ＳＴＡＲＴが「０」でクロック停止信号ＳＴ
ＯＰが「１」のとき、インバータ１２の出力は「０」に
なるので、ＡＮＤ回路１１の出力は「０」，ＯＲ回路１
０の出力も「０」となる。このとき、入力クロック信号
ＣＬＫＩＮの立下りが発生すると、フリップフロップ回
路９には「０」がラッチされ、フリップフロップ９の出
力端も「０」となる。このとき、ＡＮＤ回路１３の出力
は「０」となるので、出力端子１１７のクロック信号は
停止する。
が「０」であるなら、インバータ１２の出力は「１」と
なり、ＡＮＤ回路１１はフリップフロップ回路９の出力
端子の状態をそのまま通過させる。このため、クロック
再開信号ＳＴＡＲＴが「０」になって、入力クロック信
号ＣＬＫＩＮの立下りが発生してもフリップフロップ回
路９の出力端は「１」の状態を保持する。もし、クロッ
ク再開信号ＳＴＡＲＴが「０」でクロック停止信号ＳＴ
ＯＰが「１」のとき、インバータ１２の出力は「０」に
なるので、ＡＮＤ回路１１の出力は「０」，ＯＲ回路１
０の出力も「０」となる。このとき、入力クロック信号
ＣＬＫＩＮの立下りが発生すると、フリップフロップ回
路９には「０」がラッチされ、フリップフロップ９の出
力端も「０」となる。このとき、ＡＮＤ回路１３の出力
は「０」となるので、出力端子１１７のクロック信号は
停止する。
【００１９】つまり、クロック再開信号ＳＴＡＲＴが
「１」になると、端子１１７にはクロック信号ＣＬＫが
出力され、クロック停止信号ＳＴＯＰが「１」になる
と、端子１１７のクロック信号は停止する。
「１」になると、端子１１７にはクロック信号ＣＬＫが
出力され、クロック停止信号ＳＴＯＰが「１」になる
と、端子１１７のクロック信号は停止する。
【００２０】次に、図１の各部の動作について、図４の
タイミングチャートを参照して説明する。波形２０１は
端子１０２の波形、波形２０２は端子１０１の波形、波
形２０３は端子１０３の波形、波形２０４は端子１０４
の波形、波形２０５は端子１０６の波形、波形２０６は
端子１０５の波形の動作例を示す。もし、端子１０１に
与えられる非同期入力信号ＤＡＴＡがフリップフロップ
回路３にラッチされている信号ＤＡＴＡ２と異なる値に
変化すると、コンパレータ４の出力信号ＳＴＡＲＴは
「１」になる。
タイミングチャートを参照して説明する。波形２０１は
端子１０２の波形、波形２０２は端子１０１の波形、波
形２０３は端子１０３の波形、波形２０４は端子１０４
の波形、波形２０５は端子１０６の波形、波形２０６は
端子１０５の波形の動作例を示す。もし、端子１０１に
与えられる非同期入力信号ＤＡＴＡがフリップフロップ
回路３にラッチされている信号ＤＡＴＡ２と異なる値に
変化すると、コンパレータ４の出力信号ＳＴＡＲＴは
「１」になる。
【００２１】すると、クロック制御回路は入力クロック
信号ＣＬＫＩＮを通過させ、クロック信号ＣＬＫを出力
するようになる。クロック信号ＣＬＫの立上がりでフリ
ップフロップ回路３は非同期入力信号ＤＡＴＡをラッチ
し、ラッチ信号ＤＡＴＡ２として出力する。
信号ＣＬＫＩＮを通過させ、クロック信号ＣＬＫを出力
するようになる。クロック信号ＣＬＫの立上がりでフリ
ップフロップ回路３は非同期入力信号ＤＡＴＡをラッチ
し、ラッチ信号ＤＡＴＡ２として出力する。
【００２２】すると、非同期入力信号ＤＡＴＡとラッチ
信号ＤＡＴＡ２とが等しくなるので、コンパレータ４の
出力信号ＳＴＡＲＴは「０」になる。もし、クロック信
号ＣＬＫが出力されている状態で、再び非同期入力信号
ＤＡＴＡが変化し、コンパレータ４の出力信号ＳＴＡＲ
Ｔが再び「１」になっても、クロック信号ＣＬＫは出力
されたままである。
信号ＤＡＴＡ２とが等しくなるので、コンパレータ４の
出力信号ＳＴＡＲＴは「０」になる。もし、クロック信
号ＣＬＫが出力されている状態で、再び非同期入力信号
ＤＡＴＡが変化し、コンパレータ４の出力信号ＳＴＡＲ
Ｔが再び「１」になっても、クロック信号ＣＬＫは出力
されたままである。
【００２３】ここで、インタフェース制御回路１の内部
での非同期入力信号の処理が終了すると、クロック停止
信号ＳＴＯＰが出力されるようにインタフェース制御回
路１ができていれば、非同期入力信号の処理が終了した
後、クロック信号ＣＬＫは再び停止する。
での非同期入力信号の処理が終了すると、クロック停止
信号ＳＴＯＰが出力されるようにインタフェース制御回
路１ができていれば、非同期入力信号の処理が終了した
後、クロック信号ＣＬＫは再び停止する。
【００２４】このような構成とすることによってインタ
フェース制御回路１にはクロック信号ＣＬＫが必要なと
きだけ、この信号が入力されるようになるので、低電力
化が実現できる。
フェース制御回路１にはクロック信号ＣＬＫが必要なと
きだけ、この信号が入力されるようになるので、低電力
化が実現できる。
【００２５】図５に本発明の第２の実施の形態が示され
ている。同図において、図１と同等部分は同一符号によ
り示されており、その部分の詳細な説明は省略する。同
図の実施の形態と第１の実施の形態との違いは、図１の
端子１０４にＯＲ回路１１８が挿入され、一方の入力端
に端子１１８が接続されている点である。通常インタフ
ェース制御回路は外部からの非同期入力信号からだけで
なく、ＬＳＩ内部の回路ブロック、例えば、プロセッサ
コア等、から操作されることが多い。そのとき、図１の
構成ではＬＳＩ外部からの非同期入力信号によってのみ
しか、インタフェース制御回路１を活性化することがで
きない。そこで、クロック再開信号ＳＴＡＲＴを内部か
らのアクセス時にアクティブになる内部クロック再開信
号ＥＳＴＡＲＴとの論理和をとって与えることにより、
内部回路ブロックからの操作も可能になる。それを実現
するのが図５に示されている第２の実施の形態である。
ている。同図において、図１と同等部分は同一符号によ
り示されており、その部分の詳細な説明は省略する。同
図の実施の形態と第１の実施の形態との違いは、図１の
端子１０４にＯＲ回路１１８が挿入され、一方の入力端
に端子１１８が接続されている点である。通常インタフ
ェース制御回路は外部からの非同期入力信号からだけで
なく、ＬＳＩ内部の回路ブロック、例えば、プロセッサ
コア等、から操作されることが多い。そのとき、図１の
構成ではＬＳＩ外部からの非同期入力信号によってのみ
しか、インタフェース制御回路１を活性化することがで
きない。そこで、クロック再開信号ＳＴＡＲＴを内部か
らのアクセス時にアクティブになる内部クロック再開信
号ＥＳＴＡＲＴとの論理和をとって与えることにより、
内部回路ブロックからの操作も可能になる。それを実現
するのが図５に示されている第２の実施の形態である。
【００２６】なお以上は、ＬＳＩに本発明のクロック入
力制御回路が設けて消費電力を低下させる場合について
説明したが、この場合に限らずインタフェース回路をは
じめとする各種の装置に本回路を設けて消費電力を低下
させることができることは勿論である。
力制御回路が設けて消費電力を低下させる場合について
説明したが、この場合に限らずインタフェース回路をは
じめとする各種の装置に本回路を設けて消費電力を低下
させることができることは勿論である。
【００２７】また、以上説明した非同期信号には、外部
装置から入力されるシリアルデータやパラレルデータ
等、各種のデータが含まれることは勿論である。
装置から入力されるシリアルデータやパラレルデータ
等、各種のデータが含まれることは勿論である。
【００２８】請求項の記載に関連して本発明は更に次の
態様をとりうる。
態様をとりうる。
【００２９】（１）前記データは、前記外部装置から入
力されるシリアルデータであることを特徴とする請求項
１〜６のいずれかに記載のクロック入力制御回路。
力されるシリアルデータであることを特徴とする請求項
１〜６のいずれかに記載のクロック入力制御回路。
【００３０】（２）前記データは、前記外部装置から入
力されるパラレルデータであることを特徴とする請求項
１〜６のいずれかに記載のクロック入力制御回路。
力されるパラレルデータであることを特徴とする請求項
１〜６のいずれかに記載のクロック入力制御回路。
【００３１】
【発明の効果】以上説明したように本発明は、非同期信
号の入力に応答してクロック信号の装置の内部への入力
オンオフを制御することにより、装置の消費電力を低下
させることができるという効果がある。
号の入力に応答してクロック信号の装置の内部への入力
オンオフを制御することにより、装置の消費電力を低下
させることができるという効果がある。
【図１】本発明の第１の実施の形態によるクロック入力
制御回路の構成を示すブロック図である。
制御回路の構成を示すブロック図である。
【図２】図１中のコンパレータの構成例を示す回路図で
ある。
ある。
【図３】図１中のクロック制御回路の構成例を示す回路
図である。
図である。
【図４】図１の各部の動作を示すタイムチャートであ
る。
る。
【図５】本発明の第２の実施の形態によるクロック入力
制御回路の構成を示すブロック図である。
制御回路の構成を示すブロック図である。
【図６】従来のクロック入力制御回路の構成を示すブロ
ック図である。
ック図である。
【図７】非同期信号の同期化回路の構成例を示すブロッ
ク図である。
ク図である。
１ インタフェース制御回路 ２ クロック制御回路 ３ フリップフロップ ４ コンパレータ １４ ＯＲ回路
Claims (6)
- 【請求項１】 装置内部の動作の同期をとるためのクロ
ック信号の入力オンオフを制御するクロック入力制御回
路であって、前記クロック信号とは同期していない非同
期信号の入力に応答して前記クロック信号の前記装置の
内部への入力をオン状態に制御する入力制御手段を含む
ことを特徴とするクロック入力制御回路。 - 【請求項２】 前記入力制御手段は、前記装置の動作の
終了に応答して前記クロック信号の前記装置の内部への
入力をオフ状態に制御することを特徴とする請求項１記
載のクロック入力制御回路。 - 【請求項３】 前記非同期信号は外部装置から入力され
るデータであり、前記動作は前記データの受信動作であ
ることを特徴とする請求項１又は２記載のクロック入力
制御回路。 - 【請求項４】 前記入力制御手段は、前記非同期信号の
レベル変化を検出する手段と、この検出結果に応じて前
記クロック信号の前記装置の内部への入力をオン状態及
びオフ状態のうちのいずれか一方の状態に制御する手段
とを含むことを特徴とする請求項１〜３のいずれかに記
載のクロック入力制御回路。 - 【請求項５】 前記入力制御手段は、前記非同期信号の
レベル変化を検出する手段と、この検出結果と前記装置
から出力される信号との論理和結果に応じて前記クロッ
ク信号の前記装置の内部への入力をオン状態及びオフ状
態のうちのいずれか一方の状態に制御する手段とを含む
ことを特徴とする請求項１〜３のいずれかに記載のクロ
ック入力制御回路。 - 【請求項６】 前記入力制御手段は、前記外部装置との
インタフェース部分に設けられることを特徴とする請求
項１〜５のいずれかに記載のクロック入力制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9237572A JPH1185304A (ja) | 1997-09-03 | 1997-09-03 | クロック入力制御回路 |
| US09/145,262 US6205192B1 (en) | 1997-09-03 | 1998-09-02 | Clock input control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9237572A JPH1185304A (ja) | 1997-09-03 | 1997-09-03 | クロック入力制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1185304A true JPH1185304A (ja) | 1999-03-30 |
Family
ID=17017313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9237572A Pending JPH1185304A (ja) | 1997-09-03 | 1997-09-03 | クロック入力制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6205192B1 (ja) |
| JP (1) | JPH1185304A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6219694B1 (en) * | 1998-05-29 | 2001-04-17 | Research In Motion Limited | System and method for pushing information from a host system to a mobile data communication device having a shared electronic address |
| US6640322B1 (en) | 2000-03-22 | 2003-10-28 | Sun Microsystems, Inc. | Integrated circuit having distributed control and status registers and associated signal routing means |
| US6636074B2 (en) | 2002-01-22 | 2003-10-21 | Sun Microsystems, Inc. | Clock gating to reduce power consumption of control and status registers |
| US6998883B2 (en) * | 2004-02-25 | 2006-02-14 | Analog Devices, Inc. | Synchronization of signals |
| JP4543946B2 (ja) * | 2005-01-28 | 2010-09-15 | アイシン精機株式会社 | 起動回路 |
| JP4224094B2 (ja) * | 2006-09-27 | 2009-02-12 | 株式会社東芝 | 半導体集積回路装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5186955A (ja) | 1975-01-29 | 1976-07-30 | Hitachi Ltd | Shingoshikibetsukairo |
| JPH01120663A (ja) | 1987-11-05 | 1989-05-12 | Nec Corp | マイクロコンピュータ |
| JP2701544B2 (ja) | 1990-12-27 | 1998-01-21 | 日本電気株式会社 | シフトクロック生成回路 |
| US5404459A (en) * | 1992-07-21 | 1995-04-04 | Advanced Micro Devices | Serial interface module and method in which the clock is only activated to send a predetermined number of data bits |
| JP2738229B2 (ja) | 1992-08-03 | 1998-04-08 | 日本電気株式会社 | シリアル・データ通信制御装置 |
| JPH06152695A (ja) | 1992-10-29 | 1994-05-31 | Fujitsu Ltd | シリアルインタフェース回路 |
| JPH08202654A (ja) | 1995-01-24 | 1996-08-09 | Hitachi Ltd | 半導体集積回路 |
| JPH08202469A (ja) | 1995-01-30 | 1996-08-09 | Fujitsu Ltd | ユニバーサル非同期送受信回路を備えたマイクロ・コントローラユニット |
| US5903601A (en) * | 1996-12-17 | 1999-05-11 | Texas Instruments Incorporated | Power reduction for UART applications in standby mode |
| DE29701063U1 (de) * | 1997-01-22 | 1997-05-22 | Trw Occupant Restraint Systems Gmbh, 73551 Alfdorf | Gassack-Modul |
-
1997
- 1997-09-03 JP JP9237572A patent/JPH1185304A/ja active Pending
-
1998
- 1998-09-02 US US09/145,262 patent/US6205192B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6205192B1 (en) | 2001-03-20 |
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