JPH1174858A

JPH1174858A - 広周波数帯域の、特にｓｏｎｅｔ／ｓｄｈ規格用の同期デジタル信号のマルチチャネルフレームを処理するための回路アーキティクチャ

Info

Publication number: JPH1174858A
Application number: JP10181142A
Authority: JP
Inventors: Annalisa Delloro; アンナリサ・デルローロ; Andrea Veggetti; アンドレア・ヴェジェッティ
Original assignee: SGS Thomson Microelectronics SRL; SGS Thomson Microelectronics Inc
Current assignee: STMicroelectronics SRL; STMicroelectronics lnc USA
Priority date: 1997-06-27
Filing date: 1998-06-26
Publication date: 1999-03-16
Also published as: EP0887959B1; US6452949B1; DE69734099D1; EP0887959A1

Abstract

(57)【要約】【課題】Ｎチャネルのフレームを処理するための回路
は、Ｎ＋１個のコンポーネントを必要とする。【解決手段】受信入力部（３）と、伝送出力部（４）と
を備え、広周波数帯域の同期デジタル信号、特にＳＯＮ
ＥＴ／ＳＤＨ規格の信号のマルチチャネルフレームを処
理するための回路アーキティクチャであって、単一チャ
ネルから構成されるフレームを処理するように構成され
ると共に、フレームチャネルの数に対応するＮ個の同一
のコンポーネントにモジュール式に接続可能な、少なく
とも１つのモジュール式のコンポーネント（２）から構
成されることを特徴とする回路アーキティクチャ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、広周波数帯域の
同期デジタル信号、特にＳＯＮＥＴ／ＳＤＨ規格の信号
のマルチチャネルフレームを処理するための受信入力部
および送信出力部を備える回路アーキティクチャに関す
るものである。

【０００２】

【従来の技術】近未来の衛星通信が広い周波数帯域を有
するビデオ信号によって行われることは、世界的に認め
られている事実である。このような設備のビデオ電話、
ビデオ会議、ビデオ監視、カラーファクシミリ通信およ
びケーブルテレビ（ＣＡＴＶ）への適用を拡大するため
には、広い周波数帯域の電気信号を扱うことのできる集
積回路アーキティクチャが必要になっている。さらに、
今まで以上に広がる光ファイバに基づく通信及び相互接
続ラインの利用の可能性は、効果的かつ効率的に広周波
数帯域の信号を扱うために、最適なアーキティクチャお
よび構造を有する集積回路アーキティクチャを必要とし
ている。

【０００３】このような分野では、今まで、例えば、Ｓ
ＯＮＥＴ（ＳｙｎｃｈｒｏｎｏｕｓＯｐｔｉｃａｌＮ
ｅｔｗｏｒｋ）またはＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ
ＤｉｇｉｔａｌＨｉｅｒａｒｃｈｙ）等の通信方式の
規格を確立することは可能であった。これらの規格は、
光通信に基づく同期信号通信について定める米国の委員
会であるＣＣＩＴＴによって設定され、統括されている
ものである。

【０００４】これらの規格は、通信コンポーネント間を
接続する複雑なシステムを意味する通信ネットワーク上
で情報通信を可能にする通信プロトコルを定着させ、組
織化するためには有益なものである。特に、この明細書
中において考えられている規格は、デジタル信号フレー
ムの同期デジタル送受信に関するものである。

【０００５】

【発明が解決しようとする課題】これらの問題点は、１
９３３年にＡｒｔｅｃｈＨｏｕｓｅにより発行された
刊行物「ＢｒｏａｄｂａｎｄＴｅｌｅｃｏｍｍｕｎｉ
ｃａｔｉｏｎＴｅｃｈｎｏｌｏｇｙ」のＣｈａｐｔｅ
ｒ３のＳｙｎｃｈｒｏｎｏｕｓＤｉｇｉｔａｌＴ
ｒａｎｓｍｉｓｓｉｏｎに記載されている。

【０００６】本発明の特徴をよりよく認識するために
は、フレーム処理技術が以下の処理を含むことに留意す
る必要がある。Ａ）信号受信時（ＲＸ）には、１）信号前処理、２）選
択的なデマルチプレックス化、即ち、特定のサブチャネ
ルを引き抜くためのフレームの分解、３）フレームを形
成する各チャネルの互いに独立して行われる並行処理、
が行われる。Ｂ）信号伝送時（ＴＸ）には、１）フレームを構成する
各チャネルを並行に作成する、２）チャネルが複数ある
場合は様々なチャネルをマルチプレックス化する、３）
全フレームの最終処理、が行われる。

【０００７】図１に（Ａ）で示すブロック図は、単一チ
ャネルから構成されるフレームを処理するための一般的
な回路アーキティクチャ構造を示す。このようなケース
では、マルチプレックス（多重）化あるいはデマルチプ
レックス化を行うステップは明らかに必要ない。一方、
図１で（Ｂ）に示すブロック図は、Ｎ（Ｎ＝３あるいは
Ｎ＝４）チャネルから構成されるフレームを処理するた
めの一般的な回路アーキティクチャ構造を示す。マルチ
チャネルフレームを処理するための問題を解決するため
の他の従来における技術としては、１９９３年に米国の
ＴｒａｎｓＳｗｉｔｃｈＣｏｒｐｏｒａｔｉｏｎ、
ＳｈｅｌｔｏｎＣＴによって一般的に公開され、１
９９３年１月に公報（ＴＸＣ−０２２０１−ＭＣ）に掲
載されたものがある。図２は、ＴｒａｎｓＳｗｉｔｃｈ
による解法に従って動作する回路アーキティクチャを
概略的に示す図である。これと同様の解決法は、スペイ
ンの電話公社とＰＣＭＳｅｒｒａによっても提案
された。

【０００８】これらのすべての適用例によれば、現在も
電話通信市場において、Ｎ＋１個のコンポーネント、即
ち、フレーム内のチャネル数（Ｎ）よりも１つ多い個数
のコンポーネントを必要とするものである。公知のすべ
ての解決法は、受信時における前処理およびデマルチプ
レックス処理と、伝送時におけるマルチプレックス処理
および最終処理として機能する単一コンポーネントの使
用を提供する。

【０００９】さらに、これらの公知技術は、受信時にお
いて個々のチャネルを並行に処理すると共に、伝送時に
おいて独立した個々のチャネルを作成する機能を有し、
互いに一致するＮ個のコンポーネントを提供する。一般
的に、単一のコンポーネントは、Ｎ個のコンポーネント
のそれぞれよりも明らかに小さいサイズであり、１桁か
ら５桁小さい値である。

【００１０】

【課題を解決するための手段】この発明の技術的な目的
は、特にＳＯＮＥＴ／ＳＤＨ規格に適合する広周波数帯
域のデジタル信号フレームを処理するための回路アーキ
ティクチャを提供することであり、回路コンポーネント
の数および寸法を縮減すると共に、コストおよび製造工
程数の削減を保証するような構造的及び機能的特徴を有
するフレームを選択的にサブフレームにデマルチプレッ
クス化するための、回路アーキティクチャを提供するこ
とである。

【００１１】

【発明の実施の形態】この発明における課題解決策は、
単一チャネルフレームを処理するのに適し、且つ、Ｎチ
ャネルから構成されるフレームを処理する場合に、モジ
ュール状にＮ回使用し得る単一コンポーネントを提供す
ることである。上記技術的課題は、この解決策に基づ
き、上述したアーキティクチャおよび、請求項１の特徴
部分によって定義されるアーキティクチャによって解決
される。この発明に係るアーキティクチャの特徴および
利点は、以下に例示する実施の形態によって明らかにさ
れるが、この発明はこの実施の形態に限定されるもので
はない。

【００１２】実施の形態１．図３において、１は、この
発明に係る回路アーキティクチャを示しており、特にＳ
ＯＮＥＴ／ＳＤＨ規格による広周波数帯域の同期信号フ
レーム処理するための回路である。この回路アーキティ
クチャは、上述のようなフレームをさらに小さなサブフ
レームにデマルチプレックス化することにも効果的であ
る。

【００１３】要するに、ここに提案するシステムは、単
一チャネルから構成されるＳＯＮＥＴ／ＳＤＨフレー
ム、および、複数のサブチャネルをマルチプレックス化
したものから構成されるフレームのいずれを処理するこ
とも可能である。回路アーキティクチャ１の優位点は、
半導体中に集積された単一の電子回路アーキティクチャ
として実装できることである。

【００１４】回路アーキティクチャ１は、Ｎ個の同一の
コンポーネント２から構成されており、それぞれのコン
ポーネント２は、単一チャネルから構成されるフレーム
を処理するためのものである。現在の規格としての一般
的なデジタル信号フレームは、以下のような形式であ
る。（Ａ）９行９０列のフレーム（Ｂ）９行２７０列のフレーム（Ｃ）３個の９行９０列のフレームをマルチプレック
ス化して形成された９行２７０列のフレーム（Ｄ）４個の９行２７０列のフレームをマルチプレッ
クス化して形成された９行１０８０列のフレーム

【００１５】コンポーネント２は、後述するように、並
行に接続される。各コンポーネント２は、入力部３、出
力部４、および、受信機能および伝送機能を提供する内
部ブロック５から構成される。以下、ブロック５は、マ
ルチプレックス機能あるいはデマルチプレックス機能を
示すために、ＭＵＸ−ＤＥＭＵＸと表す。しかしなが
ら、ブロック５の機能は、単にＭＵＸ−ＤＥＭＵＸと表
すものよりは、幾分複雑なものである。ＭＵＸ−ＤＥＭ
ＵＸ５は、クロック信号及び同期信号を発生して受信部
及び伝送部に供給する調整器（コーディネータ）であ
る。特に内部ブロック５は、受信部及び伝送部に適切な
データを供給するためのものである。

【００１６】この発明に係る回路アーキティクチャは、
サイズの異なるフレームを処理することができる。この
場合、大きいサイズのフレームは、小さいサイズのフレ
ームの整数倍であることが必要である。この発明の本質
をより簡単に理解するために、以下では、３つのチャネ
ルから構成されるフレームの実施の形態について説明を
行うが、この発明は、このような場合に限定されるもの
ではない。

【００１７】各コンポーネント２は、フレームの同期処
理を行うための入力ブロック１ｒｘを備える。特に、ブ
ロック１ｒｘは、同期パターンを認識し、フレームのサ
イズや配列に拘わらず、デスクランブル（復元）処理を
行うと共に、バイトごとのパリティ演算を行う。従っ
て、ブロック１ｒｘから出力されるデータは、伝送の規
格によって定義される多項式によってスクランブル（暗
号化）されているので、入力されるデータとは異なる。
これらの出力データは、認識された同期信号と共に出力
される。

【００１８】ブロック１ｒｘの出力端は、アーキティク
チャ１のコンポーネント２に設けられたブロック２ｒｘ
−２ｔｘに接続されている。このブロック２ｒｘ−２ｔ
ｘは本質的には内部ブロック５に相当するものである。
マルチフレームが受信されると、ブロック２ｒｘ−２ｔ
ｘは、Ｃタイプのフレームでは、３バイト毎に１バイト
を抽出するように、あるいは、Ｄタイプのフレームで
は、４バイト毎に１バイトを抽出するように作動する。
この抽出動作は、ブロック１ｒｘにおいて同期がとれて
フレームのデスクランブル（復元）処理が実施された後
に行われる。

【００１９】第３ブロック３ｒｘは、ブロック２ｒｘ−
２ｔｘの下流側に接続されると共にカウンタを備える。
このカウンタは、第１ブロック１ｒｘから受信する同期
信号に基づき、フレーム中の位置、即ち、行および列を
記憶すると共に、取り扱うバイトを抽出して処理するた
めの全ての動作を調整することにより、フレームの完全
な処理を許容する。

【００２０】ＣタイプまたはＤタイプのフレームにおい
て、ブロック２ｒｘ−２ｔｘは、元の同期信号の１／３
あるいは１／４の周期のクロック信号をブロック３ｒｘ
に出力することになる。伝送時には、第２ブロック２ｒ
ｘ−２ｔｘは、すでに抽出されて第３ブロック３ｒｘに
伝送されたバイトを、第１ブロック１ｔｘで生成された
バイトと入れ替える。

【００２１】ブロック１ｒｘおよび３ｒｘは、実質的に
に入力部に対応している。コンポーネント２は、さらに
伝送ステップに関連するブロックを備える。各コンポー
ネントは、出力側が第２ブロック２ｒｘ−２ｔｘに接続
された第４ブロック１ｔｘを備える。第４ブロックは、
挿入されるバイトを演算し、これらのバイトを適当な行
及び列に配置することによってフレームを構成する。ブ
ロック１ｔｘ中には、フレーム内の様々な位置に挿入さ
れる様々なバイトを演算するためのサブブロックが設け
られている。ブロック１ｔｘは、与えられたフレーム中
における位置、即ち、行及び列を記憶すると共に、現在
の位置に応じて各サブブロックによって生成されるバイ
トの取得を制御することにより、フレーム構成を調整す
る。

【００２２】さらに、ブロック３ｔｘは、前回の処理の
フレームのすべてのバイトに対して演算され、すでに出
力するために構成されていたパリティを演算して挿入す
ることにより、フレームの構成を完成させる。ブロック
３ｔｘは、フレーム同期バイトを挿入して、０あるいは
１が長く繰り返されないようにスクランブルを行ってい
る。

【００２３】ブロック１ｔｘおよび３ｔｘは、実質的に
出力部に相当する。ＡタイプあるいはＢタイプの分解不
可能な単一のフレームでは、ブロック１ｒｘおよび３ｒ
ｘによって行われる動作は、同期の基本的なものである
が、これらのブロックの直接結合により、信号を直接通
過させることで順番に実行される。このケースでは、ブ
ロック１ｔｘおよび３ｔｘによって行われる動作も順番
に実行され、これら４つのすべてのブロック１ｒｘ、３
ｒｘ、１ｔｘおよび３ｔｘは、同一の周波数の同期信号
で動作する。言い換えれば、ＡタイプまたはＢタイプの
フレームは、第２中央ブロック２ｒｘ−２ｔｘの動作を
要求しない。

【００２４】コンポーネント２内には、コンポーネント
２全体の動作を決定するためのプログラム専用のレジス
タを含むマイクロプロセッサインターフェイスブロック
が設けられている。要するに、これらのレジスタを適当
にプログラムすることにより、コンポーネント２はＡタ
イプまたはＢタイプのフレームで動作するように、即
ち、同一のクロック信号が全てのブロックに入力される
ように、第２ブロック２ｒｘ−２ｔｘをプログラムでき
る。また、コンポーネント２は、ＣタイプまたはＤタイ
プのフレームで動作するようにプログラムすることもで
きる。

【００２５】フレームが単一のチャネルで構成されてい
る場合、ＭＵＸ−ＤＥＭＵＸは、ブロック１ｒｘからブ
ロック３ｒｘまでをトランスペアラントに、また、ブ
ロック１ｒｘから３ｒｘまでを独立して、データの流れ
や対応する制御信号を通過させることができなければな
らない。また、フレームがサブチャネルに分解される場
合には、分解の仕方には２つの方法がある。ａ）３つの５１Ｍｂｉｔ／ｓのフレームを１つの１５５
Ｍｂｉｔ／ｓのフレームにマッピングする。ｂ）４つの１５５Ｍｂｉｔ／ｓのフレームを１つの６２
２Ｍｂｉｔ／ｓのフレームにマッピングする。

【００２６】このような場合に用いられるコンポーネン
ト２は同一のものでよいが、ＭＩ（ＭａｓｔｅｒＩｎ
ｐｕｔ：主入力）、ＳＬ（Ｓｌａｖｅ：スレーブ）、お
よびＭＯ（ＭａｓｔｅｒＯｕｔｐｕｔ：主出力）はそ
れぞれ違ったプログラムが組まれている。特に、ケース
ｂ）の場合は、２つの異なるサブチャネルに同一の処理
を行う２つのスレーブＳＬ１およびＳＬ２が必要であ
る。

【００２７】図３において、ＭＩ、ＳＬ、ＭＯは、各コ
ンポーネント２に、この特定の例におけるそれぞれの機
能を表すように付されている。また、消磁されているブ
ロックは線を引いて消してある。各コンポーネント２
は、基本的に１つのチャネルを処理するが、例外的に、
チャネルＭＩは、複合フレームが入力される際の最初の
前処理３（１ｒｘ）を行い、チャネルＭＯは、複合フレ
ームが出力される際の最終処理４（３ｔｘ）を行う。ブ
ロックＭＵＸ−ＤＥＭＵＸは、プログラムのされ方によ
り、異なる動作を行う。

【００２８】まず、どのようにして１つのフレームが３
つのサブチャネルにデマルチプレックス化されるのかを
説明するため、第１のケースａ）が考察される。フレー
ムは、更に小さな３つのフレームを含んでおり、３つの
サブフレーム毎に１つのバイトを交換しなければならな
い。従って、図４に示すように、第１コンポーネントＭ
ＩのブロックＭＵＸ−ＤＥＭＵＸは、最初にブロック１
ｒｘを励磁して、入力する最も複合的なフレームに作用
する。次に、ブロック１ｒｘの出力から、３バイトごと
に１つのバイトが抽出され、即ち、３番目のバイトから
抽出動作が行われ、ラッチされた同期信号と、元のクロ
ック信号の１／３の周期のクロック信号と共に、第３ブ
ロック３ｒｘに伝送される。この１／３周期のクロック
信号は、同一のＭＵＸ−ＤＥＭＵＸによって発生されて
同期がとられる。

【００２９】受信されるチャネルの抽出はこのようにし
て行われるが、次のコンポーネントから順次抽出されて
処理される残りのチャネルに関して、同一のＭＵＸ−Ｄ
ＥＭＵＸは、最終的な複合フレームを構成するための３
つのチャネルのうちの１つのチャネルを構成するローカ
ルブロック１ｔｘよりなるチャネルと共に、ブロック１
ｒｘから受信されて残りのローカル受信ブロックには送
られない２つのチャネルを出力する。

【００３０】次のコンポーネントに情報を伝送する方式
は、ローカル受信のために描出されたチャネルをローカ
ル伝送のために構築されたチャネルに置き換えることに
よって構成される。この動作は、ブロック１ｒｘから得
られた同期信号を送ると共に、ブロック３ｒｘおよびブ
ロック１ｔｘが同一のクロック信号によって同期される
状態を記憶することによって実行される。この処理は、
様々なコンポーネントのすべてのＭＵＸ−ＤＥＭＵＸ
と、ＭＩのブロック１ｒｘおよびＭＯのブロック３ｔｘ
とでのみ用いられるクロックの１／３の周波数で行われ
る。

【００３１】同一の同期信号が、次に示すコンポーネン
トにも送られる。更に、様々なコンポーネントの３つの
ブロック１ｔｘから、３バイトごとに１つのバイトを交
換することによって、完全なフレームが形成されたとき
にのみ、完全なフレームの最終処理が行われるので、Ｍ
ＩのＭＵＸ−ＤＥＭＵＸはローカルブロック３ｔｘを消
磁する。コンポーネントＳＬのＭＵＸ−ＤＥＭＵＸブロ
ックは、第２のチャネルのみを抽出して処理する（３バ
イトごとに、１つのバイトとして第２番目のバイトを抽
出して処理する）と共に、該第２のチャネルをブロック
１ｔｘによって生成されたチャネルと置き換えるので、
ローカルブロック１ｒｘおよびローカルブロック３ｔｘ
を消磁する。第２チャネル（３バイト毎に第２番目のバ
イトを）を抽出して処理し、ブロック１ｔｘによって生
成されたチャネルと入れ替えるだけなので、コンポーネ
ントＳＬのブロックＭＵＸ−ＤＥＭＵＸは、ローカルブ
ロック１ｒｘおよびローカルブロック３ｔｘを消磁す
る。

【００３２】ＭＯとして表されるコンポーネント２のブ
ロックＭＵＸ−ＤＥＭＵＸは、内部ブロック１ｒｘを消
磁し、３バイトごとに１つのバイトとして第１番目のバ
イトを抽出すると共に、ブロック１ｔｘによって生成さ
れたチャネルと置き換えて、このようにして生成された
チャネルを最終処理のためにブロック３ｔｘへ送る。こ
のブロック３ｔｘから出力される結果は、アーキティク
チャ１による最終的な出力を表す。

【００３３】図４は、この発明によるアーキティクチャ
を理解するために有用である。図４は、３チャネル処理
を行うようにプログラムされたアーキティクチャ１の様
々なコンポーネント２における入出力信号のシーケンス
を示している。第２のケースｂ）のように、６２２Ｍｂ
ｉｔ／ｓの１つのフレーム内に４つのチャネルをマッピ
ングする場合、主コンポーネントＭＩのＭＵＸ−ＤＥＭ
ＵＸは、４つのバイトごとに１つのバイトとして第４番
目のバイトを抽出すること以外は、上述の場合と同様の
処理を行う。

【００３４】スレーブＳＬ１として機能する第２コンポ
ーネントは、４バイトごとに第３番目のバイトを抽出
し、また、第３コンポーネントとしてのＳＬ２は、４バ
イトごとに第２番目のバイトを抽出し、最終コンポーネ
ントとしての主出力（ＭＯ）は、４バイトごとに第１番
目のバイトを抽出する。この発明は、上述の技術的な課
題を解決すると共に様々な利点を提供し、その中でも６
２２Ｍｂｉｔ／ｓの電子ボードへの適用に関しては、従
来の５つのコンポーネントに代えて、マイクロプロセッ
サ及びＰＭＤ（ＰｈｙｓｉｃａｌＭｅｄｉａＤｅｐ
ｅｎｄｅｎｔ）機能を有するコンポーネントを加えて、
４つのコンポーネントで行うことができる。

【００３５】特に、この発明において省かれたコンポー
ネントは、非常に多くの高速の相互接続を行わなければ
ならなかったものである。単一チャネル（５１、１５５
または６２２Ｍｂｉｔ／ｓのいずれかの）として用いる
場合、２つのコンポーネントを用いる代わりに１つのコ
ンポーネントを用いればよい。このアーキティクチャを
実施するためには、２つの独立したコンポーネントを用
いるより、多少複雑でも、１つのコンポーネントを開発
する方がより便利であることは明らかである。

【図面の簡単な説明】

【図１】従来の回路アーキティクチャを示す図であ
る。

【図２】課題を解決するための従来のアーキティクチ
ャ図である。

【図３】この発明のアーキティクチャを示す図であ
る。

【図４】この発明のアーキティクチャの各コンポーネ
ントの入力端及び出力端におけるデジタル信号のシーケ
ンスを、３チャネルフレームを例にとって表す図であ
る。

【符号の説明】

１アーキティクチャ、２コンポーネント、３入力
部、４出力部、５内部ブロック。

フロントページの続き (72)発明者アンドレア・ヴェジェッティイタリア国、20090 エッセ・マウリツィオ・アル・ランブロ、ヴィア・ベルガモ１ディ

Claims

【特許請求の範囲】

【請求項１】受信入力部（３）と、伝送出力部（４）
とを備え、広周波数帯域の同期デジタル信号、特にＳＯ
ＮＥＴ／ＳＤＨ規格の信号のマルチチャネルフレームを
処理するための回路であって、単一チャネルから構成さ
れるフレームを処理するように構成されると共に、フレ
ームチャネルの数に対応するＮ個の同一のコンポーネン
トにモジュール式に接続可能な、少なくとも１つのモジ
ュール式のコンポーネント（２）から構成されることを
特徴とする回路アーキティクチャ。
【請求項２】上記少なくとも１つのコンポーネント
（２）は、上記受信入力部（３）の一部を形成すると共
に、フレームの同期動作を行うための第１ブロック（１
ｒｘ）を備えることを特徴とする請求項１に記載の回路
アーキティクチャ。
【請求項３】各コンポーネントは、他のブロックに接
続された第２内部ブロック（２ｒｘ−２ｔｘ）と、受信
部及び伝送部とを備え、コーディネータとして機能する
ことを特徴とする請求項２に記載の回路アーキティクチ
ャ。
【請求項４】各コンポーネント（２）は、第２ブロッ
ク（２ｒｘ−２ｔｘ）の下流側に接続された第３ブロッ
ク（３ｒｘ）と、取り扱うバイトのためのすべての抽出
動作及び処理動作を調整することにより、第１ブロック
（１ｒｘ）から得られる同期信号に基づいてフレーム中
における位置を記憶すると共に、完全なフレーム処理を
行わせるカウンタとを備えることを特徴とする請求項１
に記載の回路アーキティクチャ。
【請求項５】マルチチャネルフレームを処理する際
に、第２ブロック（２ｒｘ−２ｔｘ）は、元のフレーム
同期信号の１／３または１／４の周期だけ遅れた同期信
号を第３ブロック（３ｒｘ）に供給することを特徴とす
る請求項４に記載の回路アーキティクチャ。
【請求項６】信号伝送時に、第２ブロック（２ｒｘ−
２ｔｘ）は、抽出されて第３ブロック（３ｒｘ）に伝送
された抽出バイトを、第１ブロック（１ｔｘ）で生成さ
れたバイトに置き換えることを特徴とする請求項４に記
載の回路アーキティクチャ。
【請求項７】各コンポーネント（２）は、出力端が第
２ブロック（２ｒｘ−２ｔｘ）に接続され、挿入されべ
きバイトを演算すると共に、演算したバイトを行及び列
に配行することにより、フレームを構成するための第４
ブロック（１ｔｘ）を更に備えることを特徴とする請求
項１に記載の回路アーキティクチャ。
【請求項８】上記少なくとも１つのコンポーネント
（２）は、ブロック（３ｔｘ）を更に備えてなり、該ブ
ロック（３ｔｘ）は、出力端に既に構成された前回のフ
レームのすべてのバイトに対して演算されたパリティを
演算すると共に演算されたパリティを挿入することによ
り、フレームの構成を完成させることを特徴とする請求
項７に記載の回路アーキティクチャ。
【請求項９】マルチチャネルフレームを処理するため
に、第１コンポーネント（ＭＩ）は主入力部として機能
し、少なくとも１つの第２コンポーネント（ＳＬ）はス
レーブとして機能し、少なくとも１つの最終コンポーネ
ント（ＭＯ）は主出力部として機能することを特徴とす
る請求項１に記載の回路アーキティクチャ。
【請求項１０】上記第１コンポーネント（ＭＩ）は、
複合フレームを受信する際の初期の前処理を行い、上記
最終コンポーネント（ＭＯ）は、複合フレームを出力す
る際の処理を行うことを特徴とする請求項９に記載の回
路アーキティクチャ。