JPH1164889A - 表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 互いに交差する走査線の行及び信号線の列
と、両者の交差部に配される画素と、各走査線に接続し
ており順次一行分の画素を選択する垂直駆動回路と、各
信号線に接続しており選択された一行分の画素に信号電
圧を書き込む水平駆動回路とを備えた表示装置におい
て、垂直駆動回路や水平駆動回路のサイズを縮小化す
る。 【解決手段】 画素は絶縁基板０上に形成され且つ走査
線及び信号線に接続した薄膜トランジスタと、薄膜トラ
ンジスタを介して信号電圧が書き込まれる画素電極とを
有する。垂直駆動回路及び水平駆動回路も同一の絶縁基
板１上に集積形成された複数の薄膜トランジスタ０とこ
れらを結線する金属配線１０，１２とで構成されてい
る。具体的には、絶縁基板１の上には第１層間絶縁膜９
を介して上下に重なった上層金属配線１２と下層金属配
線１０とが形成されている。上層金属配線１２が薄膜ト
ランジスタ０の直上に配される一方、下層金属配線１０
は薄膜トランジスタ０の直上以外に配されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は表示装置に関する。
より詳しくは、表示装置の絶縁基板上に集積形成された
薄膜トランジスタの金属配線構造に関する。

【０００２】

【従来の技術】図８に、従来の表示装置の一般的な構成
を模式的に示す。この表示装置２００は中央の有効画素
エリアとこれを囲む周辺エリアに分かれている。有効画
素エリア２０１には、互いに交差する走査線の行及び信
号線の列と、両者の交差部に配される画素とが形成され
ている。画素は、例えば絶縁基板上に形成され且つ走査
線及び信号線に接続した薄膜トランジスタと、この薄膜
トランジスタを介して信号電圧が書き込まれる画素電極
とで構成されている。一方、周辺エリアには、各走査線
に接続しており順次一行分の画素を選択する垂直駆動回
路２０２と、各信号線に接続しており選択された一行分
の画素に信号電圧を書き込む水平駆動回路２０３とが形
成されている。垂直駆動回路２０２及び水平駆動回路２
０３も、同一の絶縁基板上に集積形成された複数の薄膜
トランジスタとこれらを結線する金属配線とで構成され
ている。水平駆動回路２０３は、例えば多ビット構成の
デジタル画像データに基づいて階調化された信号電圧を
生成し、選択された一行分の画素に信号電圧を書き込
む。表示装置２００は近年大型化が進んでおり、１４イ
ンチ以上の対角寸法を有するディスプレイが開発途上に
ある。この様な大面積の表示装置においても、垂直駆動
回路２０２及び水平駆動回路２０３は絶縁基板の縦方向
及び横方向に沿って配置することになる。

【０００３】

【発明が解決しようとする課題】例えば、画角寸法が１
４インチの場合、有効画素エリア２０１の縦寸法は約２
１４ｍｍとなり、横寸法は約２８６ｍｍとなる。垂直駆
動回路２０２及び水平駆動回路２０３はこの寸法に沿っ
て配置されている。この結果、電源供給用、制御用もし
くは信号供給用に使われる金属配線も長くなり、抵抗値
が増大するという問題がある。配線抵抗を抑制する為に
は配線幅を太くすればよい。しかしながら、これでは表
示装置２００における駆動回路の専有面積が増大してし
まう。例えば、図８に示す様に水平駆動回路２０３の専
有幅Ａが大きくなる。特に、デジタル信号をアナログ信
号に変換する方式の水平駆動回路２０３では回路構成が
複雑な故、回路規模が必然的に大きくなる。デジタル方
式の水平駆動回路２０３は電源供給用、制御用及び信号
供給用の金属配線が多数本平行して配設されている為、
専有幅Ａが大きくなってしまう。以上の様に、対角寸法
が１４インチ以上の大面積の表示装置に薄膜トランジス
タなどを集積形成して垂直駆動回路や水平駆動回路を同
一基板上に内蔵させる時、有効画素エリアの周辺部に配
置することになる。これらの駆動回路を動作させるに
は、電源電圧や信号を供給する為の信号配線の長さを延
長する必要がある。これに伴い、金属配線の抵抗は電源
供給源から離れるに従い増大する。この状態では、金属
配線上の電圧が抵抗成分により変動することになる。こ
れを避ける為には、配線幅を増大させればよい訳である
が、これでは駆動回路のサイズが大きくなってしまう。
特に、表示装置においては大型化した駆動回路が有効画
素エリアの周辺を占有することとなり、一枚の絶縁基板
から取り出せるパネルの枚数が制限されることになる。
又、歩留りの低下をもたらす。

【０００４】図９は、水平駆動回路２０３の回路構成を
模式的に表わしたものである。図示する様に、多段接続
されたＣＭＯＳが有効画素エリアの上辺部に沿って設け
られている。各ＣＭＯＳはＰｃｈ ＴＦＴとＮｃｈ Ｔ
ＦＴの組からなる。各ＣＭＯＳには平行な金属配線を介
して電源電圧ＶＤＤ及び接地電圧ＶＳＳが供給される。
一本の金属配線に着目すると、そのシート抵抗値をＲと
し、配線長をＬとし、配線幅をＷとすると、配線抵抗は
Ｒ×Ｌ／Ｗで表わされる。画角が１４インチの表示装置
の場合、水平駆動回路２０３に形成される金属配線の配
線長Ｌは例えば２８５ｍｍ程度となる。又、金属配線と
してアルミニウムを用いるとシート抵抗Ｒは４０ｍΩ／
□となる。電源電圧の低下などを防ぐ為配線抵抗として
例えば２００Ωを確保しようとすると、配線幅Ｗは上記
式から１００μｍとなる。一般には、１００μｍから２
００μｍの配線幅Ｗを確保する必要がある。水平駆動回
路２０３の構成が複雑になると、金属配線の本数は数十
本〜数百本に及び、専有面積が極めて大きくなってしま
う。配線幅を広くすることなく配線抵抗を小さくする為
には、金属配線の膜厚を大きくすることも考えられる。
しかしながら、水平駆動回路２０３の集積密度を高く維
持する為には微細な配線精度が必要であり、ある程度金
属配線の膜厚を薄くしなければならない。この為、１４
インチサイズの透明絶縁基板上に駆動回路を内蔵する場
合、現実には各金属配線の幅寸法を１００μｍから２０
０μｍの範囲で確保する必要がある。これでは、水平駆
動回路のサイズの増大化は避けられない。

【０００５】

【課題を解決する為の手段】上述した従来の技術の課題
を解決する為に以下の手段を講じた。即ち、本発明に係
る表示装置は基本的な構成として、互いに交差する走査
線の行及び信号線の列と、両者の交差部に配される画素
と、各走査線に接続しており順次一行分の画素を選択す
る垂直駆動回路と、各信号線に接続しており選択された
一行分の画素に信号電圧を書き込む水平駆動回路とを備
えている。前記画素は、絶縁基板上に形成され且つ該走
査線及び信号線に接続した薄膜トランジスタと、該薄膜
トランジスタを介して信号電圧が書き込まれる画素電極
とを有する。前記垂直駆動回路及び水平駆動回路も同一
の絶縁基板上に集積形成された複数の薄膜トランジスタ
とこれらを結線する金属配線とで構成されている。特徴
事項として、前記金属配線の少くとも一部は各薄膜トラ
ンジスタの直上に形成されている。

【０００６】具体的には、前記絶縁基板の上には、層間
絶縁膜を介して上下に重なった上層の金属配線と下層の
金属配線とが形成されている。上層の金属配線が各薄膜
トランジスタの直上に配される一方、下層の金属配線は
各薄膜トランジスタの直上以外に配される。好ましく
は、前記上層の金属配線は各薄膜トランジスタに対して
共通に結線されており、電源供給用、制御用又は信号供
給用に使われる。好ましくは、前記上層の金属配線は、
直線的且つ連続的なパタンに形成されている。好ましく
は、前記水平駆動回路は、多ビット構成のデジタル画像
データに基づき基準電圧を生成する。この場合、前記上
層の金属配線はデジタル画像データの供給又は基準電圧
の供給に用いる。

【０００７】本発明によれば、下層の金属配線に加えて
上層の金属配線を設け、これを薄膜トランジスタの直上
に配置している。係る構成により、回路の設計変更なし
に、回路サイズを大幅に削減することが可能になる。

【０００８】

【発明の実施の形態】以下図面を参照して本発明の実施
の形態を詳細に説明する。図１は本発明に係る表示装置
の基本的な構成を示す模式的な断面図である。アクティ
ブマトリクス型の表示装置は基本的に、画素電極の集合
と、画素電極を個々に駆動するスイッチング素子の集合
と、このスイッチング素子を動作させる駆動回路とが絶
縁基板上に集積形成されたものである。このスイッチン
グ素子及び駆動回路は薄膜トランジスタで構成されてい
る。図１では、特に理解を容易にする為駆動回路を構成
する薄膜トランジスタを一個のみ示している。この薄膜
トランジスタ０はボトムゲート構造を有し、絶縁基板１
にパタニング形成されたゲート電極２と、これを被覆す
るゲート絶縁膜３と、その上に成膜された半導体薄膜４
とを備えている。この半導体薄膜４は例えばレーザ光の
照射により結晶化した多結晶シリコンからなる。この半
導体薄膜４にはチャネル領域５及びドレインＤ／ソース
Ｓとなる高濃度不純物領域６が形成されている。本例で
はこの薄膜トランジスタ０はｎチャネル型であり、高濃
度不純物領域６はＮ＋となっている。チャネル領域５は
イオンドーピングの際のマスクを兼ねた保護膜８により
被覆されている。更に、薄膜トランジスタ０の全体が第
一層間絶縁膜９により被覆されている。この第一層間絶
縁膜９の上には下層金属配線１０がパタニング形成され
ており、コンタクトホールを介してドレインＤ及びソー
スＳに電気接続している。更に、下層金属配線１０を被
覆する様に第二層間絶縁膜１１が形成されている。その
上には上層金属配線１２が形成されている。上層金属配
線１２は第二層間絶縁膜１１に開口したコンタクトホー
ルを介して、下層金属配線１０に電気接続している。な
お、薄膜トランジスタ０はドレインＤ側の高濃度不純物
領域６とチャネル領域５との間に低濃度不純物領域７が
設けられている。又、ソースＳ側の高濃度不純物領域６
とチャネル領域５との間にも低濃度不純物領域７が設け
られている。この低濃度不純物領域７はドレイン端の電
界集中を緩和するとともに、リーク電流を抑制する為に
設けられている。

【０００９】本発明の特徴事項として、金属配線の少く
とも一部は薄膜トランジスタ０の直上に形成されてい
る。具体的には、絶縁基板１の上には第二層間絶縁膜１
１を介して上下に重なった上層金属配線１２と下層金属
配線１０とが形成されており、上層金属配線１２が薄膜
トランジスタ０の直上に配される一方、下層金属配線１
０は薄膜トランジスタ０の直上以外に配されている。図
では、上層金属配線１２の配線幅をＷで表わしている。
上層金属配線１２の幅部はほぼ基本的に薄膜トランジス
タ０の直上に収まる為、デバイスサイズＺ１は比較的小
さくて済む。なお、上層金属配線１２は個々の薄膜トラ
ンジスタ０に対して共通に結線されており、電源供給
用、制御用又は信号供給用に使われる。上層金属配線１
２は直線的且つ連続的なパタンに形成されている。

【００１０】本発明は、従来ドレインＤやソースＳに接
続されていた下層金属配線１０に加えて上層金属配線１
２を設け、これを薄膜トランジスタ０の直上に配置す
る。下層金属配線１０には、例えばアルミニウム薄膜を
モリブデン薄膜で被覆した積層を使用する。これは、第
二層間絶縁膜１１に下層金属配線１０と上層金属配線１
２との接続を取る為のコンタクトホールを開口する時、
ＨＦ系のエッチング液から下層金属配線１０が腐食を受
けることを防ぐ為である。一方、上層金属配線１２はア
ルミニウム薄膜又はＭｏ／Ａｌ薄膜を使用する。なお、
第二層間絶縁膜１１に開口したコンタクトホールは第一
層間絶縁膜９に開口したコンタクトホールと別の場所に
設ける。あるいは、第二層間絶縁膜１１に開口したコン
タクトホールよりも第一層間絶縁膜９に開口したコンタ
クトホールの大きさを小さくすることが望ましい。これ
により、金属配線の腐食を防止することが可能である。

【００１１】図２は、従来の薄膜トランジスタの配線構
造を模式的に表わしている。理解を容易にする為、図１
に示した本発明の実施形態と対応する部分には対応する
参照番号を付してある。従来例では一層のみの金属配線
１０を用いて個々の薄膜トランジスタの結線を行なって
いる。金属配線１０は薄膜トランジスタ０の直上以外の
部分に形成されており、その幅寸法をＷで表わしてい
る。図から明らかな様に、薄膜トランジスタ０のデバイ
スサイズＺ２は図１に示した本発明に係る薄膜トランジ
スタのデバイスサイズＺ１よりも大きくなってしまう。

【００１２】図３は、多層配線における従来のコンタク
ト構造を模式的に表わしている。図１に示した本実施形
態と対応する部分には対応する参照番号を付して理解を
容易にしている。この従来例では、半導体薄膜４の上
で、第一層間絶縁膜９に開口した第一コンタクトホール
１５と同じ場所及び同じサイズで、第二層間絶縁膜１１
に第二コンタクトホール１６が開口している。この様な
コンタクト構造では、段差部でのステップカバレッジが
悪くなる為、段差エッジ部でＨＦ系のエッチング液の浸
入が発生する。こうなると、下層金属配線１０が断線
し、その後薄膜トランジスタ及び上層金属配線１２に対
する下層金属配線１０の電気接続が困難になる。これを
防ぐ為、図１に示した本発明の実施形態では、第二コン
タクトホールを第一コンタクトホールとは別の場所に設
けるか、あるいは第二コンタクトホールの大きさを第一
コンタクトホールの大きさより小さく設定している。図
３の従来例では、第一コンタクトホール１５の周りに、
凹型の段差が生じており、第二層間絶縁膜１１のステッ
プカバレッジが悪い為、第一コンタクトホール１５の側
壁に成膜された金属配線の部分が平面部に比べて極端に
薄い。この為、金属配線に電圧が加わった場合に絶縁破
壊が起こりやすくなる。なお、図３に示した従来構造は
例えば、特開平７−１９３１２８号公報に開示されてい
る。

【００１３】図４は、本発明の他の実施形態を示す模式
的な断面図である。図１に示した実施形態と対応する部
分には対応する参照番号を付して理解を容易にしてい
る。本実施形態に係る薄膜トランジスタはトップゲート
構造を有している。本表示装置はガラスなどからなる透
明な絶縁基板１を用いて構成されている。その上には多
結晶シリコンなどからなる半導体薄膜４が成膜されてい
る。薄膜トランジスタ０はこの半導体薄膜４を活性層と
して集積形成されている。薄膜トランジスタ０はゲート
絶縁膜３を介して半導体薄膜４の上にパタニング形成さ
れたゲート電極２を備えている。ゲート電極２の両側に
位置する半導体薄膜４の部分にはｎ型の不純物が高濃度
で注入されており、薄膜トランジスタ０のソース領域Ｓ
及びドレイン領域Ｄを形成している。これにより、Ｎチ
ャネル型の薄膜トランジスタが得られる。なお、Ｐチャ
ネル型の薄膜トランジスタを形成する場合には、ｐ型の
不純物を半導体薄膜４に注入すればよい。

【００１４】係る構成を有する薄膜トランジスタ０はＰ
ＳＧなどからなる第一層間絶縁膜９により被覆されてい
る。この第一層間絶縁膜９の上には下層金属配線１０が
パタニング形成されている。下層金属配線１０はアルミ
ニウムをスパッタリングにより成膜した後所定の形状に
パタニングして得られる。アルミニウムに代えてシリコ
ンを１％程度含有したアルミニウム／シリコン合金を用
いてもよい。あるいは、アルミニウムに代えて、モリブ
デン、チタン、金、銀、パラジウム、タンタル、タング
ステン、ニッケル、クロムなどの金属材料を用いること
ができる。更には、純粋な金属に代えて、シリコンとこ
れら金属元素の化合物であるシリサイドを用いてもよ
い。なお、第一層間絶縁膜９にはあらかじめコンタクト
ホールが開口しており、これを介して下層金属配線１０
は薄膜トランジスタ０のソース領域Ｓ及びドレイン領域
Ｄに電気接続する。下層金属配線１０は同じくＰＳＧな
どからなる第二層間絶縁膜１１により被覆されている。
その上には上層金属配線１２がパタニング形成されてい
る。この上層金属配線１２は第二層間絶縁膜１１に開口
したコンタクトホールを介して下層金属配線１０に接続
している。上層金属配線１２は下層金属配線１０と同様
の導電材料を用いて形成できる。上層金属配線１２は薄
膜トランジスタ０の直上に位置している。

【００１５】図５は本発明に係る表示装置の平面構造を
表わしており、特に一個のＣＭＯＳを取り出して模式的
に表わしている。ＣＭＯＳは図９に模式的に表わした様
に多段接続されて水平駆動回路や垂直駆動回路の一部を
構成する。図５の（Ａ）は従来の配線構造を示し、図２
に対応している。一方、（Ｂ）は本発明に係る配線構造
を表わしており、図１の二層配線構造に対応している。
ＣＭＯＳは一対のＰチャネル型薄膜トランジスタ０Ｐと
Ｎ型薄膜トランジスタ０Ｎとから構成されている。Ｐチ
ャネル型薄膜トランジスタ０ＰのソースＳは電源電圧Ｖ
ＤＤ側に接続され、Ｎチャネル型薄膜トランジスタ０Ｎ
のソースＳは接地電圧ＶＳＳ側に接続される。一対の薄
膜トランジスタ０Ｐ，０ＮのドレインＤは互いに結線さ
れている。

【００１６】（Ａ）に示す様に、従来例ではＶＤＤ側に
単層の金属配線１０が接続され、ＶＳＳ側にも単層の金
属配線１０が用いられている。これらの金属配線１０の
幅寸法をＷで表わしている。金属配線１０は各薄膜トラ
ンジスタ０Ｐ，０Ｎの直上を避けて設けてあるので、デ
バイスサイズが拡大することになる。なお、ゲート電極
２から延設したゲート配線２Ａは金属配線１０の下側を
通過することになる。これに対し（Ｂ）に示す本発明の
配線構造では、ＶＤＤ側に上層金属配線１２を用いてお
り、Ｐチャネル型薄膜トランジスタ０Ｐのほぼ直上に配
される。又、ＶＳＳ側にも上層金属配線１２を用いてお
り、Ｎチャネル型薄膜トランジスタ０Ｎのほぼ直上に配
される。これにより、デバイスサイズを縮小化できる。
あるいは、（Ａ）に示した従来例と同様のデバイスサイ
ズでよい場合には、その分各上層金属配線１２の幅寸法
Ｗを拡大することができ、配線抵抗の低減化に効果があ
る。なお、Ｐチャネル型薄膜トランジスタ０Ｐのドレイ
ンＤとＮチャネル型薄膜トランジスタのドレインＤは下
層金属配線１０によって互いに結線されている。更に、
図示しないがゲート配線２Ａは下層金属配線１０と同層
の金属配線を利用して必要な電気接続が取られることに
なる。

【００１７】図６は、本発明に係る表示装置の全体構成
を示す模式的なブロック図である。本表示装置は画面を
構成する画素アレイ部１１０とその周辺に配された垂直
駆動回路１２０及び水平駆動回路１３０と、外付けのタ
イミング生成回路１４０とで構成されている。本表示装
置は例えば多結晶シリコン薄膜トランジスタをスイッチ
ング素子に用いたアクティブマトリクス型の液晶ディス
プレイ（ＬＣＤ）である。周辺の垂直駆動回路１２０及
び水平駆動回路１３０は画素アレイ部１１０と同一基板
上に集積形成されている。画素アレイ部１１０は互いに
交差する走査線Ｘと信号線Ｙが形成されている。行状の
走査線Ｘと列状の信号線Ｙとの交差部には画素ＰＸＬが
形成されている。画素ＰＸＬは画素電極とこれに対面す
る対向電極ＣＯＭとで構成されており、両電極の間に液
晶などの電気光学物質が保持されている。各画素ＰＸＬ
は多結晶シリコンを活性層とする薄膜トランジスタＴｒ
によって駆動される。薄膜トランジスタＴｒのドレイン
電極は対応する画素ＰＸＬに接続され、ソース電極は対
応する信号線Ｙに接続され、ゲート電極は対応する走査
線Ｘに接続されている。垂直駆動回路１２０は垂直シフ
トレジスタ回路１２１と出力バッファ回路１２２とから
なる。垂直シフトレジスタ回路１２１は出力バッファ回
路１２２を介して各走査線Ｘに接続しており、順次一行
分の画素ＰＸＬを選択する。水平駆動回路１３０は、水
平シフトレジスタ回路１３１とラインメモリ回路１３２
とレベル変換回路１３３とデジタルアナログ変換回路１
３４とを集積形成したものである。この水平駆動回路１
３０は各信号線Ｙに接続しており、多ビット構成のデジ
タル画像データに基づいて多階調化された信号電圧を生
成し、選択された一行分の画素ＰＸＬに信号電圧を書き
込む。なお、信号電圧はデジタル画像データに基づいて
基準電圧を変調することにより生成される。タイミング
生成回路１４０は垂直駆動回路１２０と水平駆動回路１
３０との間の同期制御を行なう。図示する様に、水平駆
動回路１３０にはデジタル画像データを供給する金属配
線や基準電圧を供給する金属配線が複数本並列に形成さ
れている。又、各回路に電源電圧を供給する金属配線も
形成されている。これらの金属配線を各回路を構成する
薄膜トランジスタの直上に配される上層金属配線で構成
することにより、水平駆動回路１３０の面積寸法を縮小
化することが可能になる。

【００１８】図７は、図６に示したデジタルアナログ変
換回路１３４の具体的な構成例を示すブロック図であ
る。この図では理解を容易にする為一本の信号線に対応
した一段分のデジタルアナログ変換回路のみを表わして
いる。このデジタルアナログ変換回路は前段のデコーダ
ＤＥＣ１と後段のデコーダＤＥＣ２との直列接続からな
る。前段のデコーダＤＥＣ１は基準電圧選択用に用いら
れ、一対のアナログゲート素子ＴＧ１，ＴＧ２を備えて
いる。ここでは、アナログゲート素子としてＣＭＯＳ構
成のトランスミッションゲート素子を用いている。デコ
ーダＤＥＣ１は６ビットデジタル画像データの内、上位
３ビットデータｄ１ｄ２ｄ３に応じて選択信号を出力
し、ＴＧ１，ＴＧ２を開いて一対の基準電圧を選択す
る。ＴＧ１，ＴＧ２を通過した一対の基準電圧は一次階
調化信号として後段側に送られる。後段側のデコーダＤ
ＥＣ２は下位桁側の３ビットデータｄ４ｄ５ｄ６に応じ
て選択信号を出力し、アナログゲート素子ＴＧ３を開い
て二次階調化信号を最終的な信号電圧として出力する。
後段側のデコーダＤＥＣ２は直列接続された複数個の抵
抗素子ＲＳを備えている。この抵抗素子ＲＳの直列接続
の両端には一次階調化信号が印加されている。前述した
様に、この一次階調化信号は前段側のアナログゲート素
子ＴＧ１，ＴＧ２によって選択された一対の基準電圧で
ある。高レベル側の第一基準電圧と低レベル側の第二基
準電圧との間の電位差は直列接続された抵抗素子ＲＳに
より抵抗分割され、所望の分圧がＴＧ３で選択される。
各デコーダには金属配線を介して電源電圧ＶＤＤ及び接
地電圧ＶＳＳが供給される。又、金属配線を介して必要
な基準電圧が供給される。これらの金属配線はすべて本
発明に従って上層金属配線で構成されており、薄膜トラ
ンジスタの直上を通過する様になっている。

【００１９】

【発明の効果】以上説明したように、本発明によれば、
表示装置に含まれる金属配線の少くとも一部は各薄膜ト
ランジスタの直上に形成されている。係る構成により、
周辺駆動回路の専有面積を縮小化でき、その分有効画素
エリアが格段に大きくなる。駆動回路の電源電圧低下や
信号伝達の遅延を生ずることなしに、表示装置に内蔵さ
れた駆動回路のサイズを縮小化することが可能である。
又、各薄膜トランジスタにおいてコンタクト部を安定し
た低い抵抗値で形成することが可能である。

【図面の簡単な説明】

【図１】本発明に係る表示装置に集積形成される薄膜ト
ランジスタの構造を示す模式的な断面図である。

【図２】従来の薄膜トランジスタの構造を示す模式的な
部分断面図である。

【図３】従来のコンタクト構造を示す部分断面図であ
る。

【図４】本発明に係る表示装置に集積形成される薄膜ト
ランジスタの別の実施形態を示す部分断面図である。

【図５】薄膜トランジスタ周りの配線構造を示す平面図
である。

【図６】本発明に係る表示装置の全体構成を示すブロッ
ク図である。

【図７】図６に示した表示装置の水平駆動回路に組み込
まれるデジタルアナログ変換回路の具体例を示す回路図
である。

【図８】従来の表示装置の一例を示す模式的な平面図で
ある。

【図９】従来の駆動回路の構成を表わす模式図である。

【符号の説明】

０・・・薄膜トランジスタ、１・・・絶縁基板、２・・
・ゲート電極、３・・・ゲート絶縁膜、４・・・半導体
薄膜、５・・・チャネル領域、８・・・保護膜、９・・
・第一層間絶縁膜、１０・・・下層金属配線、１１・・
・第二層間絶縁膜、１２・・・上層金属配線

Claims (5)

【特許請求の範囲】
1. 【請求項１】 互いに交差する走査線の行及び信号線の
   列と、両者の交差部に配される画素と、各走査線に接続
   しており順次一行分の画素を選択する垂直駆動回路と、
   各信号線に接続しており選択された一行分の画素に信号
   電圧を書き込む水平駆動回路とを備えた表示装置であっ
   て、 前記画素は、絶縁基板上に形成され且つ該走査線及び信
   号線に接続した薄膜トランジスタと、該薄膜トランジス
   タを介して信号電圧が書き込まれる画素電極とを有し、 前記垂直駆動回路及び水平駆動回路も同一の絶縁基板上
   に形成された複数の薄膜トランジスタとこれらを結線す
   る金属配線とで構成されており、 前記金属配線の少くとも一部は各薄膜トランジスタの直
   上に形成されていることを特徴とする表示装置。
2. 【請求項２】 前記絶縁基板の上には、層間絶縁膜を介
   して上下に重なった上層の金属配線と下層の金属配線と
   が形成されており、上層の金属配線が各薄膜トランジス
   タの直上に配される一方、下層の金属配線は各薄膜トラ
   ンジスタの直上以外に配されることを特徴とする請求項
   １記載の表示装置。
3. 【請求項３】 前記上層の金属配線は各薄膜トランジス
   タに対して共通に結線されており、電源供給用、制御用
   又は信号供給用に使われることを特徴とする請求項２記
   載の表示装置。
4. 【請求項４】 前記上層の金属配線は、直線的かつ連続
   的なパタンに形成されていることを特徴とする請求項３
   記載の表示装置。
5. 【請求項５】 前記水平駆動回路は、多ビット構成のデ
   ジタル画像データに基づき基準電圧を階調化して信号電
   圧を生成するものであり、前記上層の金属配線はデジタ
   ル画像データの供給又は基準電圧の供給に用いることを
   特徴とする請求項１記載の表示装置。