JPH11502955A - リアルタイムアプリケーション用のマルチシーケンシャルコンピュータ - Google Patents

Abstract

(57)【要約】 複数の処理ノードを含む論理プログラミング言語Ｐｒｏｌｏｇを使用する並列処理コンピュータであって、各ノードが、それそれ三つの中央演算処理装置（ＣＰＵ）、Ｐｒｏｌｏｇ実行用のメモリアーキテクチャおよびインタフェースハードウェアを含んでおり、それそれ通信バスおよびリアルタイム同報通信バスに接続されており、それにより入力からのリアルタイムデータをリアルタイム同報通信バスを介して各処理ノードに同報通信することができる並列処理コンピュータ。ＣＰＵの一つは、ノードの通信およびスケジューリングを制御するために使用され、他の二つのＣＰＵは、シーケンシャルＰｒｏｌｏｇプログラム（ＳＰＰ）として使用される。不要な使用済みメモリの収集が一つのＳＰＰ上で実行され、その間、他のＳＰＰがＰｒｏｌｏｇプログラムを引き続き動作させる。これによりリアルタイムシステムに必要な連続動作が可能になるように構成することができる。メモリアーキテクチャは、ハイブリッドであり、かつローカルスタティックＲＡＭおよびグローバルダイナミックＤＲＡＭを含んでいる。ダイナミックＤＲＡＭは、リアルタイム入力信号と比較するために既知の信号のＰｒｏｌｏｇデータベースを含んでいる。

Description

【発明の詳細な説明】 リアルタイムアプリケーション用の マルチシーケンシャルコンピュータ 本発明は、リアルタイムアプリケーション用のコンピュータに関し、特に、高 度の並列処理を必要としかつＰｒｏｌｏｇ言語を使用するアプリケーションを実 行するコンピュータに関する。ただし、これに限定されない。 レーダＥＳＭセンサの主要な利点の一つは、レーダ帯域内で放射しているプラ ットフォームをそれらのレーダ装置を識別することによって正確に識別するその 潜在的な能力である。ＥＳＭシステムの設計者にとって、識別なる用語は、通常 、ＥＳＭシステムのソフトウェア要素（ＥＳＭプロセッサ）内での処理の最終段 階を意味する。したがって、ＥＳＭシステムは、主として、主にＥＳＭライブラ リおよび識別ソフトウェアまたはアルゴリズムから構成されるソフトウェアエン ティティと考えられる。ライブラリには、識別アルゴリズムによって識別すべき オブジェクトの特性が記述されている。ライブラリは、レーダ記述、レーダプラ ットフォーム記述、またはより複雑なオブジェクトから構成される。識別アルゴ リズムは、例えば、異なる アルゴリズムが放射体識別のために使用される一組のアルゴリズムと定義するこ とができる。本発明を、放射体識別に関して説明する。放射体識別は、一般に、 放射体タイプの識別と解釈される。この解釈はまた、放射体モードおよび特定の レーダ放射体の識別を含むように拡大することができる。ＥＳＭシステム内の現 在の放射体識別アルゴリズムでは、比較的簡単なマッチング技術を使用して、Ｅ ＳＭトラックと大まかな放射体記述を含むＥＳＭライブラリとを比較する。現在 、識別問題の分析および識別アルゴリズムの設計のための知識ベースシステム（ ＫＢＳ）手法を使用して、よりよい識別アルゴリズムを作る研究が進められてい る。 ＫＢＳ手法の研究により、性能レベルが大幅に改善された放射体識別アルゴリ ズムを作り出すことには成功したが、高度の研究ソフトウェアの設計には成功し ておらず、実際のシステムの識別の問題を解決するのには十分でないことが認め られる。また、高度の識別アルゴリズムをリアルタイムで実行するためのビーク ルを提供する必要がある。 本願発明者は、レーダ放射体識別に適した知識ベースシステムをプログラムす るために論理プログラミング言語Ｐｒｏｌｏ ｇを使用した。このプログラムはＰＡＬＡＮＴＩＲと呼ばれる。ＰＡＬＡＮＴＩ Ｒプログラムは、放射体ライブラリを有し、ＥＳＭトラックとその放射体ライブ ラリとの複雑なマッチングを行う。このマッチングプロセスでは、すべての放射 体パラメータ即応情報、およびＥＳＭトラックデータ中の不確実さ、マッチング プロセス自体および放射体ライブラリデータ中の不確実さに関する理由を考慮す る。 オペレーショナルレーダ識別システムから二つのレベルの応答が必要とされる 。 ａ）脅威警告およびその後の電子対抗手段システムへのデータ供給のために必要 な、迅速な応答。この応答レベルは、簡単な識別システムの場合でも、特に複数 のＥＳＭトラックを処理する場合、非常に要求が厳しい。 ｂ）はるかに要求がゆるい遅い監視応答。 脅威警告に対する迅速な応答および複雑なＫＢＳプログラムＰＡＬＡＮＴＩＲ のために、従来の汎用コンピュータ上でＰｒｏｌｏｇを使用しても両方の応答レ ベルに対して効果がない。 本願発明者は、リアルタイム環境内で非常に高いＰｒｏｌｏｇ実行能力を発揮 することができる使用可能なコンピュータア ーキテクチャはないことを見出した。 本発明の目的は、確実な高性能リアルタイムＰｒｏｌｏｇ実行に適したデータ 並列処理を利用することができるコンピュータを提供することである。 本発明は、複数の処理ノードを含む論理プログラミング言語Ｐｒｏｌｏｇを直 接実行するように構成された並列処理コンピュータを含んでいる。各処理ノード は、二つの中央演算処理装置（ＣＰＵ）、Ｐｒｏｌｏｇ実行用のメモリアーキテ クチャおよびインタフェースハードウェアを含んでいる。各処理ノードは、通信 バスおよびリアルタイム同報通信バスに接続され、それにより入力からのリアル タイムデータをリアルタイム同報通信バスを介して各処理ノードに同報通信する ことができる。 ＣＰＵの一つは、ノードの通信およびスケジューリングの管理に充てられ、他 の二つのＣＰＵは、シーケンシャルＰｒｏｌｏｇプログラムの迅速な実行に充て られるシーケンシャルＰｒｏｌｏｇプロセッサ（ＳＰＰ）として接続される。Ｐ ｒｏｌｏｇプログラムは、同じノード上および異なるノード上のＳＰＰ間で分割 されることが有利である。これにより、並列実行の制御とともにＳＰＰ間の並列 実行および通信が可能になる。ノー ドは、他のＳＰＰがＰｒｏｌｏｇプログラムを引き続き動作させている間、不要 な使用済みメモリの収集が一つのＳＰＰ上で実行され、それによりリアルタイム システムに必要な連続動作が可能になるように構成することが好ましい。 メモリアーキテクチャは、ハイブリッドであり、かつローカルスタティックラ ンダムアクセスメモリ（ＳＲＡＭ）およびグローバルダイナミックランダムアク セスメモリ（ＤＲＡＭ）を含んでいることが好ましい。 メモリは、一つのＳＰＰのローカルＳＲＡＭ内でサービスされるメモリアクセ スがグローバルＤＲＡＭへのアクセスを停止させるように構成される。これによ り他のＳＰＰがＤＲＡＭに自由にアクセスすることができ、したがって内部バス 競合が回避される。 ＰｒｏｌｏｇデータベースはコンピュータのＤＲＡＭ内に保持されることが好 ましく、データベース内の数値情報を探索するために直接サポートをハードウェ ア内に備えることが有利である。これにより、ソフトウェアベースの探索に勝る 性能の大幅な改善がもたらされ、特にＥＳＭ識別システムにとって有利である。 好ましい構成では、処理ノードのＤＲＡＭは二つのインタリーブバンク内に構 成され、インタリーブおよびページ制御を実行するインタリーブＤＲＡＭコント ローラが備えられる。この構成は、バーストモードでのみＤＲＡＭにアクセスす ることができ、かつインタリーブおよびページアクセス能力がバースト転送速度 を最大にするような構成である。 受信した信号を既知の信号のライブラリコレクションと比較することによって 識別するのに特に適した構成では、各ノードは、それぞれ一意の識別番号を有す るライブラリ信号の圧縮したものをスキャンメモリ内に記憶するように構成され る。コンピュータ内に記憶されたマッチングアルゴリズムに必要なキースキャン パラメータは、受信した信号から得られ、またスキャンメモリ内に記憶される。 キースキャンパラメータは、コンパレータによってライブラリ信号と比較される 。マッチングでは、関連するライブラリ信号識別番号がスキャンマッチングＦＩ ＦＯ内に記憶される。 ＤＲＡＭには、同じデバイス内にＤＲＡＭおよびページキャッシングを組み込 んだＲａｍｔｒｏｎ技術を使用することが好ましい。通信バスの一つのタイプは ＶＭＥバスである。 各処理ノードは、リアルタイム同報通信バスに接続するためにリアルタイムイ ンタフェースに接続された受信先入れ先出し（ＦＩＦＯ）回路を含んでいること が有利である。各ノードは、二つのシーケンシャルＰｒｏｌｏｇプロセッサ（Ｓ ＰＰ）を制御するスケジュールプロセッサ（ＳＰ）を含んでいることが好ましい 。各ＳＰＰは、調停が成功した後でバスが可能な最も早い時刻において解放され るようにデータバスおよびアドレスバスを独立に調停するように構成されたシス テムバスアービトレータの制御下でコンピュータの他の部分から選択的に分離す ることができるプロセッサおよびメモリユニットを含んでいる。 次に、本発明について、添付の図面を参照しながらその例として説明する。 第１図は、本発明によるコンピュータのブロック概略図である。 第２図は、第１図のコンピュータの一つのノードのより詳細なブロック図であ る。 第１図に示されるコンピュータは、Ｐｒｏｌｏｇ処理ノード１および二つのバ ス１１および１２を介して通信するいくつかのノード１０（図示のように番号１ から９）を含んでいる。コ ンピュータは特に、マルチシーケンシャルシステムに適した高度のデータ並列処 理を示すアプリケーション用に構成されている。主通信バス１１は、６４ビット まで拡張された業界標準のＶＭＥバスである。第二のバス１２は、リアルタイム データハイウェイであり、各ノードへのＤＭＡ能力を有する高速３２ビットリア ルタイムバスである。リアルタイムバス１２は、各プログラムストアＩへの同時 送信を可能にし、かつ入力装置１３からＰｒｏｌｏｇプロセッサ１０へのリアル タイムデータの高速送信用に構成された同報通信機能を有する。この特徴は、各 Ｐｒｏｌｏｇ処理ノード１０に常駐するリアルタイムオペレーティングシステム と結合して、リアルタイム環境を維持する。 Ｐｒｏｌｏｇとともに使用する中央演算処理装置（ＣＰＵ）の選択は、高度の プログラム間接参照が可能なＰｒｏｌｏｇの特徴によって決定した。この間接参 照は、一連の条件付きテストおよびブランチとして現れる。ブランチが生じる原 因を次に示す。 （１）読取り／書込みモード （２）統合化タグテスト （３）スイッチオンのレジスタ内容 （４）節索引付け （５）統合化失敗および後戻り 高度のコンパイラを使用する一つの利点は、プログラム分析によって、間接参 照の一部がプログラムからコンパイルされることである。しかしながら、プログ ラム間接参照の大部分はそのままであり、したかってプロセッサがプログラム間 接参照用の特定のサポートを組み込んでいなければ、効果がない。必要とされる サポートは、プロセッサパイプラインの構成にある。間接参照用のサポートを有 しない長いパイプラインは、各間接参照において完全なフラッシュを必要とする 。Ｐｒｏｌｏｇのサポートに必要とされる主要なアーキテクチャ特徴を次に示す 。 （１）命令パイプラインは短くなければならない。 （２）パイプラインはブランチ予測論理回路を組み込んでいなければならない。 これは、スタティックおよびダイナミックブランチ予測、遅延ブランチ、早期ブ ランチ解決またはブランチターゲットキャッシングを含む。 （３）プロセッサは内部並列処理を含んでいなければならない。これは、スーパ ーパイプラインアーキテクチャと異なるスーパースカラーの形をとる。 さらに、メモリおよびバスインタフェースアーキテクチャに対して次の基準を 適用した。 （１）プロセッサメモリの帯域幅はできるだけ広くなければならない。これは、 データバスクロック速度ならびにバス幅の組合せである。プロセッサは、理想的 には高いバスクロック速度を６４ビットバスサイズおよび高度のバスインタフェ ースコントローラと組み合わせなければならない。バスインタフェースコントロ ーラは、データが必要とされる前に外部メモリアクセスが開始されるようにＡＬ Ｕとは独立に動作しなければならない。 （２）メモリ階層は、できるだけメモリアクセスがプロセッサの内部に残るよう に定義しなければならない。これには、内部キャッシング、理想的には大きい内 部レジスタセットが必要である。 （３）高度の関連性を有する内部セット関連キャッシュ。書込み対読取りの比率 が高いために、キャッシュはコピーバックモードで使用しなければならない。 （４）Ｈａｒｖａｒｄアクセスを使用しなければならない。これは、命令とデー タアクセスを分離し、それにより内部帯域幅 を潜在的に二倍にする。理想的な構成は、Ｈａｒｖａｒｄアーキテクチャに外部 からアクセスできることである。しかしながら、これは、いくつかのデジタル信 号プロセッサ（ＤＳＰ）装置上でしか使用できない。標準の構成は、内部キャッ シュを追加することの必要な内部Ｈａｒｖａｒｄアーキテクチャ用のものである 。 （５）Ｐｒｏｌｏｇメモリアクセスにタグを付ける。コンピュータメモリアーキ テクチャは、３２ビットメモリセル内にタグを組み込むことができる。これらの タグの挿入、抽出、修正およびテストには、プロセッサ命令セット内の効果的な ビットフィールド命令が必要である。 プロセッサ機能に必要な他の特徴を次に示す。 （１）速い演算能力。高速のＰｒｏｌｏｇ実行は、浮動小数点（ＦＰＰ）能力と は反対のＡＬＵの要件を要求する。主な要件は、高速アドレス、タグおよび整数 の比較である。 （２）強力なメモリ管理ユニット。これは、次の必要なサポートを提供する。 （ｉ）スタック衝突の検出 （ｉｉ）グローバルおよびローカルアクセス可能なスタッ ク領域の識別 （ｉｉｉ）タグ付きアドレスとタグなしアドレスとの間の変換の実行 （３）プロセッサはスーパースカラー命令実行をサポートしなければならない。 上記のすべての基準に基づいて、Ｍｏｔｏｒｏｌａ ＰｏｗｅｒＰＣ６０４プ ロセッサを選択した。 コンピュータアーキテクチャは、標準のＮａｉｖｅ Ｒｅｖｅｒｓｅベンチマ ークの１０ＭＬＩＰに近い能力を有するシーケンシャルＰｒｏｌｏｇプロセッサ に基づいている。さらに第２図に示すように、基本的なＰｒｏｌｏｇ処理ノード は、スケジュールプロセッサ（ＳＰ）２３と一体になった二つのシーケンシャル Ｐｒｏｌｏｇプロセッサ（ＳＰＰ）２１および２２を含んでいる。ＳＰ２３は、 各ＳＰＰ２１、２２の動作を制御し、システムインタフェース２４を介してデー タベース並列処理を管理し、また内部プロセッサ通信ユニット２５を介してコン ピュータのリアルタイム制御を管理する。システムインタフェース２４は、並列 ＶＭＥ６４接続２６、直列イーサネット接続２７、三つの直列ＲＳ２３２ポート ２８、および並列リアルタ イムインタフェース２９を含んでいる。リアルタイムインタフェース２９は、先 入れ先出し（ＦＩＦＯ）回路３０によってＳＰＰ２１および２２に接続される。 ＳＰ２３はＤＭＡコントローラ３１を含んでおり、システム制御装置３２はシス テム割込み制御装置３３ならびにリセット／中止回路３４を含んでいる。 第１図に示されるコンピュータは、リアルタイムマルチシーケンシャル環境内 のいくつかのノードを統合する。このアーキテクチャは、スケーラビリティが高 く、またＰＡＬＡＮＴＩＲなどプログラムのリアルタイム動作の厳しい要件を満 足するように構成されている。ＳＰＰ２１、２２は、南カリフォルニア大学で開 発されたＡｑｕａｒｉｕｓコンパイラの修正したものを実行する。このコンパイ ラは、ＰｏｗｅｒＰＣプロセッサ上で動作するように拡張されている。さらに、 識別アルゴリズム内のＰｒｏｌｏｇの動作を強化するスペシャリストメモリ領域 を組み込んでいる。これらは、ＥＰＲＯＭ３５およびＥＰＲＯＭコントローラ／ マルチプレクサ３６によって示される。 各シーケンシャルＰｒｏｌｏｇプロセッサ（ＳＰＰ）２１、２２は、１００Ｍ Ｈｚにおいて動作する単一のＭｏｔｏｒｏｌ ａ６０４ＰｏｗｅｒＰＣプロセッサ２４を含んでいる。各ＳＰＰは、それ自体の ローカルメモリ３７（１Ｍバイト高速ＳＲＡＭ）を有し、ローカル遠隔制御装置 ３８によって要求された場合にシステムの他の部分から分離することができる。 このため、システムバスアービトレータ３９によってデータおよびアドレスバス を独立に調停することによって外部システムバスの帯域幅を最大にすることがで きる。調停方式は、調停が成功した後で可能な最も早い時刻においてバスが解放 されるように設計される。 Ｐｒｏｌｏｇ処理用の主メモリはＤＲＡＭである。ＤＲＡＭは、各サイズ４Ｍ バイトで合計８Ｍバイトになる二つのインタリーブバンタ４０、４１として構成 される。ＤＲＡＭバンク４０、４１は、インタリーブＤＲＡＭコントローラ４２ によって制御される。このメモリは、バーストモードでのみアクセスすることが でき、またインタリーブおよびページアクセス能力を使用してバースト転送速度 を最大にする。ＤＲＡＭは、同じデバイス内にＤＲＡＭならびにページキャッシ ュを組み込んだ最新のＲａｍｔｒｏｎ技術を使用している。６６ＭＨｚバスクロ ックでは、キャッシュヒットに対して３−１−１−１および キャッシュミスに対して４−１−１−１のメモリアクセスが達成された。これは 、極めて高速であり、二次キャッシュのバースト転送能力に近い。 ＰＡＬＡＮＴＩＲプログラムに必要なマッチングアルゴリズムの大部分をハー ドウェア内で直接実行する拡張スキャニングハードウェアを組み込んでいる。ス キャンハードウェアは、放射体ライブラリを圧縮したものを基本マッチングスキ ャナ４４のスキャンメモリ４３内に１２８ビット以内で記憶することによって動 作する。スキャニングは、マッチングアルゴリズムに必要なスキャンパラメータ をスキャンハードウェア内に記憶することによって行われる。スキャニングが開 始されると、これらのキーパラメータは、スキャンコントローラ４６の制御下で スキャンコンパレータ４５によってスキャンメモリ４３内に記憶された放射体モ ードと比較される。マッチングにより、関連する放射体モード番号がスキャンマ ッチング先入れ先出し（ＦＩＦＯ）回路４７内に記憶される。放射体モードは、 読み取り可能となり、次にＰＡＬＡＮＴＩＲプログラムの他の部分に渡される。 各コンピュータノード１０は、一つのＳＰ２３および二つの ＳＰＰ２１、２２を含んでいる。ＳＰ２３の役割を次に示す。 （１）二つのＳＰＰの動作を制御し、命令すること。 （２）ＳＰＰにおけるデータ並列処理の使用を制御し、監視すること。 （３）信号ベースのリアルタイムオペレーティングシステムおよびタスクの優先 使用／優先順位付け用のメッセージの待ち行列化を含むリアルタイムオペレーテ ィングシステムを管理すること。 （４）イーサネット及びバックプレーン通信を介してデータの入出力を管理する こと。 したがって、ＳＰ２３の構成は上記の機能を考慮しなければならない。ＳＰ２ ３の主要なタスクは、ＳＰＰの通信および制御の管理である。ＳＰＰ間のすべて の通信は、ＳＰ２３によって制御され、指示され、フィルタリングされる。した がって、メッセージを他のＳＰＰからＳＰＰに送る場合、メッセージは、受信側 のＳＰＰに関連するＳＰによってフィルタリングされる。これにより、メッセー ジによる受信側のＳＰＰの過負荷に関連する問題が回避される。ＳＰＰが受信し たメッセージは、現在実行されているタスクよりも優先順位の高いタスクを表し 、し たがって現在の処理を停止させる必要がある。 スケジュールプロセッサ２３は、広範な通信機能を有する６８０２０コア４８ を含むＭｏｔｏｒｏｌａ６８３６０コントローラに基づいている。通信機能は次 のものを含む。 （ａ）三つのＲＳ２３２ポート（２８） （ｂ）一つのイーサネットポート（２７） （ｃ）通信サブシステムに必要なＤＭＡ（３１）および割込み制御機能（３３ ）。 スケジュールプロセッサ２３はまた、参照番号４９によって示される５１２Ｋ バイトのＥＰＲＯＭおよび５１２Ｋバイトのゼロ待ち状態３２ビットＳＲＡＭを 有する。 プロセッサ内通信は、コンピュータノード１０上の三つのすべてのプロセッサ 間で非同期通信を可能にする内部プロセッサ通信ユニット２５内で双方向ＦＩＦ Ｏ５０によって実行される。ＦＩＦＯ５０の容量は、どちらの方向でも４キロバ イトであり、３２ビットインタフェースとして構成される。内部プロセッサ通信 インタフェースはまた、１２本のＰＩＯ線を有する。これらは、スケジュールプ ロセッサ２３の制御下にあり、各ＳＰＰ上で（システム制御装置３２内に示され ている）最高レベルの 制御、すなわちＲＥＳＥＴ、ＡＢＯＲＴ、ＨＡＬＴおよびＩＮＴＥＲＲＵＰＴを 実行する。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 パドナー，アンソニー イギリス国、バークシヤー・アール・ジ ー・12・１・アール・ピー、ブラツクネ ル、ミルバンク・ウエイ、ミルバンク・コ ート・５、イモース・ハウス (72)発明者 マイクル，アラン イギリス国、バークシヤー・アール・ジ ー・12・１・アール・ピー、ブラツクネ ル、ミルバンク・ウエイ、ミルバンク・コ ート・５、イーモス・ハウス 【要約の続き】 タイム入力信号と比較するために既知の信号のＰｒｏｌ ｏｇデータベースを含んでいる。

Claims (1)

1. 【特許請求の範囲】 １．複数の処理ノードを含む論理プログラミング言語Ｐｒｏｌｏｇを直接実行す るように構成された並列処理コンピュータであって、各処理ノードが、それぞれ 三つの中央演算処理装置（ＣＰＵ）、Ｐｒｏｌｏｇ実行用のメモリアーキテクチ ャおよびインタフェースハードウェアを含んでおり、それぞれ通信バスおよびリ アルタイム同報通信バスに接続されており、それにより入力からのリアルタイム データをリアルタイム同報通信バスを介して各処理ノードに同報通信することが 可能である並列処理コンピュータ。 ２．ＣＰＵの一つがノードの通信およびスケジューリングの管理に充てられ、他 の二つのＣＰＵがシーケンシャルＰｒｏｌｏｇプロセッサの高速実行に充てられ たシーケンシャルＰｒｏｌｏｇプロセッサ（ＳＰＰ）として接続されている、請 求の範囲第１項に記載の並列処理コンピュータ。 ３．Ｐｒｏｌｏｇプログラムが同じノード上および異なるノード上のＳＰＰ間で 分割されている請求の範囲第２項に記載の並列処理コンピュータ。 ４．不要な使用済みメモリの収集が一つのＳＰＰ上で実行され、その間に、他の ＳＰＰがＰｒｏｌｏｇプログラムを引き続き動作させ、それによりリアルタイム システムに必要な連続動作が可能になるようにノードが構成されている請求の範 囲第１項から第３項のいずれか一項に記載の並列処理コンピュータ。 ５．メモリアーキテクチャがハイブリッドであり、かつローカルスタティックラ ンダムアクセスメモリ（ＳＲＡＭ）およびグローバルダイナミックランダムアク セスメモリ（ＤＲＡＭ）を含む請求の範囲第１項から第４項のいずれか一項に記 載の並列処理コンピュータ。 ６．一つのＳＰＰのローカルＳＲＡＭ内でサービスされるメモリアクセスがグロ ーバルＤＲＡＭへのアクセスを停止させるように、メモリが構成される請求の範 囲第５項に記載の並列処理コンピュータ。 ７．ＰｒｏｌｏｇデータベースがコンピュータのＤＲＡＭ内に保持され、データ ベース内の数値情報を探索するために直接サポートがハードウェアとして備えら れている請求の範囲第６項に記載の並列処理コンピュータ。 ８．処理ノードのＤＲＡＭが二つのインタリーブバンク内に構 成され、インタリーブおよびページ制御を実行するインタリーブＤＲＡＭコント ローラが備えられ、該構成か、バーストモードでのみＤＲＡＭにアクセスするこ とができ、かつインタリーブおよびページアクセス能力がバースト転送速度を最 大にするような構成である請求の範囲第７項に記載の並列処理コンピュータ。 ９．コンピュータが既知の信号のライブラリコレクションを記憶するように構成 され、各ノードが、それぞれ一意の識別番号を有するライブラリ信号の圧縮した ものをスキャンメモリ内に記憶するように構成され、コンピュータ内に記憶され たマッチングアルゴリズムに必要なキースキャンパラメータが、受信した信号か ら得られ、またスキャンメモリ内に記憶され、該構成が、キースキャンパラメー タがコンパレータによってライブラリ信号と比較され、マッチングにより、関連 するライブラリ信号識別番号がスキャンマッチング先入れ先出し（ＦＩＦＯ）回 路内に記憶されるような構成である請求の範囲第１項から第８項のいずれか一項 に記載の並列処理コンピュータ。 １０．ＤＲＡＭに、同じデバイス内にＤＲＡＭおよびページキャッシュを組み込 んだＲａｍｔｒｏｎ技術を使用している請求 の範囲第５項から第９項のいずれか一項に記載の並列処理コンピュータ。 １１．各処理ノードが、リアルタイム同報通信バスに接続するためにリアルタイ ムインタフェースに接続された受信先入れ先出し（ＦＩＦＯ）回路を含む請求の 範囲第１項から第１０項のいずれか一項に記載の並列処理コンピュータ。 １２．各ノードが、二つのシーケンシャルＰｒｏｌｏｇプロセッサ（ＳＰＰ）を 制御するスケジュールプロセッサ（ＳＰ）を含み、各ＳＰＰが、調停が成功した 後にバスが可能な最も早い時刻において解放されるようにデータバスおよびアド レスバスを独立に調停するように構成されたシステムバスアービトレータの制御 下で、コンピュータの他の部分から選択的に分離することができるプロセッサお よびメモリユニットを含む請求の範囲第１１項に記載の並列処理コンピュータ。