JPH11353352A

JPH11353352A - Ｌｓｉテストデータ検証方法

Info

Publication number: JPH11353352A
Application number: JP10163477A
Authority: JP
Inventors: Rieko Suzuki; 理恵子鈴木; Hirotaka Yada; 裕貴矢田; Sunao Tanaka; 直田中
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1998-06-11
Filing date: 1998-06-11
Publication date: 1999-12-24

Abstract

(57)【要約】【課題】配線上の反射波によって生じる信号波形の歪
みが出力信号に遅延を与える場合に、この遅延を考慮し
たＬＳＩテストデータ検証方法を提供する。【解決手段】外部端子に接続している出力バッファの
駆動能力に基づいて出力バッファの遅延時間を求め、遅
延時間による補正をしてデバイス遅延計算を行って、Ｌ
ＳＩテストデータを検証する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＬＳＩ（半導体集積
回路）の論理シミュレーションを用いて、あるテストパ
ターンによる論理回路の出力信号と期待値との一致をチ
ェックするＬＳＩテストパターン検証方法に関するもの
であり、更に詳しくは、反射波の影響による遅延を考慮
したテストパターン検証方法に関するものである。

【０００２】

【従来の技術】従来、ＬＳＩテスタ用のテストデータ
は、ＬＳＩの論理シミュレーションを用いて検証され
る。ＬＳＩの論理シミュレーションは、ＬＳＩの論理回
路データと、入力信号データ及びストローブ信号データ
（ＳＴＢ）を入力する。ここで、ストローブ信号データ
（ＳＴＢ）とは、信号のレベル検出時間のデータであ
り、図２に示すように一定周期又は任意のストローブポ
イント（ＳＴＢ１、ＳＴＢ２，ＳＴＢ３…等）が設定さ
れたものである。論理シミュレーションは、各ストロー
ブポイントＳＴＢにおいて、出力信号データＳＯが期待
値データに一致するか否かを比較する。比較の結果、問
題がなければ、その入力信号データとストローブ信号デ
ータ（ＳＴＢ）から、ＬＳＩテスタ用のテストデータを
作成して、回路検証装置（ＬＳＩテスター）によるＬＳ
Ｉのテストを行っていた。

【０００３】

【発明が解決しようとする課題】図３に示すように、低
抵抗の配線上では反射波が生じ、測定点３１において信
号波形図が歪むことがあるが、従来ではこの影響が問題
となることはほとんどなかった。しかし、半導体集積回
路の微細化・高速化によって反射波の影響が大きくな
り、ＬＳＩテストデータの検証においても問題となる場
合が出てきた。

【０００４】図４は、ＬＳＩテストデータの検証上問題
となる信号波形図の歪みを説明するためのものである。
図４（ａ）は歪みの無い信号波形を示すものであり、ス
トローブポイントＳＴＢ上では出力信号がＶｔｈに達し
ている。図４（ｂ）は反射波によって歪み４１が生じた
場合であるが、出力信号がＶｔｈに達した後に歪み４１
が生じている。このように従来では、信号波形の歪みが
図４（ｂ）程度だったため、出力信号の遅延には影響が
無く問題は生じていなかった。

【０００５】しかし、半導体集積回路の微細化・高速化
によって、出力信号がＶｔｈに達する前に反射波により
歪む場合が出てきた。図４（ｄ）の場合は、波形の歪み
４１が出力信号のＶｔｈに達する前で起きているので、
出力信号が遅延４２したものと認識される。また、図４
（ｃ）のように、たとえ出力信号がＶｔｈに達した後で
あっても、Ｖｔｈ前後で出力信号が不安定であれば、動
作が保証できる出力信号としては遅延４２することにな
る。従って、図４（ｃ）、（ｄ）のような場合では、実
際のチップは実用できる程度に十分、正常動作するにも
かかわらず、テストではストローブポイントで一律に判
定するため、誤動作として判定してしまうという問題が
生じる。

【０００６】この問題を回避するための一手段として、
例えば、図５に示すように、周辺回路に終端抵抗５１を
設ける方法がある。しかし、終端抵抗を設けると信号の
振幅が小さくなり、誤動作する可能性がある。したがっ
て、反射波の影響を防ぐべき箇所だけに適当な抵抗値を
設定しなければならないが、そのような個別の対処で
は、多ピン化が進んだ現在、試験工数が大きくなるため
実用的ではない。

【０００７】本発明は上記問題を解決するためになされ
たものであって、反射波の影響による信号遅延を考慮し
たテストデータの検証方法を提供することを目的とす
る。

【０００８】

【課題を解決するための手段】上記問題は、外部端子に
接続している出力バッファの駆動能力に基づいて出力バ
ッファの遅延時間を求め、遅延時間による補正をしてデ
バイス遅延計算を行うことを特徴とするＬＳＩテストデ
ータ検証方法によって解決される。この方法により、出
力バッファの駆動能力に応じて、反射波の影響による遅
延値を求め、この値によって補正したデバイス遅延計算
が可能となり、正常に動作するＬＳＩを反射波の影響に
よって誤動作するものと誤って判定する問題を防ぐこと
ができる。

【０００９】また、上記問題は、上記テストデータ検証
方法における遅延時間による補正を、出力バッファの遅
延時間を容量値に換算し、容量値を外部端子の負荷容量
に加算することからなるＬＳＩテストデータ検証方法に
よって解決される。この方法により、デバイス遅延計算
処理に格別の変更をせず、簡単な前処理を施すことのみ
で、反射波の影響による遅延時間をデバイス遅延計算処
理に入れてテストデータを検証することができる。

【００１０】また、上記問題は、上記テストデータ検証
方法における遅延時間の補正を、外部パラメータにより
補正の有無を選択可能とするＬＳＩテストデータ検証方
法によって解決される。この方法により、補正処理の有
無を簡単に切り換え、反射波の影響を受ける低駆動能力
の出力バッファと、反射波の影響を受けない高駆動能力
の出力バッファとを同一条件で検証することができ、検
証工数の削減に役立つ。

【００１１】また、上記問題は、外部端子と出力バッフ
ァとの接続関係を表す第１の情報ファイルを入力する工
程と、出力バッファの駆動能力に対応する遅延時間を表
す第２の情報ファイルを入力する工程と、全ての外部端
子について以下の処理を繰り返す工程と、一の外部端子
に接続する一の出力バッファを第１の情報ファイルから
検索する工程と、一の出力バッファの駆動能力に対応す
る遅延時間を第２の情報ファイルから検索する工程と、
遅延時間を容量値に換算する工程と、容量値を外部端子
の負荷容量値に加える工程とを有することを特徴とする
ＬＳＩテストデータ検証方法によって解決される。

【００１２】この方法により、出力バッファの駆動能力
に応じて、反射波の影響による遅延値を求め、この値に
より補正したデバイス遅延計算が可能となり、正常に動
作するＬＳＩを誤動作するものと判定する問題を防ぐこ
とができる。本発明の原理を、図１を使って説明する。
図１（ａ）は出力バッファの駆動能力と反射波の影響と
の関係を示したグラフである。同図において、１０は駆
動能力の高い出力バッファの出力信号の波形、１１は駆
動能力が中程度の出力バッファの出力信号の波形、１２
は駆動能力が低い出力バッファの出力信号の波形を示
す。

【００１３】図１（ａ）に示すように、反射波とは、出
力信号が変化を開始した時に発生し、ある時間（Ｔｚ）
で帰ってきて、出力信号波形に影響を及ぼし、歪み１
３、１４、１５を生じさせるものである。この歪みの位
置は回路の駆動能力によって変わることが図１から分か
る。つまり、出力バッファの駆動能力が高いほど信号波
形は鋭いので、波形１０に示されるように、出力信号が
Ｖｔｈを超えた後に反射波が帰ってくるので遅延は生じ
ない。出力バッファの駆動能力が中位の場合には、信号
波形はやや鈍るので、波形１１に示されるように、波形
の歪み１４はやや遅く生じる。また、出力バッファの駆
動能力が低いと信号波形はさらに鈍くなるので、波形１
２に示されるように、出力信号がＶｔｈを超える前に、
反射波が帰ってきて遅延が生じる。すなわち、出力バッ
ファの駆動能力が低いほど、反射波の影響による出力信
号の遅延は大きくなるという関係があることが分かる。

【００１４】そこで、図１（ｂ）に示すように、このよ
うな反射波の影響で遅延が生じるような低駆動能力の出
力バッファ１６の場合には、その駆動能力に応じた遅延
時間１７をデバイス遅延計算に加えて回路検証を行えば
よい。そうすれば、反射波の影響で誤動作していると判
定された部分も正常に動作していると判定できるように
なる。

【００１５】本発明では、出力バッファの駆動能力に応
じて反射波の影響による遅延時間を求め、これを各出力
バッファの遅延値として補正することで、反射波による
遅延が生じても誤動作と判定しない、適切なＬＳＩテス
トデータの検証方法を提供することを目的とする。

【００１６】

【発明の実施の形態】以下に本発明の実施の形態を説明
する。図６は本実施の形態の全体を表す概略図である。
図において、６０はネット情報ファイル、６１は論理ラ
イブラリファイル、６２は論理回路データの作成処理、
６３はネット情報の階層展開処理、６４は論理モデル作
成処理、６５は遅延値設定処理、６６は論理回路データ
を示すものである。

【００１７】図に示すように、論理回路データ作成処理
６２において、まずネット情報ファイル６０を入力し、
階層展開処理６３を行う。次に、論理ライブラリファイ
ル６１を入力し、論理モデルを作成６４する。さらに、
遅延値設定処理６５を行い、作成した論理回路データ６
６を出力する流れとなる。本発明は、論理回路データ作
成処理６２における遅延値設定処理６５に関するもので
あり、さらに言えば、遅延値設定処理６５内で、実際の
遅延値計算を行う前処理として信号遅延の補正値を算出
するものである。

【００１８】次に、図７を用いて、図６で示す遅延値設
定処理６５内の前処理である補正値算出処理について説
明する。図７は、本発明の実施の形態であるデバイス遅
延時間の補正値算出処理を示すフローチャートである。
図において、７１は論理回路情報ファイル、７２はライ
ブラリ情報ファイル、７３は物理情報ファイル、７４は
外部要因データファイル、７５は低駆動能力の出力バッ
ファ固有の情報が格納されたライブラリファイルを示
す。

【００１９】図７に示すように、本補正値算出処理で
は、ステップ１から４で、各種情報ファイルの入力を行
う。まず、ステップ１では論理回路情報ファイル７１か
ら論理回路情報を入力する。論理回路情報とは、設計し
た論理回路データである。次に、ステップ２でライブラ
リ情報ファイル７２からライブラリ情報を入力する。ラ
イブラリ情報とは、論理回路設計において使用した論理
素子の情報で、例えば遅延計算用のパラメータの情報等
が格納されたライブラリである。ステップ３では、物理
情報ファイル７３から物理情報を入力する。物理情報と
は、配線の負荷に関する情報であり、デバイス遅延計算
時においてＬＳＩ内部の配線の遅延計算にはこの負荷情
報が使用される。ステップ４では、外部要因データファ
イル７４から外部要因データを入力する。外部要因デー
タとは、デバイス遅延計算を行う際に考慮される、回路
の周りで遅延に影響を与える要因の情報であり、例えば
チップとパッケージの端子の接続情報や、テスタ容量、
パッケージ容量等の外部負荷容量の情報である。デバイ
ス遅延計算時において外部端子に関する遅延計算には、
この外部要因データの外部負荷容量の情報が使用され
る。

【００２０】次に、ステップ５では、遅延時間の補正が
必要かを判定する。予め設定されたパラメータにより、
出力バッファの遅延値の補正を行う必要があれば以下の
処理を行い、必要がなければ処理を終了させる。例え
ば、終端抵抗を用いた方法によって反射波の影響を防ぐ
場合には、補正処理は不要である。次に、ステップ６で
は、低駆動能力の出力バッファ情報ファイル７５から低
駆動能力の出力バッファの識別名及び補正値データ等の
データを入力する。

【００２１】次に、ステップ７では、対象となる内部素
子を１つ選び、この内部素子が低駆動能力の出力バッフ
ァであるか否かを判定する。すなわち、対象となる内部
素子の識別名が、ステップ６で入力した低駆動能力出力
バッファの識別名の一つと一致するか否かを見て、識別
名が一致するものがあった場合には低駆動能力の出力バ
ッファであるとして以下の補正処理を行い、一致するも
のがなければ低駆動能力の出力バッファでないとして以
下の補正処理は行わない。ステップ８では、一致した識
別名の低駆動能力の出力バッファに対応する遅延時間デ
ータを読み出し、これから実際の補正値である容量値へ
の換算を行う。

【００２２】ステップ９では、算出した容量の補正値
を、ステップ４で入力された外部接続端子毎の負荷容量
のデータに加算する。ここで補正した外部接続端子の負
荷容量は、後続処理であるデバイス遅延計算処理に渡さ
れ使用される。ステップ１０では、全出力バッファの検
索が終了したかを判定し、終了していなければステップ
７に戻り検索処理を繰り返す。

【００２３】以上、ステップ１から１０までが補正値算
出処理である。この後でデバイス遅延計算が行われ、補
正された遅延値により論理回路情報７６が更新される。
以下に、図８、９を用い、低駆動能力の出力バッファの
補正値を求める方法について具体的に説明する。図８は
対象となる外部出力端子と出力バッファの組み合わせ例
を２つ示している。図において、８０は高駆動能力を有
する出力バッファ、８１は低駆動能力を有する出力バッ
ファ、８２、８３は各々外部出力端子を示す。また、８
４は低駆動能力出力バッファの識別名であるセル名及び
これに対応する遅延時間の補正値データ８６が格納され
た低駆動能力出力バッファ情報ファイルである。

【００２４】図８に示すように、外部出力端子８２に接
続された出力バッファ８０はセル名がＣＥＬＬＡであ
り、低駆動能力出力バッファ情報ファイル８４にはセル
名ＣＥＬＬＡのデータが存在しない。従って、出力バッ
ファ８０は補正が必要な低駆動能力の出力バッファでは
ないと判断される。また、外部出力端子８３に接続され
た出力バッファ８１はセル名がＣＥＬＬＢであり、低駆
動能力出力バッファ情報ファイル８４を検索すると、セ
ル名ＣＥＬＬＢが見つかるので、補正処理が必要な低駆
動能力出力バッファであることが分かる。またセル名Ｃ
ＥＬＬＢに対応する遅延時間は３０００（ｐｓ）である
ので、出力バッファ８１が生じる遅延時間３０００（ｐ
ｓ）を加算して補正しなければならない。このように、
出力バッファの駆動能力に応じて、低駆動能力出力バッ
ファ情報ファイル８４に出力バッファの識別名８５と遅
延時間８６を格納しておき、この値を補正値としてデバ
イス遅延計算で利用する。

【００２５】以下に、図９を用い、図８の出力バッファ
ＣＥＬＬＢの例を用いて、低駆動能力の出力バッファの
補正値をどのように求めるか、その手順について説明す
る。まず、ステップ１では、論理回路情報ファイル９０
から外部接続端子を検索し、外部端子名の一つであるＯ
ＰＩＮを対象として選択する。次にステップ２で、論理
回路情報ファイル９０から、対象となる外部端子名ＯＰ
ＩＮに接続する駆動内部素子の識別名ＣＥＬＬＢを求め
る。ステップ３では、この駆動内部素子が低駆動能力の
出力バッファであるか否かを、低駆動能力出力バッファ
情報ファイル９１に登録された識別名と識別名ＣＥＬＬ
Ｂとを比較して検索する。ここで、識別名ＣＥＬＬＢは
低駆動能力出力バッファ情報ファイルに登録された名の
一つと一致するので、低駆動能力出力バッファであると
認識され、かつ、識別名ＣＥＬＬＢの遅延時間の補正値
データ３０００ｐｓを求める。次に、ステップ４で、こ
の遅延時間の補正値３０００ｐｓを容量値に換算する。
容量値（ｃａｐ）への換算は、遅延時間（ｄｔ）／遅延
時間の容量依存係数（ｄｒｖ）の換算式により、３００
０（ｐｓ）／６０（ｓ／Ｆ）＝５０（ｐＦ）となる。

【００２６】一方、ステップ３の判定で対象内部素子が
低駆動能力出力バッファでないと認識される場合には、
ステップ４及び５の処理はされずにステップ６へ飛ぶ。
ステップ５では、求めた補正値である容量値５０（ｐ
Ｆ）を対象となる外部接続端子ＯＰＩＮの外部負荷容量
に足し込む。最後に、ステップ６では、全ての外部端子
について上記補正処理を行ったか否かを判定し、未処理
の外部端子があれば、ステップ３以降の処理を繰り返
す。

【００２７】以上の処理で、反射波による遅延時間に対
応する容量値によって、外部接続端子ＯＰＩＮの負荷容
量が補正される。

【００２８】

【発明の効果】以上の通り、本発明によれば、反射波の
影響による遅延時間を出力バッファの駆動能力により求
め、この遅延時間を加算してデバイス遅延計算を行うこ
とで、反射波による遅延を考慮したＬＳＩテストパター
ンの検証が可能となる。また、本発明によれば、反射波
の影響を受ける回路と影響を受けない回路との両方が、
同一条件で検証できることとなり、半導体回路の検証工
数を削減し、回路検証の性能向上に寄与することとな
る。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】従来技術の説明図である。

【図３】従来技術で起こる問題点を説明する図（１）で
ある。

【図４】従来技術で起こる問題点を説明する図（２）で
ある。

【図５】従来の問題点解決法を説明する図である。

【図６】本発明実施の形態の概略図である。

【図７】本発明の実施の形態の補正値算出処理を示すフ
ローチャートである。

【図８】本発明の実施の形態の補正値算出を示す図
（１）である。

【図９】本発明の実施の形態の補正値算出を示す図
（２）である。

【符号の説明】

１０…駆動能力の高い出力バッファの出力信号の波形１１…駆動能力の中程度の出力バッファの出力信号の波
形１２…駆動能力の低い出力バッファの出力信号の波形１３、１４、１５、４１…波形の歪み１６、８１…低駆動能力出力バッファ１７…遅延時間１８、８２、８３…外部接続端子３１、５４…測定点４２…出力信号の遅延５１…終端抵抗５２…チップ側の出力端子５３…テスター容量６０…ネット情報ファイル６１…論理ライブラリファイル６２…論理回路データ作成処理６３…階層展開処理６４…論理モデル作成処理６５…遅延値設定処理６６…論理回路データファイル７１…論理回路情報ファイル７２…ライブラリ情報ファイル７３…物理情報ファイル７４…外部要因データファイル７５、８４…低駆動能力の出力バッファ情報ファイル７６…論理回路情報ファイル８０…高駆動能力を有する出力バッファ８５…出力バッファの識別名８６…出力バッファの遅延時間ＳＯ…出力信号データＳＴＢ…ストローブ信号データ

───────────────────────────────────────────────────── フロントページの続き (72)発明者矢田裕貴神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者田中直神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】外部端子に接続している出力バッファの駆
動能力に基づいて出力バッファの遅延時間を求め、該遅
延時間による補正をしてデバイス遅延計算を行うことを
特徴とするＬＳＩテストデータ検証方法。
【請求項２】前記遅延時間による補正は、前記出力バッ
ファの遅延時間を容量値に換算し、該容量値を外部端子
の負荷容量に加算することからなることを特徴とする請
求項１記載のＬＳＩテストデータ検証方法。
【請求項３】前記遅延時間による補正は、外部パラメー
タにより補正の有無を選択可能とすることを特徴とする
請求項１記載のＬＳＩテストデータ検証方法。
【請求項４】外部端子と出力バッファとの接続関係を表
す第１の情報ファイルを入力する工程と、前記出力バッファの駆動能力に対応する遅延時間を表す
第２の情報ファイルを入力する工程と、全ての外部端子について以下の処理を繰り返す工程と、一の外部端子に接続する一の出力バッファを第１の情報
ファイルから検索する工程と、前記一の出力バッファの駆動能力に対応する遅延時間を
第２の情報ファイルから検索する工程と、前記遅延時間を容量値に換算する工程と、前記容量値を前記外部端子の負荷容量値に加える工程と
を有することを特徴とするＬＳＩテストデータ検証方
法。