JPH1132481A - スイッチングレギュレータ - Google Patents
スイッチングレギュレータInfo
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- JPH1132481A JPH1132481A JP9197733A JP19773397A JPH1132481A JP H1132481 A JPH1132481 A JP H1132481A JP 9197733 A JP9197733 A JP 9197733A JP 19773397 A JP19773397 A JP 19773397A JP H1132481 A JPH1132481 A JP H1132481A
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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- H02M3/00—Conversion of DC power input into DC power output
- H02M3/22—Conversion of DC power input into DC power output with intermediate conversion into AC
- H02M3/24—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters
- H02M3/28—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate AC
- H02M3/325—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate AC using devices of a triode or a transistor type requiring continuous application of a control signal
- H02M3/335—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate AC using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only
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- H02M3/33523—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate AC using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of the output voltage or current, e.g. flyback converters with galvanic isolation between input and output of both the power stage and the feedback loop
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Abstract
(57)【要約】
【課題】リップルが少なく、かつスイッチング損失が少
なく、雑音が低減された、高効率で小型化が可能なスイ
ッチングレギュレータを提供する。 【解決手段】パルス幅制御回路ＩＣ１の端子Ｔ６から出
力されたＰＷＭ制御信号は、遅延回路ＤＬａ，ＤＬｂに
それぞれ入力される。遅延回路ＤＬａに入力されたＰＷ
Ｍ制御信号は、その立上りのみを抵抗Ｒａ，キャパシタ
Ｃａによって遅延され、波形整形回路ＩＣ２を介してＦ
ＥＴＱ２のゲートに印加される。一方、遅延回路ＤＬｂ
に入力されたＰＷＭ制御信号は、その立下りのみを抵抗
Ｒｂ，キャパシタＣｂによって遅延され、波形整形回路
ＩＣ２を介しかつ反転され、回転さ制御信号としてＦＥ
ＴＱ１のゲートに印加される。このため、ＦＥＴＱ１，
Ｑ２は、所定周期内にオン、オフされ、ＦＥＴＱ１，Ｑ
２が共にオフする休止期間は遅延した一定期間のみとな
る。
なく、雑音が低減された、高効率で小型化が可能なスイ
ッチングレギュレータを提供する。 【解決手段】パルス幅制御回路ＩＣ１の端子Ｔ６から出
力されたＰＷＭ制御信号は、遅延回路ＤＬａ，ＤＬｂに
それぞれ入力される。遅延回路ＤＬａに入力されたＰＷ
Ｍ制御信号は、その立上りのみを抵抗Ｒａ，キャパシタ
Ｃａによって遅延され、波形整形回路ＩＣ２を介してＦ
ＥＴＱ２のゲートに印加される。一方、遅延回路ＤＬｂ
に入力されたＰＷＭ制御信号は、その立下りのみを抵抗
Ｒｂ，キャパシタＣｂによって遅延され、波形整形回路
ＩＣ２を介しかつ反転され、回転さ制御信号としてＦＥ
ＴＱ１のゲートに印加される。このため、ＦＥＴＱ１，
Ｑ２は、所定周期内にオン、オフされ、ＦＥＴＱ１，Ｑ
２が共にオフする休止期間は遅延した一定期間のみとな
る。
Description
【０００１】
【発明の属する技術分野】本発明は、スイッチングレギ
ュレータに関し、特に高効率で小型化を可能とするパル
ス幅変調制御によるスイッチングレギュレータに関す
る。
ュレータに関し、特に高効率で小型化を可能とするパル
ス幅変調制御によるスイッチングレギュレータに関す
る。
【０００２】
【従来の技術】従来からスイッチングレギュレータは、
小型軽量・高効率である点から、直流電源を使用するこ
との多い通信装置の電源や、乾電池・蓄電池等の直流電
源を使用する移動体や可搬型の装置のＤＣ−ＤＣコンバ
ータとして不可欠のものとなっている。
小型軽量・高効率である点から、直流電源を使用するこ
との多い通信装置の電源や、乾電池・蓄電池等の直流電
源を使用する移動体や可搬型の装置のＤＣ−ＤＣコンバ
ータとして不可欠のものとなっている。
【０００３】例えば、図５は、一般的なスイッチングレ
ギュレータの一例を示す。このスイッチングレギュレー
タは、パルス幅変調（ＰＷＭ）制御によるハーフブリッ
ジ方式を用いたものであり、固定周波数でパルス幅、す
なわち通電期間を変化させることにより、負荷電圧を安
定化しあるいは変更することができる。図５において、
パルス幅制御回路２１は、トランジスタやＦＥＴ等のス
イッチング素子ＳＷ１，ＳＷ２にＰＷＭ制御信号を入力
し、スイッチング素子ＳＷ１，ＳＷ２のオン、オフ制御
を行う。スイッチング素子ＳＷ２をオフのまま、スイッ
チング素子ＳＷ１をオンにすると、スイッチング素子Ｓ
Ｗ１のオンの間、入力電圧Ｖinからの電流は、トランス
Ｔの１次側のインダクタＬ２１及びキャパシタＣ２０に
流れ、２次側のインダクタＬ２２に誘導電圧を生起さ
せ、電圧変換されて整流平滑回路２０に流れる。次の周
期で、スイッチング素子ＳＷ１はオフであり、スイッチ
ング素子ＳＷ２がオンになると、キャパシタＣ２０の蓄
積電圧によってインダクタＬ２１に蓄積された電流エネ
ルギーがこのスイッチング素子ＳＷ２を介して流れる。
この際、インダクタＬ２１に蓄積された電流エネルギー
は、インダクタＬ２２に伝達され、整流平滑回路２０に
流れる。整流平滑回路２０によって平滑された電圧、電
流は、出力電圧Ｖout として出力される。出力電圧Ｖou
t は、図示しない検出回路によって検出され、この検出
結果がパルス幅変調回路２１にフィードバック入力され
る。そして、パルス幅制御回路２１は、このフィードバ
ック入力をもとに、スイッチング素子ＳＷ１，ＳＷ２の
通電時間、すなわちパルス幅を適切に制御して、出力電
圧Ｖout を安定化させる。ここで、コイルＴを用いてい
るので、入力電圧Ｖinと出力電圧Ｖout とは絶縁され
る。
ギュレータの一例を示す。このスイッチングレギュレー
タは、パルス幅変調（ＰＷＭ）制御によるハーフブリッ
ジ方式を用いたものであり、固定周波数でパルス幅、す
なわち通電期間を変化させることにより、負荷電圧を安
定化しあるいは変更することができる。図５において、
パルス幅制御回路２１は、トランジスタやＦＥＴ等のス
イッチング素子ＳＷ１，ＳＷ２にＰＷＭ制御信号を入力
し、スイッチング素子ＳＷ１，ＳＷ２のオン、オフ制御
を行う。スイッチング素子ＳＷ２をオフのまま、スイッ
チング素子ＳＷ１をオンにすると、スイッチング素子Ｓ
Ｗ１のオンの間、入力電圧Ｖinからの電流は、トランス
Ｔの１次側のインダクタＬ２１及びキャパシタＣ２０に
流れ、２次側のインダクタＬ２２に誘導電圧を生起さ
せ、電圧変換されて整流平滑回路２０に流れる。次の周
期で、スイッチング素子ＳＷ１はオフであり、スイッチ
ング素子ＳＷ２がオンになると、キャパシタＣ２０の蓄
積電圧によってインダクタＬ２１に蓄積された電流エネ
ルギーがこのスイッチング素子ＳＷ２を介して流れる。
この際、インダクタＬ２１に蓄積された電流エネルギー
は、インダクタＬ２２に伝達され、整流平滑回路２０に
流れる。整流平滑回路２０によって平滑された電圧、電
流は、出力電圧Ｖout として出力される。出力電圧Ｖou
t は、図示しない検出回路によって検出され、この検出
結果がパルス幅変調回路２１にフィードバック入力され
る。そして、パルス幅制御回路２１は、このフィードバ
ック入力をもとに、スイッチング素子ＳＷ１，ＳＷ２の
通電時間、すなわちパルス幅を適切に制御して、出力電
圧Ｖout を安定化させる。ここで、コイルＴを用いてい
るので、入力電圧Ｖinと出力電圧Ｖout とは絶縁され
る。
【０００４】
【発明が解決しようとする課題】しかしながら、図５に
示すＰＷＭ制御によるハーフブリッジの従来のスイッチ
ングレギュレータでは、２つのスイッチング素子を用
い、各スイッチング素子のオン、オフ時に電流の流れる
時間と電圧のかかる時間とが一部重なることから、スイ
ッチング損失が発生し、結果的に熱の発生とスイッチン
グ素子からの雑音発生が生じるという問題点があった。
示すＰＷＭ制御によるハーフブリッジの従来のスイッチ
ングレギュレータでは、２つのスイッチング素子を用
い、各スイッチング素子のオン、オフ時に電流の流れる
時間と電圧のかかる時間とが一部重なることから、スイ
ッチング損失が発生し、結果的に熱の発生とスイッチン
グ素子からの雑音発生が生じるという問題点があった。
【０００５】さらに、ＰＷＭ制御信号のオン期間が短
く、オフ期間が長い場合、例えばオン期間のデューティ
が１０％である場合、短いオン期間の電圧あるいは電流
を平滑することが困難となってリップルが増加し、この
リップルを減少させるために、必然的に整流回路のイン
ダクタとキャパシタとを大きくしなければならないとい
う問題点があった。
く、オフ期間が長い場合、例えばオン期間のデューティ
が１０％である場合、短いオン期間の電圧あるいは電流
を平滑することが困難となってリップルが増加し、この
リップルを減少させるために、必然的に整流回路のイン
ダクタとキャパシタとを大きくしなければならないとい
う問題点があった。
【０００６】そこで、本発明は、かかる問題点を除去
し、平滑回路のインダクタ及びキャパシタの大きさを大
きくせずとも、リップルを抑えることができ、かつスイ
ッチング損失が少なく、雑音が低減された、高効率で小
型化が可能なスイッチングレギュレータを提供すること
を目的とする。
し、平滑回路のインダクタ及びキャパシタの大きさを大
きくせずとも、リップルを抑えることができ、かつスイ
ッチング損失が少なく、雑音が低減された、高効率で小
型化が可能なスイッチングレギュレータを提供すること
を目的とする。
【０００７】
【課題を解決するための手段】第１の発明は、入力電圧
端子間に直列接続された第１のスイッチと第２のスイッ
チとを有し、直列接続された電圧変換用トランスの１次
側コイル及びキャパシタを該第２のスイッチに並列接続
し、該第１のスイッチ及び該第２のスイッチをパルス幅
変調制御信号にもとづき交互にオン、オフするスイッチ
ング制御を行い、該電圧変化用トランスの２次側コイル
を介して平滑された出力電圧を安定して供給する、パル
ス幅変調制御によるフライバック方式を用いたスイッチ
ングレギュレータにおいて、前記パルス幅変調制御信号
のパルス立上りまたは前縁を一定期間遅延した第１のパ
ルス信号を生成する第１の方向性遅延回路と、前記パル
ス幅変調制御信号のパルス立下りまたは後縁を一定期間
遅延して反転した第２のパルス信号を生成する第２の方
向性遅延回路と、を具備し、前記第１のパルス信号を前
記第１のスイッチに対するスイッチング制御信号とし、
前記第２のパルス信号を前記第２のスイッチに対するス
イッチング制御信号とすることを特徴とする。
端子間に直列接続された第１のスイッチと第２のスイッ
チとを有し、直列接続された電圧変換用トランスの１次
側コイル及びキャパシタを該第２のスイッチに並列接続
し、該第１のスイッチ及び該第２のスイッチをパルス幅
変調制御信号にもとづき交互にオン、オフするスイッチ
ング制御を行い、該電圧変化用トランスの２次側コイル
を介して平滑された出力電圧を安定して供給する、パル
ス幅変調制御によるフライバック方式を用いたスイッチ
ングレギュレータにおいて、前記パルス幅変調制御信号
のパルス立上りまたは前縁を一定期間遅延した第１のパ
ルス信号を生成する第１の方向性遅延回路と、前記パル
ス幅変調制御信号のパルス立下りまたは後縁を一定期間
遅延して反転した第２のパルス信号を生成する第２の方
向性遅延回路と、を具備し、前記第１のパルス信号を前
記第１のスイッチに対するスイッチング制御信号とし、
前記第２のパルス信号を前記第２のスイッチに対するス
イッチング制御信号とすることを特徴とする。
【０００８】第２の発明は、第１の発明において、前記
第１の方向性遅延回路は、前記パルス幅変調制御信号の
立上り方向の導通を阻止する第１のダイオードと、前記
第１のダイオードに並列接続し、前記パルス幅変調制御
信号のパルス立上りを一定期間遅延する第１の遅延回路
とを有し、前記第２の方向性遅延回路は、前記パルス幅
変調制御信号の立下り方向の導通を阻止する第２のダイ
オードと、前記第２のダイオードに並列接続し、前記パ
ルス幅変調制御信号のパルス立下りを一定期間遅延する
第２の遅延回路と、前記並列接続された第２のダイオー
ド及び前記第２の遅延回路から出力される信号を反転す
る反転回路とを有する、ことを特徴とする。
第１の方向性遅延回路は、前記パルス幅変調制御信号の
立上り方向の導通を阻止する第１のダイオードと、前記
第１のダイオードに並列接続し、前記パルス幅変調制御
信号のパルス立上りを一定期間遅延する第１の遅延回路
とを有し、前記第２の方向性遅延回路は、前記パルス幅
変調制御信号の立下り方向の導通を阻止する第２のダイ
オードと、前記第２のダイオードに並列接続し、前記パ
ルス幅変調制御信号のパルス立下りを一定期間遅延する
第２の遅延回路と、前記並列接続された第２のダイオー
ド及び前記第２の遅延回路から出力される信号を反転す
る反転回路とを有する、ことを特徴とする。
【０００９】第３の発明は、第２の発明において、前記
第１の遅延回路は、前記パルス立上り時点から、ＣＲ時
定数によって前記パルス立上りとともに遅延する信号の
所定電圧に対応した時点までの一定期間遅延した矩形の
パルス信号に波形整形する第１の波形整形回路を有し、
前記第２の遅延回路は、前記パルス立下り時点から、Ｃ
Ｒ時定数によって前記パルス立下りとともに遅延する信
号の所定電圧に対応した時点までの一定期間遅延した矩
形のパルス信号に波形整形する第２の波形整形回路を有
する、ことを特徴とする。
第１の遅延回路は、前記パルス立上り時点から、ＣＲ時
定数によって前記パルス立上りとともに遅延する信号の
所定電圧に対応した時点までの一定期間遅延した矩形の
パルス信号に波形整形する第１の波形整形回路を有し、
前記第２の遅延回路は、前記パルス立下り時点から、Ｃ
Ｒ時定数によって前記パルス立下りとともに遅延する信
号の所定電圧に対応した時点までの一定期間遅延した矩
形のパルス信号に波形整形する第２の波形整形回路を有
する、ことを特徴とする。
【００１０】第４の発明は、第１の発明において、前記
一定期間は、前記第１のスイッチにおける前記第１のパ
ルス信号に基づく立上りと立下り及び前記第２のスイッ
チにおける前記第２のパルス信号に基づく立上りと立下
りが、パルス波形鈍りを加味して相互に重複しない程度
の期間であることを特徴とする。
一定期間は、前記第１のスイッチにおける前記第１のパ
ルス信号に基づく立上りと立下り及び前記第２のスイッ
チにおける前記第２のパルス信号に基づく立上りと立下
りが、パルス波形鈍りを加味して相互に重複しない程度
の期間であることを特徴とする。
【００１１】第５の発明は、第１の発明において、前記
パルス幅変調制御信号は、５０％以下のデューティサイ
クルを有することを特徴とする。
パルス幅変調制御信号は、５０％以下のデューティサイ
クルを有することを特徴とする。
【００１２】
【発明の実施の形態】以下、図面を参照して本発明の好
適な実施形態について説明する。図１は、本発明の一実
施形態に係わるスイッチングレギュレータの構成ブロッ
ク図である。図１において、このスイッチングレギュレ
ータは、フライバック構成でパルス幅制御を行う、いわ
ゆるハーフブリッジ・パルス幅制御スイッチング電源と
して機能し、入力電圧Ｖinをハーフブリッジ構成によっ
てパルス幅制御するパルス幅制御部１０と出力電圧Ｖou
t を出力する整流平滑回路１１とを有し、電圧変換を行
うトランスＴ２を介して結合される。パルス幅制御部１
０は、基本的に直流の入力電圧Ｖinをパルス幅制御によ
ってスイッチングし、通電期間が制御された高周波信号
を生成し、整流平滑回路１１は、トランスＴ２を介して
電圧変換された高周波信号を整流および平滑し、安定し
た直流の出力電圧Ｖout を出力する。
適な実施形態について説明する。図１は、本発明の一実
施形態に係わるスイッチングレギュレータの構成ブロッ
ク図である。図１において、このスイッチングレギュレ
ータは、フライバック構成でパルス幅制御を行う、いわ
ゆるハーフブリッジ・パルス幅制御スイッチング電源と
して機能し、入力電圧Ｖinをハーフブリッジ構成によっ
てパルス幅制御するパルス幅制御部１０と出力電圧Ｖou
t を出力する整流平滑回路１１とを有し、電圧変換を行
うトランスＴ２を介して結合される。パルス幅制御部１
０は、基本的に直流の入力電圧Ｖinをパルス幅制御によ
ってスイッチングし、通電期間が制御された高周波信号
を生成し、整流平滑回路１１は、トランスＴ２を介して
電圧変換された高周波信号を整流および平滑し、安定し
た直流の出力電圧Ｖout を出力する。
【００１３】パルス幅制御部１０は、入力電圧Ｖinの端
子間にスイッチング素子としてのＦＥＴ（電界効果トラ
ンジスタ）Ｑ１，Ｑ２が直列接続され、このＦＥＴＱ
１，Ｑ２は、パルス幅制御回路ＩＣ１から出力されるＰ
ＷＭ制御信号に基づいたパルス信号によってオン、オフ
される。さらに、ＦＥＴＱ１のドレインとＦＥＴＱ２の
ソースとの接続点から、トランスＴ２の１次側のインダ
クタＬ１とキャパシタＣとが直列接続されてフライバッ
ク構成を形成するとともに、さらに電流検出用の抵抗Ｒ
が直列接続されている。この直列接続されたインダクタ
Ｌ１とキャパシタＣと抵抗Ｒとは、ＦＥＴＱ２に並列接
続されている。
子間にスイッチング素子としてのＦＥＴ（電界効果トラ
ンジスタ）Ｑ１，Ｑ２が直列接続され、このＦＥＴＱ
１，Ｑ２は、パルス幅制御回路ＩＣ１から出力されるＰ
ＷＭ制御信号に基づいたパルス信号によってオン、オフ
される。さらに、ＦＥＴＱ１のドレインとＦＥＴＱ２の
ソースとの接続点から、トランスＴ２の１次側のインダ
クタＬ１とキャパシタＣとが直列接続されてフライバッ
ク構成を形成するとともに、さらに電流検出用の抵抗Ｒ
が直列接続されている。この直列接続されたインダクタ
Ｌ１とキャパシタＣと抵抗Ｒとは、ＦＥＴＱ２に並列接
続されている。
【００１４】パルス幅制御回路ＩＣ１は、近年ＩＣ化さ
れ、ここでは、マイクレル社製のＭＩＣ３８Ｃ４５型が
用いられている。パルス幅制御回路ＩＣ１は、整流平滑
回路１１の発光ダイオードＰＤからの出力電圧制御信号
を、光検出用フォトトランジスタＰＴによって受光し、
端子Ｔ１，Ｔ２を介したフィードバック制御によるパル
ス幅制御を行ない、出力電圧の安定化を行なっている。
また、電流検出用の抵抗Ｒを流れる電流値に対応する電
圧を抵抗Ｒｃ及びキャパシタＣｃを介して端子Ｔ３に入
力し、過電流の場合にパルス幅を最小にする過電流保護
を行っている。このようにしてパルス幅制御されたＰＷ
Ｍ制御信号は、端子Ｔ６から出力され、遅延回路ＤＬ
ａ，ＤＬｂに入力され、さらに波形整形回路ＩＣ２に入
力される。
れ、ここでは、マイクレル社製のＭＩＣ３８Ｃ４５型が
用いられている。パルス幅制御回路ＩＣ１は、整流平滑
回路１１の発光ダイオードＰＤからの出力電圧制御信号
を、光検出用フォトトランジスタＰＴによって受光し、
端子Ｔ１，Ｔ２を介したフィードバック制御によるパル
ス幅制御を行ない、出力電圧の安定化を行なっている。
また、電流検出用の抵抗Ｒを流れる電流値に対応する電
圧を抵抗Ｒｃ及びキャパシタＣｃを介して端子Ｔ３に入
力し、過電流の場合にパルス幅を最小にする過電流保護
を行っている。このようにしてパルス幅制御されたＰＷ
Ｍ制御信号は、端子Ｔ６から出力され、遅延回路ＤＬ
ａ，ＤＬｂに入力され、さらに波形整形回路ＩＣ２に入
力される。
【００１５】遅延回路ＤＬａにおいては、パルス幅制御
回路ＩＣ１から波形整形回路ＩＣ２方向への電流を阻止
し、波形整形回路ＩＣ２からパルス幅制御回路ＩＣ１方
向への電流のみを導通させるダイオードＤａと、抵抗Ｒ
ａとが並列接続されてＩＣ１の端子Ｔ６とＩＣ２の端子
Ｔ１４との間に接続され、かつキャパシタＣａが波形整
形回路ＩＣ２の端子Ｔ１４と接地端子Ｔ１３との間に接
続される。すなわち、遅延回路ＤＬａは、抵抗Ｒａとキ
ャパシタＣａとの値に基づいたＣＲ時定数による遅延部
とダイオードＤａとがパルス幅制御回路ＩＣ１の端子Ｔ
６と波形整形回路ＩＣ２の端子Ｔ１４との間に接続され
る。従って、端子Ｔ６から出力されたＰＷＭ制御信号の
パルス立上りまたは前縁は、抵抗ＲａとキャパシタＣａ
との値に基づいたＣＲ時定数に従った遅延波形を形成し
て波形整形回路ＩＣ２の端子Ｔ１４に入力され、端子Ｔ
６から出力されたＰＷＭ制御信号のパルス立下りまたは
後縁は、ダイオードＤａを介してそのまま遅延せずに波
形整形回路ＩＣ２の端子Ｔ１４に入力される。
回路ＩＣ１から波形整形回路ＩＣ２方向への電流を阻止
し、波形整形回路ＩＣ２からパルス幅制御回路ＩＣ１方
向への電流のみを導通させるダイオードＤａと、抵抗Ｒ
ａとが並列接続されてＩＣ１の端子Ｔ６とＩＣ２の端子
Ｔ１４との間に接続され、かつキャパシタＣａが波形整
形回路ＩＣ２の端子Ｔ１４と接地端子Ｔ１３との間に接
続される。すなわち、遅延回路ＤＬａは、抵抗Ｒａとキ
ャパシタＣａとの値に基づいたＣＲ時定数による遅延部
とダイオードＤａとがパルス幅制御回路ＩＣ１の端子Ｔ
６と波形整形回路ＩＣ２の端子Ｔ１４との間に接続され
る。従って、端子Ｔ６から出力されたＰＷＭ制御信号の
パルス立上りまたは前縁は、抵抗ＲａとキャパシタＣａ
との値に基づいたＣＲ時定数に従った遅延波形を形成し
て波形整形回路ＩＣ２の端子Ｔ１４に入力され、端子Ｔ
６から出力されたＰＷＭ制御信号のパルス立下りまたは
後縁は、ダイオードＤａを介してそのまま遅延せずに波
形整形回路ＩＣ２の端子Ｔ１４に入力される。
【００１６】一方、遅延回路ＤＬｂは、遅延回路ＤＬａ
のダイオードＤａの導通方向と異なる導通方向のダイオ
ードＤｂを有し、波形整形回路ＩＣ２の端子Ｔ１２に接
続される。すなわち、遅延回路ＤＬｂは、抵抗Ｒｂとキ
ャパシタＣｂとの値に基づいたＣＲ時定数による遅延部
とダイオードＤｂとがパルス幅制御回路ＩＣ１の端子Ｔ
６と波形整形回路ＩＣ２の端子Ｔ１２との間に接続され
る。従って、遅延回路ＤＬａとは逆に、端子Ｔ６から出
力されたＰＷＭ制御信号のパルス立上りまたは前縁は、
ダイオードＤｂを介してそのまま遅延せずに波形整形回
路ＩＣ２の端子Ｔ１２に入力され、端子Ｔ６から出力さ
れたＰＷＭ制御信号のパルス立下りまたは後縁は、抵抗
ＲｂとキャパシタＣｂとの値に基づいたＣＲ時定数に従
った遅延波形を形成して波形整形回路ＩＣ２の端子Ｔ１
２に入力される。
のダイオードＤａの導通方向と異なる導通方向のダイオ
ードＤｂを有し、波形整形回路ＩＣ２の端子Ｔ１２に接
続される。すなわち、遅延回路ＤＬｂは、抵抗Ｒｂとキ
ャパシタＣｂとの値に基づいたＣＲ時定数による遅延部
とダイオードＤｂとがパルス幅制御回路ＩＣ１の端子Ｔ
６と波形整形回路ＩＣ２の端子Ｔ１２との間に接続され
る。従って、遅延回路ＤＬａとは逆に、端子Ｔ６から出
力されたＰＷＭ制御信号のパルス立上りまたは前縁は、
ダイオードＤｂを介してそのまま遅延せずに波形整形回
路ＩＣ２の端子Ｔ１２に入力され、端子Ｔ６から出力さ
れたＰＷＭ制御信号のパルス立下りまたは後縁は、抵抗
ＲｂとキャパシタＣｂとの値に基づいたＣＲ時定数に従
った遅延波形を形成して波形整形回路ＩＣ２の端子Ｔ１
２に入力される。
【００１７】波形整形回路ＩＣ２は、端子Ｔ１４及び端
子Ｔ１２から入力されたパルス立上りの波形及びパルス
立下りの波形がＣＲ時定数によって遅延したＰＷＭ制御
信号を波形整形し、パルス立上り時あるいはパルス立下
り時から一定期間遅延した矩形のパルス信号を生成す
る。すなわち、端子Ｔ１４から入力されたＰＷＭ制御信
号は、そのパルス立上りがＣＲ時定数によって鈍るた
め、パルス立上りが所定電圧に達するまでの一定期間経
過時点に鋭いパルス立上りをもつ矩形のパルス信号に波
形整形され、端子Ｔ１５、キャパシタＣ１１、トランス
Ｔ１を介してＦＥＴＱ１のゲートに印加される。なお、
端子１４から入力されたＰＷＭ制御信号のパルス立下り
時点はそのままである。この結果、ＦＥＴＱ１のゲート
に印加されるパルス信号は、パルス幅制御回路ＩＣ１の
端子Ｔ６から出力されたＰＷＭ制御信号のパルス立上り
時点を一定期間遅延したパルスとなり、ＰＷＭ制御信号
のオン期間の開始時期を一定期間遅延する。なお、ＦＥ
ＴＱ１のゲートには、トランスＴ１を介して、ゲートと
ドレイン間にバイアス抵抗Ｒ１１、ダイオードＤ１１、
及びキャパシタＣ１２からなるＡＣ結合回路を接続して
いる。ダイオードＤ１１は、ＦＥＴＱ１のオフ時におけ
るゲートの電荷を急速に逃がし、立下りを急峻にするた
めのものである。
子Ｔ１２から入力されたパルス立上りの波形及びパルス
立下りの波形がＣＲ時定数によって遅延したＰＷＭ制御
信号を波形整形し、パルス立上り時あるいはパルス立下
り時から一定期間遅延した矩形のパルス信号を生成す
る。すなわち、端子Ｔ１４から入力されたＰＷＭ制御信
号は、そのパルス立上りがＣＲ時定数によって鈍るた
め、パルス立上りが所定電圧に達するまでの一定期間経
過時点に鋭いパルス立上りをもつ矩形のパルス信号に波
形整形され、端子Ｔ１５、キャパシタＣ１１、トランス
Ｔ１を介してＦＥＴＱ１のゲートに印加される。なお、
端子１４から入力されたＰＷＭ制御信号のパルス立下り
時点はそのままである。この結果、ＦＥＴＱ１のゲート
に印加されるパルス信号は、パルス幅制御回路ＩＣ１の
端子Ｔ６から出力されたＰＷＭ制御信号のパルス立上り
時点を一定期間遅延したパルスとなり、ＰＷＭ制御信号
のオン期間の開始時期を一定期間遅延する。なお、ＦＥ
ＴＱ１のゲートには、トランスＴ１を介して、ゲートと
ドレイン間にバイアス抵抗Ｒ１１、ダイオードＤ１１、
及びキャパシタＣ１２からなるＡＣ結合回路を接続して
いる。ダイオードＤ１１は、ＦＥＴＱ１のオフ時におけ
るゲートの電荷を急速に逃がし、立下りを急峻にするた
めのものである。
【００１８】一方、端子Ｔ１２から入力されたＰＷＭ制
御信号は、そのパルス立下りがＣＲ時定数によって鈍る
ため、パルス立下りが所定電圧に達するまでの一定期間
経過時点に鋭いパルス立下りをもつ矩形のパルス信号に
波形整形されるとともに、この波形整形されたパルスは
反転され、端子Ｔ１７からＦＥＴＱ２のゲートに印加さ
れる。この結果、ＦＥＴＱ２のゲートに印加されるパル
ス信号は、パルス幅制御回路ＩＣ１の端子Ｔ６から出力
されたＰＷＭ制御信号のパルス立下り時点を一定期間遅
延した反転パルスとなり、ＰＷＭ制御信号のオフ期間の
開始時期を一定期間遅延する。
御信号は、そのパルス立下りがＣＲ時定数によって鈍る
ため、パルス立下りが所定電圧に達するまでの一定期間
経過時点に鋭いパルス立下りをもつ矩形のパルス信号に
波形整形されるとともに、この波形整形されたパルスは
反転され、端子Ｔ１７からＦＥＴＱ２のゲートに印加さ
れる。この結果、ＦＥＴＱ２のゲートに印加されるパル
ス信号は、パルス幅制御回路ＩＣ１の端子Ｔ６から出力
されたＰＷＭ制御信号のパルス立下り時点を一定期間遅
延した反転パルスとなり、ＰＷＭ制御信号のオフ期間の
開始時期を一定期間遅延する。
【００１９】従って、この一定期間がＦＥＴＱ１とＦＥ
ＴＱ２とのオン期間を離隔するため、電流と電圧とが重
なる部分がなくなり、スイッチング損失を低減すること
ができる。なお、この一定期間は、各ＦＥＴのスイッチ
ングによる電流及び電圧の立上り及び立下りの波形の鈍
りをも考慮して設定される。
ＴＱ２とのオン期間を離隔するため、電流と電圧とが重
なる部分がなくなり、スイッチング損失を低減すること
ができる。なお、この一定期間は、各ＦＥＴのスイッチ
ングによる電流及び電圧の立上り及び立下りの波形の鈍
りをも考慮して設定される。
【００２０】ＦＥＴＱ２がオフ状態のとき、ＦＥＴＱ１
がオンになると、入力電圧ＶinがインダクタＬ１、キャ
パシタＣ、及び抵抗Ｒに印加され、インダクタＬ１に流
れた電流エネルギーは、トランスＴ２の２次側のインダ
クタＬ２に電圧変換されて伝達され、ダイオードＤ１を
介して出力される。また、ＦＥＴＱ１がオフの後、ＦＥ
ＴＱ２がオンになると、キャパシタＣに蓄積された電圧
エネルギーによってインダクタＬ１に蓄積された電流エ
ネルギーが２次側のインダクタＬ２に電圧変換されて伝
達され、ダイオードＤ２を介して出力される。ダイオー
ドＤ１，Ｄ２を介して出力される電圧は、インダクタＬ
ｄ及びキャパシタＣｄによって平滑され、安定した出力
電圧Ｖout として出力される。
がオンになると、入力電圧ＶinがインダクタＬ１、キャ
パシタＣ、及び抵抗Ｒに印加され、インダクタＬ１に流
れた電流エネルギーは、トランスＴ２の２次側のインダ
クタＬ２に電圧変換されて伝達され、ダイオードＤ１を
介して出力される。また、ＦＥＴＱ１がオフの後、ＦＥ
ＴＱ２がオンになると、キャパシタＣに蓄積された電圧
エネルギーによってインダクタＬ１に蓄積された電流エ
ネルギーが２次側のインダクタＬ２に電圧変換されて伝
達され、ダイオードＤ２を介して出力される。ダイオー
ドＤ１，Ｄ２を介して出力される電圧は、インダクタＬ
ｄ及びキャパシタＣｄによって平滑され、安定した出力
電圧Ｖout として出力される。
【００２１】ここで、図２のタイミングチャートを参照
して図１の回路の動作についてさらに詳細に説明する。
して図１の回路の動作についてさらに詳細に説明する。
【００２２】図２（ａ）は、パルス幅制御回路ＩＣ１の
端子Ｔ６から出力されるＰＷＭ制御信号の波形を示して
いる。図２（ａ）において、期間Ｔｃは、固定周波数の
周期を示し、期間Ｔａは、ＰＷＭ制御信号のオン期間を
示す。この期間Ｔａは、パルス幅制御回路ＩＣ１によっ
て調整されるが、最大でも５０％のデューティサイクル
に対応する値となる。図２（ａ）における期間Ｔａは約
４５％のデューティサイクルに対応する状態を示してい
る。
端子Ｔ６から出力されるＰＷＭ制御信号の波形を示して
いる。図２（ａ）において、期間Ｔｃは、固定周波数の
周期を示し、期間Ｔａは、ＰＷＭ制御信号のオン期間を
示す。この期間Ｔａは、パルス幅制御回路ＩＣ１によっ
て調整されるが、最大でも５０％のデューティサイクル
に対応する値となる。図２（ａ）における期間Ｔａは約
４５％のデューティサイクルに対応する状態を示してい
る。
【００２３】図２（ｂ）は、遅延回路ＤＬａを介して端
子Ｔ１４に入力される波形を示している。図２（ａ）に
示すＰＷＭ制御信号は、遅延回路ＤＬａの抵抗Ｒａとキ
ャパシタＣａとによって決定されるＣＲ時定数によっ
て、その立上り波形が遅延する。
子Ｔ１４に入力される波形を示している。図２（ａ）に
示すＰＷＭ制御信号は、遅延回路ＤＬａの抵抗Ｒａとキ
ャパシタＣａとによって決定されるＣＲ時定数によっ
て、その立上り波形が遅延する。
【００２４】図２（ｃ）は、端子Ｔ１５からの出力波形
を示し、波形整形回路ＩＣ２によって、図２（ｂ）に示
す立上り波形が所定電圧Ｖt1となる時点にパルス立上り
となるパルス信号に波形整形される。従って、期間Ｔａ
のパルス立上りが期間ｔd1遅延し、期間Ｔａの期間が期
間ｔd1短縮したオン期間となるパルス信号に波形整形さ
れる。このパルス信号は、ＦＥＴＱ１のゲートに印加さ
れる。
を示し、波形整形回路ＩＣ２によって、図２（ｂ）に示
す立上り波形が所定電圧Ｖt1となる時点にパルス立上り
となるパルス信号に波形整形される。従って、期間Ｔａ
のパルス立上りが期間ｔd1遅延し、期間Ｔａの期間が期
間ｔd1短縮したオン期間となるパルス信号に波形整形さ
れる。このパルス信号は、ＦＥＴＱ１のゲートに印加さ
れる。
【００２５】一方、図２（ｄ）は、遅延回路ＤＬｂを介
して端子Ｔ１２に入力される波形を示している。図２
（ｄ）に示すＰＷＭ制御信号は、遅延回路ＤＬｂの抵抗
ＲｂとキャパシタＣｂとによって決定されるＣＲ時定数
によって、その立下り波形が遅延する。
して端子Ｔ１２に入力される波形を示している。図２
（ｄ）に示すＰＷＭ制御信号は、遅延回路ＤＬｂの抵抗
ＲｂとキャパシタＣｂとによって決定されるＣＲ時定数
によって、その立下り波形が遅延する。
【００２６】図２（ｅ）は、端子Ｔ１７からの出力波形
を示し、波形整形回路ＩＣ２によって、図２（ｄ）に示
す立下り波形が所定電圧Ｖt2となる時点にパルス立下り
期間ｔd2遅延し、ＰＷＭ制御信号のオフ期間が期間ｔd2
短縮され、これがさらに反転されることにより、オフ期
間に相当するオン期間の立上りが期間ｔd2遅延し、この
オン期間が期間ｔd2短縮したオン期間Ｔａ’となるパル
ス信号に波形整形される。このパルス信号は、ＦＥＴＱ
２のゲートに印加される。
を示し、波形整形回路ＩＣ２によって、図２（ｄ）に示
す立下り波形が所定電圧Ｖt2となる時点にパルス立下り
期間ｔd2遅延し、ＰＷＭ制御信号のオフ期間が期間ｔd2
短縮され、これがさらに反転されることにより、オフ期
間に相当するオン期間の立上りが期間ｔd2遅延し、この
オン期間が期間ｔd2短縮したオン期間Ｔａ’となるパル
ス信号に波形整形される。このパルス信号は、ＦＥＴＱ
２のゲートに印加される。
【００２７】これにより、ＦＥＴＱ１に印加されるパル
ス信号とＦＥＴＱ２に印加されるパルス信号とは期間ｔ
d1あるいは期間ｔd2の共にオフとなる期間が常に存在す
ることになり、各パルス信号は確実に分離される。
ス信号とＦＥＴＱ２に印加されるパルス信号とは期間ｔ
d1あるいは期間ｔd2の共にオフとなる期間が常に存在す
ることになり、各パルス信号は確実に分離される。
【００２８】図２（ｆ）は、ＦＥＴＱ１、ＦＥＴＱ２、
及びインダクタＬ１の接続点Ｐａにおける電圧波形を示
す。接続点Ｐａの電位は、ＦＥＴＱ１の通電期間の大小
によって変動する。当初、接続点Ｐａにおける電圧波形
は、図２（ｃ）に示すようにＦＥＴＱ１のゲートにかか
るパルス波形に対応する電圧波形を形成し、キャパシタ
Ｃにかかる電圧上昇に伴って接続点Ｐａの電位は増大
し、ＦＥＴＱ１のオフ時には、電位Ｖｐとなる。その
後、期間ｔd2後におけるＦＥＴＱ２のゲートにかかるパ
ルス波形に対応する逆電圧波形が電位Ｖｐから形成され
る。キャパシタＣの放電に伴う、インダクタＬ１に蓄積
された電流エネルギーが平滑回路１１側への伝達が終了
すると、接続点Ｐａの電位は再び、電圧Ｖｐとなる。
及びインダクタＬ１の接続点Ｐａにおける電圧波形を示
す。接続点Ｐａの電位は、ＦＥＴＱ１の通電期間の大小
によって変動する。当初、接続点Ｐａにおける電圧波形
は、図２（ｃ）に示すようにＦＥＴＱ１のゲートにかか
るパルス波形に対応する電圧波形を形成し、キャパシタ
Ｃにかかる電圧上昇に伴って接続点Ｐａの電位は増大
し、ＦＥＴＱ１のオフ時には、電位Ｖｐとなる。その
後、期間ｔd2後におけるＦＥＴＱ２のゲートにかかるパ
ルス波形に対応する逆電圧波形が電位Ｖｐから形成され
る。キャパシタＣの放電に伴う、インダクタＬ１に蓄積
された電流エネルギーが平滑回路１１側への伝達が終了
すると、接続点Ｐａの電位は再び、電圧Ｖｐとなる。
【００２９】図２（ｇ）は、平滑回路１１側におけるダ
イオードＤ１，Ｄ２の接続点Ｐｂでの整流後の電圧波形
を示す。平滑回路１１側のインダクタＬ２に誘導された
電圧は、全波整流され、接続点Ｐｂでは、ＦＥＴＱ１オ
ン時のエネルギー伝達に相当する領域ＥａとＦＥＴＱ２
オン時のエネルギー伝達に相当する領域Ｅａ’との矩形
波形を形成する。この場合、ＦＥＴＱ２オン時には、Ｆ
ＥＴＱ１オン時にインダクタＬ１に蓄えられた電流エネ
ルギーが、いわゆるフライバックされて平滑回路１１側
に伝達されることになる。従って、領域Ｅａによって伝
達されるエネルギーと領域Ｅａ’によって電圧されるエ
ネルギーは同一であり、図２（ｇ）において斜線で示さ
れる２つの領域の面積は等しくなる。
イオードＤ１，Ｄ２の接続点Ｐｂでの整流後の電圧波形
を示す。平滑回路１１側のインダクタＬ２に誘導された
電圧は、全波整流され、接続点Ｐｂでは、ＦＥＴＱ１オ
ン時のエネルギー伝達に相当する領域ＥａとＦＥＴＱ２
オン時のエネルギー伝達に相当する領域Ｅａ’との矩形
波形を形成する。この場合、ＦＥＴＱ２オン時には、Ｆ
ＥＴＱ１オン時にインダクタＬ１に蓄えられた電流エネ
ルギーが、いわゆるフライバックされて平滑回路１１側
に伝達されることになる。従って、領域Ｅａによって伝
達されるエネルギーと領域Ｅａ’によって電圧されるエ
ネルギーは同一であり、図２（ｇ）において斜線で示さ
れる２つの領域の面積は等しくなる。
【００３０】図２（ｇ）に示す接続点Ｐｂにおける波形
に注目すると、ＦＥＴＱ１オン時及びＦＥＴＱ２オン時
に対応する電圧波形との間は、上述した遅延の期間ｔd
1，ｔd2に相当する期間の間隙を有するが、負荷および
トランスＴ２のインダクタおよび容量などの影響により
ほぼ連続的な電圧波形となる。このため、および接続点
Ｐｂの電圧波形がゼロ電圧まで低下する期間が非常に短
いかほとんどゼロであるため、インダクタＬｄ及びキャ
パシタＣｄによる平滑処理において大きなリップルが生
じ難くなるとともに、リップルが小さいため、リップル
を減少するために大きな値をもつインダクタＬｄ及びキ
ャパシタＣｄを用いる必要がなく、結果的に平滑回路１
１を小型化することができる。
に注目すると、ＦＥＴＱ１オン時及びＦＥＴＱ２オン時
に対応する電圧波形との間は、上述した遅延の期間ｔd
1，ｔd2に相当する期間の間隙を有するが、負荷および
トランスＴ２のインダクタおよび容量などの影響により
ほぼ連続的な電圧波形となる。このため、および接続点
Ｐｂの電圧波形がゼロ電圧まで低下する期間が非常に短
いかほとんどゼロであるため、インダクタＬｄ及びキャ
パシタＣｄによる平滑処理において大きなリップルが生
じ難くなるとともに、リップルが小さいため、リップル
を減少するために大きな値をもつインダクタＬｄ及びキ
ャパシタＣｄを用いる必要がなく、結果的に平滑回路１
１を小型化することができる。
【００３１】次に、図２（ａ）から図２（ｇ）に示す破
線は、ＰＷＭ制御信号のデューティを約２５％に減少さ
せた場合を示しており、トランスＴ２を介して伝達され
るエネルギーはＦＥＴＱ１のオン期間に対応するものと
なる。図２（ｇ）を参照すると、このようなＰＷＭ制御
信号のデューティを変化させた場合においても、遅延の
期間ｔd1，ｔd2に相当する期間の間隙を有するのみで、
ほぼ連続的な電圧波形を形成する。従って、ＰＷＭ制御
信号のデューティを変化させても、リップルが大幅に増
大することはなく、小さな値のインダクタＬｄ及びキャ
パシタＣｄによって平滑することができる。
線は、ＰＷＭ制御信号のデューティを約２５％に減少さ
せた場合を示しており、トランスＴ２を介して伝達され
るエネルギーはＦＥＴＱ１のオン期間に対応するものと
なる。図２（ｇ）を参照すると、このようなＰＷＭ制御
信号のデューティを変化させた場合においても、遅延の
期間ｔd1，ｔd2に相当する期間の間隙を有するのみで、
ほぼ連続的な電圧波形を形成する。従って、ＰＷＭ制御
信号のデューティを変化させても、リップルが大幅に増
大することはなく、小さな値のインダクタＬｄ及びキャ
パシタＣｄによって平滑することができる。
【００３２】なお、従来のハーフブリッジによるパルス
幅制御方式では、図２（ｇ）における領域Ｅａのみの電
圧波形が周期Ｔｃ毎に形成され、領域Ｅａ’に相当する
期間では、エネルギー伝達は行われなかった。すなわ
ち、周期Ｔｃ毎に、ＦＥＴＱ１のオンとＦＥＴＱ２のオ
ンとが繰り返し行われ、周期Ｔｃ毎に領域Ｅａのみの電
圧波形が形成され、領域Ｅａ’に相当する期間は休止期
間となっていた。この場合、従来のハーフブリッジによ
るパルス幅制御方式では、ＰＷＭ制御信号のデューティ
を９０％や９５％まで変化させることができるが、例え
ばデューティが１０％の場合、周期Ｔｃにおける約９０
％の期間が休止期間となる。この休止期間は、上述した
ように共振を生起し、リップルの増大をもたらすが、本
実施の形態では、非常に短い期間ｔd1，ｔd2であるた
め、この共振も非常に少なくなり、この点でも、リップ
ルが極端に減少することになる。
幅制御方式では、図２（ｇ）における領域Ｅａのみの電
圧波形が周期Ｔｃ毎に形成され、領域Ｅａ’に相当する
期間では、エネルギー伝達は行われなかった。すなわ
ち、周期Ｔｃ毎に、ＦＥＴＱ１のオンとＦＥＴＱ２のオ
ンとが繰り返し行われ、周期Ｔｃ毎に領域Ｅａのみの電
圧波形が形成され、領域Ｅａ’に相当する期間は休止期
間となっていた。この場合、従来のハーフブリッジによ
るパルス幅制御方式では、ＰＷＭ制御信号のデューティ
を９０％や９５％まで変化させることができるが、例え
ばデューティが１０％の場合、周期Ｔｃにおける約９０
％の期間が休止期間となる。この休止期間は、上述した
ように共振を生起し、リップルの増大をもたらすが、本
実施の形態では、非常に短い期間ｔd1，ｔd2であるた
め、この共振も非常に少なくなり、この点でも、リップ
ルが極端に減少することになる。
【００３３】また、図２において、期間ｔd1，ｔd2の間
隙は、実際の回路上では負荷によって鈍るため、その点
を考慮した期間ｔd1，ｔd2を設定する必要がある。例え
ば、図２（ｆ）では電位Ｖｐにおいて段差が生じている
が、インダクタＬ１等の負荷によって実際は１点鎖線で
示すように、全体的にやや滑らかな立上りと立下りをも
つ波形となる。そして、図２（ｇ）に示すように接続点
Ｐｂにおける電圧波形も、期間ｔd1，ｔd2は完全な休止
期間とならず、いわば「Ｖ」型形状をなすように設定さ
れる。これにより、スイッチングによる電圧、電流の重
なりが防げるとともに、電圧波形の連続性も維持するこ
とができる。
隙は、実際の回路上では負荷によって鈍るため、その点
を考慮した期間ｔd1，ｔd2を設定する必要がある。例え
ば、図２（ｆ）では電位Ｖｐにおいて段差が生じている
が、インダクタＬ１等の負荷によって実際は１点鎖線で
示すように、全体的にやや滑らかな立上りと立下りをも
つ波形となる。そして、図２（ｇ）に示すように接続点
Ｐｂにおける電圧波形も、期間ｔd1，ｔd2は完全な休止
期間とならず、いわば「Ｖ」型形状をなすように設定さ
れる。これにより、スイッチングによる電圧、電流の重
なりが防げるとともに、電圧波形の連続性も維持するこ
とができる。
【００３４】図３は、接続点Ｐｂにおける実際の電圧波
形を示す図である。図３において、期間ｔd1，ｔd2に相
当する箇所、すなわち点Ｓ１からＳ４、ではゼロ電位と
なる「Ｖ」型形状を示している。また、休止期間が少な
いため、その後の立上り時の共振も非常に少なくなって
おり、リップルを抑えることができる。
形を示す図である。図３において、期間ｔd1，ｔd2に相
当する箇所、すなわち点Ｓ１からＳ４、ではゼロ電位と
なる「Ｖ」型形状を示している。また、休止期間が少な
いため、その後の立上り時の共振も非常に少なくなって
おり、リップルを抑えることができる。
【００３５】次に、出力電圧のフィードバック制御につ
いて説明する。図２の平滑回路１１からの出力電圧Ｖou
t には、変動する負荷が接続されるが、この出力電圧Ｖ
out端に並列に接続されたシャントレギュレータＺＤを
使用することによって、パルス幅制御回路ＩＣ１におけ
るＰＷＭ制御信号のデューティが制御される。シャント
レギュレータＤＺはツェナーダイオードなどを使用した
基準電圧源と定電圧レギュレータ回路を含むもので、こ
の定電圧レギュレータ回路を流れる電流を発光ダイオー
ドＰＤで検出し、光検出トランジスタＰＴに出力する。
この発光ダイオードＰＤと光検出トランジスタＰＴとは
いわゆるフォトカプラを形成し、パルス幅制御部１０と
整流平滑回路１１との絶縁を維持している。
いて説明する。図２の平滑回路１１からの出力電圧Ｖou
t には、変動する負荷が接続されるが、この出力電圧Ｖ
out端に並列に接続されたシャントレギュレータＺＤを
使用することによって、パルス幅制御回路ＩＣ１におけ
るＰＷＭ制御信号のデューティが制御される。シャント
レギュレータＤＺはツェナーダイオードなどを使用した
基準電圧源と定電圧レギュレータ回路を含むもので、こ
の定電圧レギュレータ回路を流れる電流を発光ダイオー
ドＰＤで検出し、光検出トランジスタＰＴに出力する。
この発光ダイオードＰＤと光検出トランジスタＰＴとは
いわゆるフォトカプラを形成し、パルス幅制御部１０と
整流平滑回路１１との絶縁を維持している。
【００３６】図４は、パルス幅制御回路ＩＣ１の具体的
な一例を示し、上述したマイクレル社製のＭＩＣ３８Ｃ
４５の内部構成を示している。図４の端子Ｔ１〜Ｔ８
は、図２の端子Ｔ１〜Ｔ８に対応する。光検出トランジ
スタＰＴでの検出電流は、パルス幅制御回路ＩＣ１の端
子Ｔ１，Ｔ２に接続され、所定の基準電圧２．５ボルト
と比較する誤差増幅器を介し、端子Ｔ３から入力される
過電流保護用検出電流と比較された後、出力端である端
子Ｔ６からデューティが５０％以下であるＰＷＭ制御信
号が出力される。従って、発光ダイオードＰＤでの検出
電流に対応し、光検出トランジスタＰＴへのフィードバ
ック信号である電圧が基準電圧に比較して低い場合に
は、ＰＷＭ制御信号のパルス幅が大きく設定され、逆に
高い場合には、ＰＷＭ制御信号のパルス幅が小さく設定
されることになる。
な一例を示し、上述したマイクレル社製のＭＩＣ３８Ｃ
４５の内部構成を示している。図４の端子Ｔ１〜Ｔ８
は、図２の端子Ｔ１〜Ｔ８に対応する。光検出トランジ
スタＰＴでの検出電流は、パルス幅制御回路ＩＣ１の端
子Ｔ１，Ｔ２に接続され、所定の基準電圧２．５ボルト
と比較する誤差増幅器を介し、端子Ｔ３から入力される
過電流保護用検出電流と比較された後、出力端である端
子Ｔ６からデューティが５０％以下であるＰＷＭ制御信
号が出力される。従って、発光ダイオードＰＤでの検出
電流に対応し、光検出トランジスタＰＴへのフィードバ
ック信号である電圧が基準電圧に比較して低い場合に
は、ＰＷＭ制御信号のパルス幅が大きく設定され、逆に
高い場合には、ＰＷＭ制御信号のパルス幅が小さく設定
されることになる。
【００３７】なお、図２では、シャントレギュレータＤ
Ｚとしてツェナーダイオードを使用した定電圧レギュレ
ータ回路を有するものを示したが、さらに、複数の差動
増幅器を用いて出力電圧及び出力電流を検出し、その結
果をパルス幅制御回路ＩＣ１にフォトカプラを用いて帰
還するという、高精度に出力電圧を安定化するシャント
レギュレータを用いてもよい。
Ｚとしてツェナーダイオードを使用した定電圧レギュレ
ータ回路を有するものを示したが、さらに、複数の差動
増幅器を用いて出力電圧及び出力電流を検出し、その結
果をパルス幅制御回路ＩＣ１にフォトカプラを用いて帰
還するという、高精度に出力電圧を安定化するシャント
レギュレータを用いてもよい。
【００３８】以上の説明において使用した、トランジス
タの導電型、ダイオードの方向ならびに各部信号の極性
は示されたものと反転してもよいことは言うまでもな
い。
タの導電型、ダイオードの方向ならびに各部信号の極性
は示されたものと反転してもよいことは言うまでもな
い。
【００３９】
【発明の効果】以上詳細に説明したように、本発明で
は、パルス幅変調制御によるフライバック方式を用いた
スイッチングレギュレータにおいて、第１の方向性遅延
回路がパルス幅変調制御信号のパルス立上りを一定期間
遅延した第１のパルス信号を生成し、第２の方向性遅延
回路がパルス幅変調信号のパルス立下りを一定期間遅延
して反転した第２のパルス信号を生成し、第１のパルス
信号をフライバックにおける第１のスイッチに対するス
イッチング制御信号とし、第２のパルス信号をフライバ
ックにおける第２のスイッチに対するスイッチング制御
信号としているので、該一定期間以外の期間は整流回路
へのエネルギー伝達が行われ、整流波形の連続性がよ
く、平滑回路のインダクタ及びキャパシタの値を大きく
しなくてもリップルを極端に減少することができ、結果
的にスイッチングレギュレータの小型化を促進するとと
もに、該一定期間が短いのでスイッチング損失が低減さ
れて効率が向上し、雑音発生を抑えることができるとい
う利点を有する。
は、パルス幅変調制御によるフライバック方式を用いた
スイッチングレギュレータにおいて、第１の方向性遅延
回路がパルス幅変調制御信号のパルス立上りを一定期間
遅延した第１のパルス信号を生成し、第２の方向性遅延
回路がパルス幅変調信号のパルス立下りを一定期間遅延
して反転した第２のパルス信号を生成し、第１のパルス
信号をフライバックにおける第１のスイッチに対するス
イッチング制御信号とし、第２のパルス信号をフライバ
ックにおける第２のスイッチに対するスイッチング制御
信号としているので、該一定期間以外の期間は整流回路
へのエネルギー伝達が行われ、整流波形の連続性がよ
く、平滑回路のインダクタ及びキャパシタの値を大きく
しなくてもリップルを極端に減少することができ、結果
的にスイッチングレギュレータの小型化を促進するとと
もに、該一定期間が短いのでスイッチング損失が低減さ
れて効率が向上し、雑音発生を抑えることができるとい
う利点を有する。
【図１】本発明の一実施形態に係わるハーフブリッジ・
パルス幅制御方式によるスイッチングレギュレータの構
成を示すブロック図である。
パルス幅制御方式によるスイッチングレギュレータの構
成を示すブロック図である。
【図２】図１のスイッチングレギュレータの動作を説明
するための各部の信号を示す波形図である。
するための各部の信号を示す波形図である。
【図３】図１のスイッチングレギュレータにおける整流
平滑回路１１の接続点Ｐｂにおける実際の電圧波形を示
す波形図である。
平滑回路１１の接続点Ｐｂにおける実際の電圧波形を示
す波形図である。
【図４】パルス幅制御回路ＩＣ１の内部構成の一例を示
すブロック回路図である。
すブロック回路図である。
【図５】従来のハーフブリッジ・パルス幅制御方式によ
るスイッチングレギュレータの構成を示すブロック回路
図である。
るスイッチングレギュレータの構成を示すブロック回路
図である。
【符号の説明】 １０ パルス幅制御部 １１ 平滑回路 Ｔ１，Ｔ２ トランス ＩＣ１ パルス幅制御回路 ＩＣ２ 波形整形回路 ＤＬａ，ＤＬｂ 遅延回路 Ｑ１，Ｑ２ ＦＥＴ Ｌ１，Ｌ２，Ｌｄ インダクタ Ｃ，Ｃａ，Ｃｂ，Ｃｃ，Ｃｄ，Ｃ１１，Ｃ１２ キャパ
シタ Ｄａ，Ｄｂ，Ｄ１，Ｄ２，Ｄ１１ ダイオード ＤＺ シャントレギュレータ ＰＤ 光ダイオード ＰＴ 検出ダイオード Ｖin 力電圧 Ｖout 出力電圧
シタ Ｄａ，Ｄｂ，Ｄ１，Ｄ２，Ｄ１１ ダイオード ＤＺ シャントレギュレータ ＰＤ 光ダイオード ＰＴ 検出ダイオード Ｖin 力電圧 Ｖout 出力電圧
Claims (5)
- 【請求項１】 入力電圧端子間に直列接続された第１の
スイッチと第２のスイッチとを有し、直列接続された電
圧変換用トランスの１次側コイル及びキャパシタを該第
２のスイッチに並列接続し、該第１のスイッチ及び該第
２のスイッチをパルス幅変調制御信号にもとづき交互に
オン、オフするスイッチング制御を行い、該電圧変化用
トランスの２次側コイルを介して平滑された出力電圧を
安定して供給する、パルス幅変調制御によるスイッチン
グレギュレータにおいて、 前記パルス幅変調制御信号のパルス立上りを一定期間遅
延した第１のパルス信号を生成する第１の方向性遅延回
路と、 前記パルス幅変調制御信号のパルス立下りを一定期間遅
延して反転した第２のパルス信号を生成する第２の方向
性遅延回路と、 を具備し、前記第１のパルス信号を前記第１のスイッチ
に対するスイッチング制御信号とし、前記第２のパルス
信号を前記第２のスイッチに対するスイッチング制御信
号とすることを特徴とするスイッチングレギュレータ。 - 【請求項２】 前記第１の方向性遅延回路は、 前記パルス幅変調制御信号の立上り方向の導通を阻止す
る第１のダイオードと、 前記第１のダイオードに並列接続し、前記パルス幅変調
制御信号のパルス立上りを一定期間遅延する第１の遅延
回路とを有し、 前記第２の方向性遅延回路は、 前記パルス幅変調制御信号の立下り方向の導通を阻止す
る第２のダイオードと、 前記第２のダイオードに並列接続し、前記パルス幅変調
制御信号のパルス立下りを一定期間遅延する第２の遅延
回路と、 前記並列接続された第２のダイオード及び前記第２の遅
延回路から出力される信号を反転する反転回路とを有す
る、 ことを特徴とする請求項１記載のスイッチングレギュレ
ータ。 - 【請求項３】 前記第１の遅延回路は、 前記パルス立上り時点から、ＣＲ時定数によって前記パ
ルス立上りとともに遅延する信号の所定電圧に対応した
時点までの一定期間遅延した矩形のパルス信号に波形整
形する第１の波形整形回路を有し、 前記第２の遅延回路は、 前記パルス立下り時点から、ＣＲ時定数によって前記パ
ルス立下りとともに遅延する信号の所定電圧に対応した
時点までの一定期間遅延した矩形のパルス信号に波形整
形する第２の波形整形回路を有する、 ことを特徴とする請求項２記載のスイッチングレギュレ
ータ。 - 【請求項４】 前記一定期間は、 前記第１のスイッチにおける前記第１のパルス信号に基
づく立上りと立下り及び前記第２のスイッチにおける前
記第２のパルス信号に基づく立上りと立下りが、パルス
波形鈍りを加味して相互に重複しない程度の期間である
ことを特徴とする請求項１記載のスイッチングレギュレ
ータ。 - 【請求項５】前記パルス幅変調制御信号は、５０％以下
のデューティサイクルを有することを特徴とする請求項
１記載のスイッチングレギュレータ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9197733A JPH1132481A (ja) | 1997-07-08 | 1997-07-08 | スイッチングレギュレータ |
| US09/102,662 US5995381A (en) | 1997-07-08 | 1998-06-23 | Pulse width modulation controlled switching regulator |
| TW087110512A TW411648B (en) | 1997-07-08 | 1998-06-29 | Switching regulator |
| EP98305331A EP0891036A3 (en) | 1997-07-08 | 1998-07-03 | Switching regulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9197733A JPH1132481A (ja) | 1997-07-08 | 1997-07-08 | スイッチングレギュレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1132481A true JPH1132481A (ja) | 1999-02-02 |
Family
ID=16379447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9197733A Pending JPH1132481A (ja) | 1997-07-08 | 1997-07-08 | スイッチングレギュレータ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5995381A (ja) |
| EP (1) | EP0891036A3 (ja) |
| JP (1) | JPH1132481A (ja) |
| TW (1) | TW411648B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009207353A (ja) * | 2001-05-04 | 2009-09-10 | Power Integrations Inc | エネルギ伝達エレメントの入力にわたる電圧から導かれた電流に応答するための回路および方法 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6208535B1 (en) * | 1994-10-31 | 2001-03-27 | Texas Instruments Incorporated | Resonant gate driver |
| US6233161B1 (en) * | 2000-03-02 | 2001-05-15 | Power Integrations, Inc. | Switched mode power supply responsive to voltage across energy transfer element |
| US7499539B2 (en) * | 2000-11-09 | 2009-03-03 | Agere Systems, Inc. | Telephone line power supply |
| DE10110615A1 (de) * | 2001-03-06 | 2002-09-19 | Bosch Gmbh Robert | Verfahren zur Erzeugung von Ansteuerimpulsen für Leistungshalbleiter |
| EP1304792A1 (en) * | 2001-10-19 | 2003-04-23 | STMicroelectronics S.r.l. | Circuit device for driving an AC electric load |
| JP4228229B2 (ja) * | 2004-09-30 | 2009-02-25 | サンケン電気株式会社 | 直流電源装置 |
| US8018175B2 (en) * | 2008-09-03 | 2011-09-13 | Zippy Technology Corp. | LED regulation circuit and method |
| EP2445097A1 (en) * | 2010-10-22 | 2012-04-25 | SEPS Technologies AB | A converter and an electronic equipment provided with such a converter |
| US9312746B2 (en) * | 2011-04-25 | 2016-04-12 | Fairchild Semiconductor Corporation | Switching techniques to reduce current overshoot in a DC to DC converter |
| TWI462445B (zh) * | 2012-10-19 | 2014-11-21 | Lite On Technology Corp | 電源轉換裝置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4967332A (en) * | 1990-02-26 | 1990-10-30 | General Electric Company | HVIC primary side power supply controller including full-bridge/half-bridge driver |
| US5268830A (en) * | 1992-04-20 | 1993-12-07 | At&T Bell Laboratories | Drive circuit for power switches of a zero-voltage switching power converter |
| US5347444A (en) * | 1992-10-30 | 1994-09-13 | Matsushita Electric Industrial Co., Ltd. | Output circuit of PWM inverter |
| EA000501B1 (ru) * | 1995-04-21 | 1999-08-26 | Гек Алстом Асек Транспорт С.А. | Способ обработки сигналов с широтно-импульсной модуляцией |
| US5684680A (en) * | 1995-12-21 | 1997-11-04 | Delco Electronics Corp. | Extended range switch mode power supply |
| JP3744648B2 (ja) * | 1996-05-31 | 2006-02-15 | 三星電子株式会社 | 部分共振方式の電圧降圧型電源回路 |
| US5671130A (en) * | 1996-08-23 | 1997-09-23 | Allen-Bradley Company, Inc. | Method and apparatus for controlling voltage reflections using a motor controller |
| US5859519A (en) * | 1997-05-29 | 1999-01-12 | General Electric Company | Single phase motor drive |
-
1997
- 1997-07-08 JP JP9197733A patent/JPH1132481A/ja active Pending
-
1998
- 1998-06-23 US US09/102,662 patent/US5995381A/en not_active Expired - Fee Related
- 1998-06-29 TW TW087110512A patent/TW411648B/zh not_active IP Right Cessation
- 1998-07-03 EP EP98305331A patent/EP0891036A3/en not_active Ceased
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009207353A (ja) * | 2001-05-04 | 2009-09-10 | Power Integrations Inc | エネルギ伝達エレメントの入力にわたる電圧から導かれた電流に応答するための回路および方法 |
| JP2012085528A (ja) * | 2001-05-04 | 2012-04-26 | Power Integrations Inc | エネルギ伝達エレメントの入力にわたる電圧から導かれた電流に応答するための回路および方法 |
| JP2013226047A (ja) * | 2001-05-04 | 2013-10-31 | Power Integrations Inc | エネルギ伝達エレメントの入力にわたる電圧から導かれた電流に応答するための回路および方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW411648B (en) | 2000-11-11 |
| EP0891036A3 (en) | 1999-04-14 |
| EP0891036A2 (en) | 1999-01-13 |
| US5995381A (en) | 1999-11-30 |
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