JPH113245A

JPH113245A - スマートデバッグインターフェース回路

Info

Publication number: JPH113245A
Application number: JP9260383A
Authority: JP
Inventors: Christian Ponte; クリスチャン、ポント
Original assignee: VLSI Technology Inc
Current assignee: Philips Semiconductors Inc
Priority date: 1997-02-28
Filing date: 1997-09-25
Publication date: 1999-01-06
Also published as: US5915083A; EP0862116A3; EP0862116A2; US6202172B1

Abstract

(57)【要約】（修正有）【課題】多数のシリアルスキャンセルを含み、一方バ
ウンダリスキャンの遅延を生じさせない。【解決手段】スマートデバッグインターフェース回路
は命令レジスタとデータレジスタを含み、これら命令レ
ジスタとデータレジスタは一つのインターフェースポー
トに接続する。このインターフェースポートはスマート
デバッグインターフェース回路をホストコンピュータシ
ステムに接続する。制御論理回路が命令レジスタ、デー
タレジスタ、及びインターフェースポートに接続する。
この制御論理回路はプログラマブルデジタルプロセッサ
に対しホストコンピュータシステムのデバッグプログラ
ムをインターフェースする。さらに、命令バス又はデー
タバスにバウンダリスキャン遅延を生じさせることなく
デバッグプログラムとプログラマブルデジタルプロセッ
サをインターフェースする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は集積回路装置の診断
テスト及びデバッグに関する。詳細には、本発明はプロ
グラマブルデジタルプロセッサのアプリケーションをデ
バッグするための最適化診断テスト及びデバッグインタ
ーフェース回路に関する。

【０００２】

【従来の技術】日常生活で一般的な多くの装置は複雑な
集積回路を利用している。その例はデスクトップコンピ
ュータ、ビデオゲーム、自動販売機、そしてさらに公衆
電話を含んでいる。これら装置はしばしばそれらのシス
テム内に組み込まれたプログラマブルデジタルプロセッ
サを含んでいる。それらデジタルプロセッサは一般にユ
ーザ所望のインターフェース（例えば、選択メニュー）
として作用しそしてユーザーの要求（例えば電話をかけ
たりサービスを注文したり）に応じるために必要な実際
の電子的処理を実行する。装置が複雑且つ精緻になるに
従ってプログラマブルデジタルプロセッサを含むシステ
ムも複雑になる。

【０００３】このような装置及びアプリケーションは複
雑になって来ているので、装置を動作させるデジタルシ
ステムの設計、テスト及びデバッグのタスクはより複雑
になっている。常に進む精巧化はより密度の高い集積回
路板及びより高い集積度の要素を要求する。システム設
計の有効性及び装置の適正な機能性の評価が新しい装置
のアプリケーションを開発する上で重要になってきてい
る。

【０００４】この点に鑑みて、ＩＥＥＥの援助のもとで
電子機器産業は電子機器の構成についての広く使用され
そして広く支持された産業規格を使用している。その規
格ＩＥＥＥ１１４９．１ー１９９０はインダストリア
ルジョイントテストアクショングループ（ＪＴＡＧ）に
より開発されそして普及されたものである。”ＪＴＡＧ
仕様”では、システムレベルの電子装置とボードレベル
の電子装置の両方が仮想的にはアクセス不能な内部回路
ノード及びレジスタへのアクセスを可能にするテストア
クセスポート（ＴＡＰｓ）を含んでいることが要求され
る。ＪＴＡＧ規格はさらに”バウンダリスキャン”アー
キテクチャー、内部”シリアル走査”アーキテクチャー
及び内部信号及びバスの状態及び内部レジスタのコンテ
キストへのアクセスを可能にするステートマシンを規定
している。

【０００５】ＪＴＡＧバウンダリスキャンアーキテクチ
ャーを実行するには、装置の要素或るいは、回路板は各
要素のピン又は回路板コネクター間で行われる境界スキ
ャンセルを含んでいなければならない。境界スキャンセ
ルは互いに接続されて集積回路の周辺に走査チェーン
（例えば、シフトレジスタパス）を形成し、従って、こ
れを”バウンダリスキャン”と呼ぶ。

【０００６】ＪＴＡＧシリアル走査アーキテクチャーを
実行するには、装置の要素或るいは回路板は集積回路又
は要素を含む回路装置内に直接にスキャンセルを含んで
いなければならない。境界スキャンセルは周辺に限定さ
れるが、シリアルスキャンセルは個々の要素あるいは回
路板の回路装置内に配置される。シリアルスキャンセル
は、境界スキャンセルを用いてはアクセス不能な内部信
号及び内部レジスタへのアクセスを与えることが出来
る。個々のシリアルスキャンセルは、直列に接続されて
集積回路の内部を通るシリアル走査チェーンを形成す
る。

【０００７】シリアル走査チェーンとバウンダリスキャ
ンチェーンは、共にＪＴＡＧＴＡＰ（テストアクセス
ポート）に接続される。ＴＡＰは、バウンダリスキャン
アーキテクチャーそして／又はシリアル走査アーキテク
チャーをアクセスする標準化された方法を与えるＪＴＡ
Ｇ仕様の状態マシンを実行する。一方、ＴＡＰは、テス
ト及びデバッグプログラムを実行するコンピュータシス
テムに接続される。

【０００８】従来技術を示す図１を参照するに、バウン
ダリスキャンチェーンを組み込んだシステム１００が示
されている。システム１００は８本のデータバス１０３
ａ−１１０ａを有するプログラマブルデジタルプロセッ
サ（例えばデジタル信号プロセッサ）を含む。データバ
ス１０３ａ−１１０ａは、対応する境界スキャンセル１
２１ー１２８にそれぞれ接続され、そして次にそれぞれ
バス１０３ｂ−１１０ｂを介してメモリコントローラ１
０２に接続される。上述のように、境界スキャンセル１
２１ー１２８はライン１１５を介してＴＡＰ１３０に直
列に接続される。境界スキャンセル１２１ー１２８は、
ＴＡＰ１３０を介してデバッグプログラムにより規定さ
れるようにバス１０３ａ−１１０ａ上の値をラッチする
ラッチとして機能することができる。境界スキャンセル
１２１ー１２８はまたドライバーとしても機能できるの
であり、即ちそれらセルはバス１０３ｂ−１１０ｂに値
を入れることが出来る。例えば、システム１００が正常
に機能するとき、バス１０３ｂ−１１０ｂにある信号は
境界スキャンセル１２１ー１２８を介してバス１０３ｂ
−１１０ｂを”通過する”。しかしながら、システム１
００がデバッグモードで機能するとき、境界スキャンセ
ル１２１ー１２８はバス１０３ａ−１１０ａを値が通過
するときそれらの値を読み取り、或るいはデジタルプロ
セッサ１０１用のテスト命令を含むテスト値をバス１０
３ｂ−１１０ｂに入れることが出来る。

【０００９】

【発明が解決しようとする課題】しかしながら、装置に
含まれるテスト回路装置がその装置を含む回路装置にと
って”透明”でないという問題がある。例えば、システ
ム１００においてＴＡＰ１３０及び境界スキャンセル１
２１ー１２８を含む回路装置はデジタル信号プロセッサ
１０１の性能に多数の逆効果を及ぼす。デジタルプロセ
ッサ１０１とメモリコントローラ１０２との間にスキャ
ンセル１２１ー１２８を挿入することにより、デジタル
プロセッサ１０１とメモリコントローラ１０２との間の
バスは、二組のバス１０３ａ−１１０ａとバス１０３ｂ
−１１０ｂに”分け”られる。このようにバスを分ける
ことにより、バウンダリスキャンの遅延が、デジタル信
号プロセッサ１０１からメモリコントローラ１０２に送
られる各ワードに、そのワードが境界スキャンセル１２
１ー１２８に通されるとき、加算される。システム１０
０がより多くの要求されるアプリケーションを実行すれ
ば、それだけバウンダリスキャンの遅延は大きくなる。

【００１０】シリアル走査アーキテクチャーにも問題が
ある。シリアルスキャンセルはバウンダリスキャンの遅
延の問題を避けることが出来るかも知れないが、集積回
路装置の回路内へのシリアルスキャンセルの組み込みは
非常に高価なものとなる傾向がある。集積回路へシリア
ルスキャンセルを組み込むためには、その集積回路を含
む回路をシリアルスキャンセルを含む回路へと再設計し
なければならない。例えば、デジタル信号プロセッサ１
０１について、シリアル走査チェーンを組み込むために
はそのチェーンを含む回路をデジタル信号プロセッサ１
０１を含む回路に入れるように設計することになる。こ
れはデジタル信号プロセッサ１０１のトランジスターの
数、デジタル信号プロセッサ１０１を形成するに要する
シリコンの面積及びデジタル信号プロセッサ１０１の複
雑性を増大させる。

【００１１】シリアル走査チェーン及びバウンダリスキ
ャンチェーンに関連するこれらの問題を解決するため
に、多くのシステム設計者はシステム１００で実行され
るアプリケーションに特殊なテストモニターコードを組
み込んでいる。このテストモニターコードはハードウエ
アではなくソフトウエアを介して情報を記録する。しか
しながら、テストモニターソフトウエアは”通常”のア
プリケーションソフトウエアを記憶するに必要なメモリ
のサイズを増大させる。或る種のアプリケーション（例
えば、公衆電話）では、これは非常に大きな問題であ
る。

【００１２】従って、従来技術の欠点を排除する解決法
が望まれている。この望まれている解決法は、テスト中
のプログラマブルデジタルプロセッサシステムに対する
逆効果を避けつつ従来のテストインターフェースの利点
を保持するべきものである。またその解決法は、工業規
格ＪＴＡＧインターフェースと完全な互換性をもつべき
である。またその解決法は多数のシリアルスキャンセル
を含むことによりプログラマブルデジタルプロセッサシ
ステム集積回路のサイズを増大させるものであってはな
らない。さらに、境界スキャンセルを有するプログラマ
ブルデジタルプロセッサに接続するバスを分割すること
によりバウンダリスキャンの遅延を生じさせてはならな
い。さらにまた、その解決法はプログラマブルデジタル
プロセッサシステムのアプリケーションソフトウエアを
記憶するに必要なメモリの量を増大させてはならない。
本発明は上記の要求を満足する。

【００１３】

【課題を解決するための手段】本発明は、デジタルプロ
セッサシステムにおいて診断テストを行うためのスマー
トデバッグインターフェース回路を含む。本発明のスマ
ートデバッグインターフェース回路は、プログラマブル
デジタルプロセッサの命令バスの接続するための命令レ
ジスタを含む。この命令レジスタは命令バスに命令を駆
動し、そして命令バスから命令を読出すように機能す
る。命令レジスタは、命令バスに並列に接続される。本
発明のスマートデバッグインターフェース回路はプログ
ラマブルデジタルプロセッサのデータバスに接続するた
めのデータレジスタを含む。このデータレジスタはデー
タバスからデータを読み出すように動作し、そしてデー
タバスに並列に接続される。これら命令レジスタとデー
タレジスタは、一つのインターフェースポートに接続さ
れる。このインターフェースポートは、スマートデバッ
グインターフェース回路をホストコンピュータシステム
に接続される。制御論理回路も本発明のスマートデバッ
グインターフェース回路に含まれている。この制御論理
回路は、命令レジスタ、データレジスタ、及びインター
フェースポートに接続される。この制御論理回路は、プ
ログラマブルデジタルプロセッサに対しホストコンピュ
ータシステムのデバッグプログラムのインターフェース
を行う。さらに、この制御論理回路は、命令バス又はデ
ータバスにバウンダリスキャン遅延を生じさせることな
くデバッグプログラムとプログラマブルデジタルプロセ
ッサのインターフェースを行う。

【００１４】このように、本発明のスマートデバッグイ
ンターフェース回路は、テスト中のプログラマブルデジ
タルプロセッサシステムに悪影響を与えることなく、従
来のテストインターフェースの利点をもたらす診断的な
修理及び修復法を提供する。本発明のシステムは、工業
規格ＪＴＡＧインターフェースと完全な互換関係にあ
る。本発明のシステムは、多数のシリアルスキャンセル
を含むことによりプログラマブルデジタルプロセッサシ
ステム集積回路のサイズを増大させることがない。さら
に、本発明のシステムは、境界スキャンセルを有するプ
ログラマブルデジタルプロセッサに接続するバスを分割
することによるバウンダリスキャンの遅延を生じさせな
い。さらに他の利点として、本発明のスマートデバッグ
インターフェース回路はプログラマブルデジタルプロセ
ッサシステムのアプリケーションソフトウエアを記憶す
るに必要なメモリの量を増大させない。

【００１５】

【発明の実施の形態】プログラマブルデジタルプロセッ
サシステムの診断テスト及びデバッグを行うためのスマ
ートデバッグインターフェース回路を開示する。以下の
記述において、本発明の完全な理解のために、多数の特
定の詳細を説明のためにに挙げる。しかしながら、本発
明はそれらの詳細がなくとも実施可能であることは当業
者には明かである。また、周知の構造、装置及びプロセ
スは本発明を不必要に不明確にしないためにブロック図
で示している。

【００１６】本発明は、プログラマブルデジタルプロセ
ッサシステムの診断的なテスト及び修復を行うためのス
マートデバッグインターフェース回路を備えている。こ
のスマートデバッグインターフェース回路は、プログラ
マブルデジタルプロセッサを組み込んだ装置を修復し、
診断しそして修理するためのＪＴＡＧ仕様のインターフ
ェースである。本発明は、外部のホストコンピュータシ
ステムで実行されるデバッグプログラムを含む。このデ
バッグプログラムは、このスマートデバッグインターフ
ェース回路を介してプログラマブルデジタルプロセッサ
装置とインターフェースされ、プログラマブルデジタル
プロセッサ装置の効率のよい正確な修復を可能にする。
さらに、制御論理回路がプログラマブルデジタルプロセ
ッサ装置の命令バス又はデータバスにバウンダリスキャ
ン遅延を与えることなく、プログラマブルデジタルプロ
セッサとデバッグプログラムのインターフェースを行
う。このように、本発明のスマートデバッグインターフ
ェース回路は、テスト中のプログラマブルデジタルプロ
セッサシステムに生じる悪影響を避けつつ従来のテスト
インターフェースの利点を与える診断的修理及び修復法
を与えるものである。本発明のシステムは、工業規格Ｊ
ＴＡＧインターフェースと完全な互換性を有し、多数の
シリアルスキャンセルを含むことによりプログラマブル
デジタルプロセッサシステム集積回路のサイズを増大さ
せることがなく、境界スキャンセルを有するプログラマ
ブルデジタルプロセッサに接続するバスを分割すること
によるバウンダリスキャンの遅延を生じさせない。本発
明及びその利点を以下に詳細に述べる。

【００１７】図２は本発明の一実施例によるスマートデ
バッグインターフェース回路を組み込んだシステム２０
０のブロック図である。この実施例では、システム２０
０はデジタル信号プロセッサ（ＤＳＰ）２０２、スマー
トデバッグインターフェース回路（ＳＤＩ）２０３，ホ
ストコンピュータシステム２０４を含む。ＤＳＰ２０２
は命令バス２０５、制御バス２０６、データバス２０７
を介してスマートデバッグインターフェース回路２０３
に接続する。スマートデバッグインターフェース回路２
０３は、ＪＴＡＧインターフェースバス２０８を介して
ホストコンピュータシステム２０４に接続する。ＤＳＰ
２０２も、命令バス２０５及びデータバス２０７を介し
てメモリ２０９に接続される。ＤＳＰ２０２，命令バス
２０５、制御バス２０６、データバス２０７、メモリ２
０９及びスマートデバッグインターフェース回路２０３
は、単一の集積回路２０１として製造される。この集積
回路２０１は、インターフェースバス２０８を介してホ
ストコンピュータシステム２０４に接続する。

【００１８】スマートデバッグインターフェース回路２
０３は、ホストコンピュータシステム２０４のデバッグ
プログラムをＤＳＰ２０２のインターフェースを行うこ
とにより機能する。本発明のデバッグプログラムを用い
ることにより、ユーザはＤＳＰ２０２を用いて診断、テ
スト及びデバッグアプリケーションを実行できる。本発
明は並列に命令バス２０５とデータバス２０７に接続す
ることによりこれらの機能を行う。その際、ＳＤＩ２０
３は、命令バス２０５に命令を駆動し、そしてデータバ
ス２０７からデータを読み取ることによりＤＳＰを操作
することが出来る。

【００１９】集積回路２０１をデバッグすべきときに
は、本発明のＳＤＩ２０３がＤＳＰ２０２を待機状態に
する。ＳＤＩ２０３は、次にメモリ２０９をトライステ
ートにし、そして命令バス２０５に一つの命令を駆動す
る。またＳＤＩ２０３は命令バス２０５と接続する他の
装置をトライステートにする。次に、ＳＤＩ２０３はＤ
ＳＰ２０２を１サイクル作動させそしてＤＳＰ２０２は
ＳＤＩ２０３により与えられた命令を取り出す。このよ
うに、ＤＳＰ２０２はメモリ２０９に対抗するものとし
てＳＤＩ２０３により与えられる命令を次々に実行す
る。一時に一個ずつ命令を実行することにより、ホスト
コンピュータシステム２０４のデバッグプログラムは集
積回路２０１についてのアプリケーションソフトウエア
におけるいかなる問題をも修復しそして診断することが
出来る。

【００２０】このデバッグプログラムは、ＤＳＰ２０２
の内部的に模倣された”コピー”をソフトウエア内に維
持する。ＤＳＰ２０２のこの模倣されたバージョンを用
いてデバッグプログラムは、一時に一個ずつ命令を実行
するとき内部レジスタ及び内部バスの内容とコンテキス
トを維持する。特定の命令ＤＳＤＩ２０３を介してＤＳ
Ｐ２０２に送ることが出来る。これらの命令の順序と性
質及び内部レジスタ及び内部バスにおける結果としての
変化が次に期待される結果に対して評価される。このよ
うに、システム２００のユーザーは集積回路２０１用の
アプリケーションソフトウエアを修復する。

【００２１】従来のデバッグシステムでは、内部レジス
タ及び内部バス信号の内容にアクセスするためにしばし
ばモニタープログラムを使用する。従来のモニタープロ
グラムのテストモニターコードはＤＳＰの内部信号及び
バスの状態及びそのＤＳＰの内部レジスタのコンテキス
トを記録する。従来のモニタープログラムは通常のアプ
リケーションソフトウエアを記憶するために必要なメモ
リ（例えば、メモリ２０９）のサイズを増加させる。し
かしながら、本発明のシステム（例えば、システム２０
０）の修復と修理はＤＳＰ（例えば、ＤＳＰ２０２）の
メモリから実行されるテストモニタープログラムを必要
としない。システム２００では、デバッグプログラムは
ホストコンピュータシステム２０４で実行される。この
デバッグプログラムはコピーすることによりホストコン
ピュータシステム２０４のメモリ２０９内の内部レジス
タ及びバスの内容とコンテキストを維持する。従って、
ＤＳＰ２０２に接続するメモリ２０９は影響されない。

【００２２】このように、本発明のシステムはＤＳＰ２
０２で走行するモニターソフトウエアを必要としない。
本発明のＳＤＩ２０３はＤＳＰ２０２でモニターソフト
ウエアを同時に走行させることなく集積回路２０１のテ
ストとデバッグを可能にする。集積回路２０１にＳＤＩ
２０３を含めることは集積回路のトランジスターの数を
増大させるが、その増大の量はモニタープログラムに合
うような大型のメモリ２０９を付加することによる増大
より著しく小さい。

【００２３】ＳＤＩ２０３はホストコンピュータシステ
ム２０４とのインターフェース用の４ピンＪＴＡＧ仕様
ＴＡＰを含む。ＳＤＩ２０３のＴＡＰはインターフェー
スバス２０８を介してホストコンピュータシステム２０
４に接続する。本発明は標準ＪＴＡＧインターフェース
に完全に適合している。ＪＴＡＧの４ピンインターフェ
ースを用いることにより、本発明のシステムは集積回路
２０１のピン数に対する影響は最小である。規格ＪＴＡ
Ｇインターフェースの部分をここで述べるが、規格ＪＴ
ＡＧインターフェースの構造と動作は周知であり当業者
により広く用いられている。規格ＪＴＡＧインターフェ
ースのこれ以上の詳細については、ＩＥＥＥ規格１１４
９．１−１９９０、”ＩＥＥＥスタンダードテストアク
セスポートアンドバウンダリースキャンアーキテクチャ
ー”を参照することができる。従って、この規格に準拠
する他のＩＣチップと同様に、本発明のＳＤＩ２０３は
テストアクセスポート（ＴＡＰ）及び関連するテストア
クセスポートコントローラ（ＴＡＰＣ）を有する。この
規格は、ＴＡＰを介するＩＣとホストコンピュータシス
テム２０４のデバッグプログラムとの間の通信方法を正
確に限定している。この規格に対する産業界の広い支持
により、テストに関するかぎり種々の製品間でのＩＣの
互換性が得られる。

【００２４】本発明のＳＤＩ２０３とＤＳＰ２０２は、
単一の集積回路（例えば、集積回路２０１）に集積され
るが、本発明のシステムは異なるレベルの集積での使用
に適していることに注意すべきである。例えば、適正な
信号がＤＳＰ２０２を含む集積回路外で使用できる場
合、ＳＤＩ２０３はＤＳＰ２０２とは別の集積回路にお
いてプログラマブルロジックで実現できる。

【００２５】さらに、本発明のＳＤＩ２０３は、ＤＳＰ
２０２に対し完全な読み取り及び書き込みアクセスを有
することに注意すべきである。上述のように、ＳＤＩ２
０３は命令バス２０５、制御バス２０６及びデータバス
２０７を介してＤＳＰ２０２に接続する。これはＳＤＩ
２０３にＤＳＰ２０２のレジスタ及びメモリ２０９への
書き込みそしてそれらからの読み取る能力を与える。こ
のように、ホストコンピュータシステム２０４でのデバ
ッグプログラムは、ＤＳＰ２０２のレジスタ及びメモリ
２０９のアドレススペースの両方から読み取ることが出
来、そしてそれらに書き込むことが出来る。命令はＤＳ
Ｐ２０２に通され、データはＳＤＩ２０３内のＴＡＰを
介してＤＳＰ２０２から読み取ることができる。

【００２６】本発明によるシステムは、限りない大量の
ソフトウエアに対してブレークポイントを与える。これ
らソフトウエアブレークポイントは、ホストコンピュー
タシステム２０４内のＤＳＰ２０２のエミュレーション
により作られ、そして特定のポイントでデバッグを行う
ためにＤＳＰ２０２で走行するアプリケーションプログ
ラムを停止させるための手段を与える。ＤＳＰ２０２の
模倣（例えば、内部レジスタ等の値）は、デバッグプロ
グラムによりホストコンピュータシステム２０４のメモ
リに維持される。ＳＤＩ２０３はハードウエアのブレー
クポイントの数を小さく保持し、ＳＤＩ２０３を含む論
理回路を小さく且つコンパクト（例えば、３０００個未
満の論理ゲート）にする。この小型化により集積回路２
０１の体積的な影響が低下する。

【００２７】図３は、本発明による複数のスキャンセル
３００を示す。典型的なＤＳＰ（例えば、ＤＳＰ２０
２）はそのそれぞれ命令バス（例えば、命令バス２０
５）とデータバス（例えば、データバス２０７）用の別
々のアドレス及びデータラインを有する。この実施例で
は、バスライン３０１ー３０８は図２に示す命令バス２
０５のデータラインを含むが、同数のスキャンセルが図
２のデータバス２０７に同様に接続されることに注意す
べきである。スキャンセル３２１ー３２８はデータライ
ン３０１ー３０８にそれぞれ接続される。これらスキャ
ンセル３００は全体としてＳＤＩ２０３に一個のシフト
レジスタを含み、そしてデータライン３０１ー３０８か
らデータをよみとりそして／またはそれらにデータを駆
動するために用いられる。スキャンセル３００はＳＤＩ
２０３を含む回路の残りの部分にライン３１０を介して
接続される。

【００２８】これらスキャンセル３００はデータライン
３０１ー３０８に並列に接続される。このように、スキ
ャンセル３００はデータライン３０１ー３０８を”ブレ
ーク”しない。かくして、ＤＳＰ２０２及びデータライ
ン３０１ー３０８に接続する他の装置の動作速度は複数
のスキャンセル３００を含むことによっては低下しな
い。このように、本発明のＳＤＩは境界スキャンセルに
よって生じるＤＳＰ２０２のバスのブレークがなく、従
ってバウンダリスキャンの遅延を生じさせない。図４は
本発明の一実施例によるＳＤＩ２０３の機能的ブロック
図である。ブロック図４００は本発明のシステムを実行
する機能的ブロックの一部の一例を示していることに注
意すべきである。従って、ブロック図４００に示す多く
の詳細部分は本発明の範囲内で変更できる。ブロック図
４００はＤＳＰ２０２を示す。この実施例において、Ｄ
ＳＰ２０２はイスラエル国テルアビブのデジタルシグナ
ルプロセッサインコーポレーテッド社製のパインＤＳＰ
コアー（あるいは、他の同様なコアー、例えば、オーク
ＤＳＰコアー）を含む。かくして、ＤＳＰ信号ＰＰＡ
Ｎ、ＩＤＰ、ＷＡＩＴ、ＦＥＴＣＨ、ＥＰＩ、ＩＡＣＫ
Ｎ、ＰＤＡＮ、ＧＤＰ，及びＥＸＴ７（以下、単にＤＳ
Ｐ制御信号と呼ぶ）はパインＤＳＰコアーの制御信号で
ある。ＤＳＰ制御信号は制御バス２０６（図２に示す）
の信号を含む。制御ロジック４０１は、ＤＳＰ制御信号
ＷＡＩＴ，ＦＥＴＣＨ，ＥＰＩ，ＩＡＣＫＮに関連す
る。一般に、制御ロジック４０１はＳＤＩ２０３の動作
を管理しそして調整する。ブレークポイントレジスタＢ
ＰＲｅｇ４０２及びＢＰＲｅｇ４０３はＰＰＡＮ及びＰ
ＤＡＮにそれぞれ関連する。ＤＳＰ信号ＧＤＰ及びＥＸ
Ｔ７はデータレジスタ４０７に関連する。プログラムレ
ジスタ４０５はＩＤＰに関連する。信号ＴＭＳ，ＳＣＬ
Ｋ，ＳＣＯ，ＳＣＩはＪＴＡＧ仕様ＩＥＥＥ１１４９．
１−１９９０に詳細に記載されている工業規格ＪＴＡＧ
インターフェース信号（以下、ＪＴＡＧ信号と呼ぶ）で
ある。

【００２９】ブロック図４００はＪＴＡＧ規格の状態マ
シンを作るＳＤＩ２０３の機能的ブロック図である。こ
の状態マシンは、標準化された手段でＪＴＡＧＴＡＰコ
ントローラ４０８にアクセスしそして規格ＪＴＡＧ信号
４２０を利用することが出来るようにする。ＪＴＡＧ信
号４２０はホストコンピュータシステム２０４に接続す
るＪＴＡＧインターフェースバス２０８（図２に示す）
を通る。このように、規格ＪＴＡＧシリアルバスの部分
を述べたが、規格ＪＴＡＧシリアルバスは周知であり、
当業者により広く使用されている。その更に詳細な点に
ついてはＩＥＥＥ規格１１４９．１を参照されたい。

【００３０】さらに、命令レジスタＩｎｓｔＲｅｇ４０
４とプログラムレジスタＰｒｏｇＲｅｇ４０５は図３で
説明したように、複数のスキャンセル（例えば、スキャ
ンセル３００）からなる。かくして、命令レジスタ４０
４とプログラムレジスタ４０５は前述のようにバウンダ
リスキャン遅延を生じさせない。従って、ＤＳＰ２０２
及び命令バス２０５又はデータバス２０７のアドレスラ
インに接続する他の装置の動作は命令レジスター４０４
又はプログラムレジスタ４０５により低下しない。

【００３１】図５は本発明の一実施例の方法による状態
を有する状態マシン５００（例えば、図２のシステム２
００）を示す。状態マシン５００は本発明の制御ロジッ
クの一部であり、図４の機能ブロック図４００で行われ
る。状態マシン５００の個々の状態は本発明の一実施例
の方法の段階を含んでいる。状態マシン５００の状態の
それぞれは左上隅の番号で示す。

【００３２】電源を入れると、リセット信号がＳＤＩの
ロジックに加えられてＳＤＩを既知の状態にする。この
実施例では、このリセット信号はＤＳＰ２０２とＪＴＡ
ＧＴＡＰコントローラ４０８（図４に示す）に共通であ
り、両者は一つの既知の状態となる。これにより状態マ
シン５００は状態０となる。

【００３３】状態０はアイドル状態ＩＤＬＥである。状
態０において、ＤＳＰ２０２は、通常、メモリ（例え
ば、メモリ２０９）から命令を取り出し、そこに記憶さ
れた通常のアプリケーションソフトウエアを実行するよ
うに機能する。状態マシン５００は、アプリケーション
の処理が本発明のＳＤＩを介してホストコンピュータシ
ステム（例えば、図２に示すホストコンピュータシステ
ム２０４及びＳＤＩ２０３）のデバッグプログラムによ
り停止されるまで、状態０のままである。

【００３４】状態４は待機状態ＷＡＩＴ１であって、Ｄ
ＳＰを停止し、それを待機状態にすることにより生じ
る。この実施例においては、ＤＳＰはＳＤＩを介しての
マスク不能割り込み要求（ＮＭＩ）を行うことにより停
止される。ＮＭＩはそれが行われた時点で実行中の命令
の完了後アプリケーション処理を停止する。次に、ＳＤ
ＩはＤＳＰの命令バス及びデータバスに接続するメモリ
をトライステートにする。さらに、命令バス及びデータ
バスの接続する他の装置も上述のようにトライステート
とされる。メモリと他の装置とがトライステートとなる
と、状態マシンは待機状態ＷＡＩＴ１から状態７に移
る。

【００３５】１ＷＯＲＤ状態である状態７において、１
ワードの命令がＤＳＰに接続した命令バスに駆動され
る。この実施例のＤＳＰは２レベル複雑性をもつ命令を
サポートする。特に、この実施例のＤＳＰは単純な命令
及び複雑な命令をサポートする。単純な命令は１ワード
からなる。複雑な命令は２ワードからなる。従って、命
令が単純な命令の時、状態マシンは状態３に移る。その
単純な命令が複雑な命令であれば、状態マシンは状態６
に進む。さらに、状態マシンが第１ワードの実行前に停
止命令を受けるとすれば、状態マシンは状態０に戻る。

【００３６】状態３はＮＯＰ１状態であって、状態７で
実行された命令は単純な命令であった。従って、その命
令は１サイクルで実行される。しかしながら、この実施
例のＤＳＰは３段実行パイプラインを含む。このパイプ
ラインにおいて命令は一時に１段を通る。従って、本発
明のＳＤＩは、１ワードの単純な命令が通るときにパイ
プラインを満たすために２個の”無動作”（ＮＯＰ）命
令を加算する必要がある。このように、状態３におい
て、第１のＮＯＰ命令が挿入されそして状態マシンは状
態５に進む。

【００３７】状態５、すなわちＮＯＰ２状態において、
第２ＮＯＰ命令が挿入される。この時点で、ＤＳＰは完
了した命令を有する。この状態マシーンは、引き続いて
状態４、ＷＡＩＴ１に進み、ホストコンピュータシステ
ム上のデバッギングプログラムからの次の命令を待つ。

【００３８】状態６、ＷＡＩＴ２状態では、命令が複雑
であり、本発明のＳＤＩはこの複雑な命令の第２ワード
を待つ。この第２ワードをデバッグプログラムから受け
ると、状態マシンは状態２に進む。或いは、状態マシン
は次のクロックサイクルの複雑命令の第２ワード（例え
ば、状態２）に直接進むことが出来る。

【００３９】状態２、即ち２ＷＯＲＤＳ状態において、
複雑命令の第２ワードが本発明のＳＤＩを介してデバッ
グプログラムから入る。この３段パイプラインには複雑
命令の第１ワードそして次に第２ワードが入る。状態マ
シンは次に状態３に進む。従って、本発明のＳＤＩは上
述のように２個のＮＯＰ命令を加算する。状態３におい
て、第１ＮＯＰ命令が加算され、そして状態５において
第２ＮＯＰ命令が加算される。状態マシンは次に上述の
ように状態４に戻り、次の命令を待つ。

【００４０】本発明のＳＤＩは、命令がパイプラインを
通り続けるように所要の数のＮＯＰ命令を自動的に与え
る。ＮＯＰ命令を入れるプロセスは、ＳＤＩ（例えば、
図４のＳＤＩ２０３）のロジックにより自動的に行われ
る。挿入されるＮＯＰ命令の数はＳＤＩを用いる特定の
プログラマブルデジタルプロセッサにより決まる。例え
ば、２レベルパイプラインを有するコアーでは１個のＮ
ＯＰ命令が必要であり、４レベルパイプラインを有する
コアーでは３個のＮＯＰ命令が必要である。従って、本
発明は異なる長さのパイプラインを有するプログラマブ
ルデジタルプロセッサと共に機能するように容易に調整
される。ＮＯＰ命令は、任意の一時に１個のみの”真”
の命令が実行されるようにパイプラインを”クリーン”
にするように作用する。

【００４１】本発明のＳＤＩは、割り込みをサポートす
る回路を有するプログラマブルデジタルプロセッサ（例
えば、ＤＳＰ２０２）と共に機能する。割り込みは、Ｄ
ＳＰがアプリケーションで走行中であり、ユーザがその
アプリケーションを停止してデバッグしたい場合に要求
される。ＤＳＰの割り込みサブシステムは、デバッグプ
ロセスのためにＤＳＰを停止させるために使用される。
ＮＭＩ（マスク不能割り込み）が出されると、ＤＳＰは
停止し、自動的にそのパイプラインをクリーンにしそし
て割り込み肯定応答を出すのであり、これらはすべて現
在実行中の命令の完了時に行われる。割り込みサービス
ルーチン用のベクトルはＳＤＩにより与えられる。メモ
リはトライステートとされ、そしてＳＤＩは次に一時に
１個ずつ命令をＤＳＰに与え始め、デバッグプロセスを
行う。このデバッグプロセスが終了すると、ＳＤＩは割
り込み命令からのリターンを出し、メモリをトライステ
ートから解放する。この割り込みからのリターンがＤＳ
Ｐに入ると、そのアプリケーションは割り込まれたとこ
ろからのアドレスで再スタートし、割り込まれたアプリ
ケーションの実行を続ける。

【００４２】

【発明の効果】このように、本発明のＳＤＩは、テスト
中のプログラマブルデジタルプロセッサシステムに悪影
響を与えることなく従来のテストインターフェースの利
点をあたえる診断的な修理及び修復法を提供する。本発
明のシステムは、完全に制御可能であり且つ工業規格Ｊ
ＴＡＧインターフェースと完全な互換関係にある。本発
明のシステムは多数のシリアルスキャンセルを含むこと
によりプログラマブルデジタルプロセッサシステム集積
回路のサイズを増大させることがない。さらに、本発明
のシステムは境界スキャンセルを有するプログラマブル
デジタルプロセッサのバスをブレークすることによるバ
ウンダリスキャンの遅延を生じさせない。さらに他の利
点として、本発明のスマートデバッグインターフェース
回路はプログラマブルデジタルプロセッサシステムのア
プリケーションソフトウエアを記憶するに必要なメモリ
の量を増大させない。

【００４３】本発明、即ちスマートデバッグインターフ
ェース回路を説明した。本発明の特定の実施例の以上の
説明は例示のためのものである。これらは総てではな
く、或いは本発明を開示したものに制限するものではな
く、以上の説明から多くの変形及び変更をなすことは可
能である。実施例は本発明の原理及びその応用を説明す
るため、そしてそれにより当業者が意図する特定の使用
に合ったように本発明及び種々の変更を伴った種々の実
施例を利用できるようにするために選ばれたものであ
る。

【図面の簡単な説明】

【図１】バウンダリスキャンチェーンを組み込んだ従来
のプログラマブルデジタルプロセッサシステムを示すブ
ロック図。

【図２】本発明の一実施例によるスマートデバッグイン
ターフェース回路を組み込んだシステムのブロック図。

【図３】本発明による複数のスキャンセルを示すブロッ
ク図。

【図４】本発明の一実施例によるスマートデバッグイン
ターフェース回路の機能的ブロック図。

【図５】本発明の一実施例の方法による状態を有する状
態マシンを示す説明図。

【符号の説明】

２０１集積回路２０２デジタル信号プロセッサ２０３スマートデバッグインターフェース回路２０４ホストコンピュータシステム２０５命令バス２０６制御バス２０７データバス２０８ＪＴＡＧインターフェースバス２０９メモリ

Claims

【特許請求の範囲】

【請求項１】下記要件を特徴とする、プログラマブルデ
ジタルプロセッサ装置用のソフトウエアアプリケーショ
ンをデバッグするためのスマートデバッグインターフェ
ース回路：プログラマブルデジタルプロセッサの命令バ
スに並列に接続され、その命令バスを駆動するようにな
った命令レジスタ；上記プログラマブルデジタルプロセ
ッサのデータバスに並列に接続され、そのデータバスか
らの読取を行うようになったデータレジスタ；上記命令
レジスタ及び上記データレジスタに接続され、ホストコ
ンピュータシステムに接続するためのインターフェース
ポート；上記プログラマブルデジタルプロセッサに接続
するための制御論理回路であって、上記データレジス
タ、上記命令レジスタ及び上記インターフェースポート
に接続され、そのプログラムが上記命令バス又は上記デ
ータバスにバウンダリスキャンバス遅延を生じさせるこ
となく、上記プログラマブルデジタルプロセッサに対し
て上記ホストコンピュータシステムのデバッギングプロ
グラムのインターフェースを行う前記制御論理回路。
【請求項２】前記命令レジスタは、前記命令バスが上記
命令レジスタにより破壊されないように上記命令バスに
並列に接続され、前記データレジスタは、前記データバ
スが上記データレジスタにより破壊されないように上記
データバスに並列に接続された請求項１のスマートデバ
ッグインターフェース回路。
【請求項３】下記要件を特徴とする、プログラマブルデ
ジタルプロセッサ装置をデバッグするためのシステム：
プログラマブルデジタルプロセッサの命令バスに接続さ
れた命令レジスタであって、その命令バスが上記命令レ
ジスタにより破壊されないように、上記命令バスに並列
に接続された上記命令レジスタ；上記プログラマブルデ
ジタルプロセッサのデータバスに接続するためのデータ
レジスタであって、そのデータバスが上記データレジス
タにより破壊されないように、上記データバスに並列に
接続された上記データレジスタ；上記命令レジスタ及び
上記データレジスタに接続された、ホストコンピュータ
システムに接続するためのインターフェースポート；上
記インターフェースポートに接続され、上記プログラマ
ブルデジタルプロセッサに対してインターフェースを行
うデバッギングプログラムを実行し、そして上記プロガ
ラマブルデジタルプロセッサで実行されるソフトウエア
アプリケーションをデバッグするための上記ホストコン
ピュータ；上記プログラマブルデジタルプロセッサに接
続するための制御論理回路であって、上記データレジス
タ、上記命令レジスタ及び上記インターフェースポート
に接続され、そのプログラムが上記命令バス又は上記デ
ータバスにバウンダリスキャンバス遅延を生じさせるこ
となくそして上記プログラマブルデジタルプロセッサの
動作速度を落すことなく、上記プログラマブルデジタル
プロセッサに対し上記デバッギングプログラムのインタ
ーフェースを行う前記制御論理回路。
【請求項４】前記命令レジスタは、前記命令バス上へ命
令を駆動するごとくなった請求項１記載の回路又は３記
載のシステム。
【請求項５】前記データレジスタは、前記データバスか
らデータを読取るようになった、請求項１記載の回路又
は３記載のシステム。
【請求項６】前記制御論理回路は、前記プログラマブル
デジタルプロセッサで実行されるデバッグのためのアプ
リケーションプログラムを停止するために上記プログラ
マブルデジタルプロセッサに割込みをアサートし、そし
てデバッグ後に上記アプリケーションプログラムを再ス
タートするために割込リターン命令をアサートする請求
項１記載の回路又は３記載のシステム。
【請求項７】前記制御論理回路は、前記プログラマブル
デジタルプロセッサが多段パイプラインを有する場合、
上記プログラマブルデジタルプロセッサが一時に一個の
命令を実行出来るように、上記プログラマブルデジタル
プロセッサに自動的に無動作命令を送る請求項１記載の
回路又は３記載のシステム。
【請求項８】前記インターフェースポートはＩＥＥＥス
タンダード１１４９．１に適合するものである、請求項
１記載の回路又は３記載のシステム。
【請求項９】前記制御論理回路は、前記命令レジスタが
前記命令バスを介して前記プログラマブルデジタルプロ
セッサに命令を発信出来るように、上記命令バスに接続
されたメモリをトライステートにするようになった請求
項１記載の回路又は３記載のシステム。
【請求項１０】前記制御論理回路は、前記命令が２ワー
ド命令であり且つ前記プログラマブルデジタルプロセッ
サが多段パイプラインを含むとき、上記プログラマブル
デジタルプロセッサが適正に実行するように、上記プロ
グラマブルデジタルプロセッサに対してインターフェー
スするごとくなった請求項１記載の回路又は３記載のシ
ステム。
【請求項１１】下記段階を含むことを特徴とする、メモ
リと、命令バス及びデータバスを介してこのメモリに接
続するプログラマブルデジタルプロセッサとを含むプロ
グラマブルデジタルプロセッサ装置をデバッグする方
法：ａ）装置のプログラマブルデジタルプロセッサに接続す
るスマートデバッグインターフェース回路を既知の状態
にするために、リセット命令をアサートする段階；ｂ）上記プログラマブルデジタルプロセッサを待機状態
にする段階；ｃ）上記スマートデバッグインターフェース回路を介し
て命令を上記プログラマブルデジタルプロセッサに出す
段階；ｄ）上記プログラマブルデジタルプロセッサが多段パイ
プラインを有するとき、上記プログラマブルデジタルプ
ロセッサが一時に一個の命令を実行出来るように、上記
スマートデバッグインターフェース回路を介して無動作
命令を送る段階；ｅ）上記プログラマブルデジタルプロセッサが上記命令
の実行を完了したとき、上記プログラマブルデジタルプ
ロセッサを待機状態にする段階。
【請求項１２】前記段階ｄ）は、上記プログラマブルデ
ジタルプロセッサが複数の段を有するパイプラインを有
する場合、上記プログラマブルデジタルプロセッサが一
時に一個の命令を実行出来るように、複数の無動作命令
を送る段階を含むごとくなった請求項１１の方法。
【請求項１３】下記段階をさらに含む請求項１１の方
法：前記命令が２ワード命令であるとき、上記命令の第
１ワードを出し、引き続いて第２ワードを出す段階；前
記プログラマブルデジタルプロセッサが一時に一個の命
令を実行するように、上記プログラマブルデジタルプロ
セッサが前記２ワード命令の実行を完了したとき上記プ
ログラマブルデジタルプロセッサを待機状態にする段
階。