JPH11308856A - チャージポンプ回路装置 - Google Patents
チャージポンプ回路装置Info
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- JPH11308856A JPH11308856A JP11161998A JP11161998A JPH11308856A JP H11308856 A JPH11308856 A JP H11308856A JP 11161998 A JP11161998 A JP 11161998A JP 11161998 A JP11161998 A JP 11161998A JP H11308856 A JPH11308856 A JP H11308856A
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- 239000003990 capacitor Substances 0.000 abstract description 10
- 230000000694 effects Effects 0.000 description 7
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- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
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- 230000003071 parasitic effect Effects 0.000 description 1
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- Semiconductor Memories (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】
【課題】 昇圧トランジスタを複数のグループに分離し
てバックゲート電位を徐々に高くすることにより倍増率
の大きなチャージポンプ回路を得る。 【解決手段】 ゲートとドレインとを短絡した１つのＮ
型ＭＯＳトランジスタＴ１〜Ｔ７と、前記短絡点に接続
した１つの容量Ｃ１〜Ｃ７を単位昇圧回路として構成
し、該単位昇圧回路を多数縦列接続してチャージポンプ
回路を構成すると共に、複数の単位昇圧回路を複数のグ
ループに分離し、各グループに異なるバックゲートバイ
アスを与える。少なくとも出力段を含むグループには、
その前段のグループで昇圧された電圧をバックゲートバ
イアスとして印加する。
てバックゲート電位を徐々に高くすることにより倍増率
の大きなチャージポンプ回路を得る。 【解決手段】 ゲートとドレインとを短絡した１つのＮ
型ＭＯＳトランジスタＴ１〜Ｔ７と、前記短絡点に接続
した１つの容量Ｃ１〜Ｃ７を単位昇圧回路として構成
し、該単位昇圧回路を多数縦列接続してチャージポンプ
回路を構成すると共に、複数の単位昇圧回路を複数のグ
ループに分離し、各グループに異なるバックゲートバイ
アスを与える。少なくとも出力段を含むグループには、
その前段のグループで昇圧された電圧をバックゲートバ
イアスとして印加する。
Description
【０００１】
【発明の属する技術分野】本発明は、低い電源電圧から
高い電圧を発生させるチャージポンプ回路に関し、低い
電源電圧から相当に高い電位に昇圧し且つ昇圧した電位
での駆動能力が高いチャージポンプ回路装置に関する。
高い電圧を発生させるチャージポンプ回路に関し、低い
電源電圧から相当に高い電位に昇圧し且つ昇圧した電位
での駆動能力が高いチャージポンプ回路装置に関する。
【０００２】
【従来の技術】例えば、メモリセルが単一のトランジス
タからなる電気的に消去可能なプログラマブルＲＯＭ
（EEPROM : Electricaly Erasable Programmable ROM）
においては、情報を書き込み／消去する際に１２〜１４
Ｖ程度の高い電位を必要とする。通常の電子機器の電源
電位は３Ｖ程度にまで低下してきており、前記高い電位
を外部から供給する事は電子機器のコストアップにつな
がる。そこで、半導体チップ内部にチャージポンプ回路
を内蔵し、電源電位Ｖｃｃから必要な高い電位を発生さ
せている（例えば、特開昭６２−１９０７４６号）。加
えて、近年のシステムＬＳＩの構想では、同一チップ内
に外部の負荷を駆動する高出力素子をも集積化し、この
高出力素子専用の高電圧電源とするために、同一チップ
内で電源電位より高い電位を発生させる様な要求も生ま
れてきている。
タからなる電気的に消去可能なプログラマブルＲＯＭ
（EEPROM : Electricaly Erasable Programmable ROM）
においては、情報を書き込み／消去する際に１２〜１４
Ｖ程度の高い電位を必要とする。通常の電子機器の電源
電位は３Ｖ程度にまで低下してきており、前記高い電位
を外部から供給する事は電子機器のコストアップにつな
がる。そこで、半導体チップ内部にチャージポンプ回路
を内蔵し、電源電位Ｖｃｃから必要な高い電位を発生さ
せている（例えば、特開昭６２−１９０７４６号）。加
えて、近年のシステムＬＳＩの構想では、同一チップ内
に外部の負荷を駆動する高出力素子をも集積化し、この
高出力素子専用の高電圧電源とするために、同一チップ
内で電源電位より高い電位を発生させる様な要求も生ま
れてきている。
【０００３】図３（Ａ）に従来のチャージポンプ回路の
一例を示した。このチャージポンプ回路は、ゲートとド
レインとを短絡したＮチャンネル型ＭＯＳトランジスタ
Ｍ１〜Ｍ７（個数は任意）を、ソースとドレインを接続
して直列接続し、ソースとドレインとの接続点に容量Ｃ
１〜Ｃ７を接続したものである。各容量素子Ｃ１〜Ｃ７
の他端には、図３（Ｂ）に示すような、クロック信号Ｃ
ＬＫ及びこれとは相補のクロック信号＊ＣＬＫを印加
し、Ｎ型ＭＯＳトランジスタＭ１のソースと容量Ｃ１と
の接続点にＮ型ＭＯＳトランジスタＭ０を介して電源電
位ＶＤＤを印加して、最終段のＮ型ＭＯＳトランジスタ
Ｍ７のソースに出力電圧Ｖｏｕｔとして電源電位ＶＤＤ
より昇圧された電位を得るものである。
一例を示した。このチャージポンプ回路は、ゲートとド
レインとを短絡したＮチャンネル型ＭＯＳトランジスタ
Ｍ１〜Ｍ７（個数は任意）を、ソースとドレインを接続
して直列接続し、ソースとドレインとの接続点に容量Ｃ
１〜Ｃ７を接続したものである。各容量素子Ｃ１〜Ｃ７
の他端には、図３（Ｂ）に示すような、クロック信号Ｃ
ＬＫ及びこれとは相補のクロック信号＊ＣＬＫを印加
し、Ｎ型ＭＯＳトランジスタＭ１のソースと容量Ｃ１と
の接続点にＮ型ＭＯＳトランジスタＭ０を介して電源電
位ＶＤＤを印加して、最終段のＮ型ＭＯＳトランジスタ
Ｍ７のソースに出力電圧Ｖｏｕｔとして電源電位ＶＤＤ
より昇圧された電位を得るものである。
【０００４】図３（Ｃ）はチャージポンプ回路の１段目
の回路図（Ｎ型ＭＯＳトランジスタＴ１に相当する箇
所）を示したものである。以下にチャージポンプ回路の
回路動作を説明する。
の回路図（Ｎ型ＭＯＳトランジスタＴ１に相当する箇
所）を示したものである。以下にチャージポンプ回路の
回路動作を説明する。
【０００５】初期状態において、クロックＣＬＫがＬレ
ベル（０Ｖ）であるとき、ノードＣの電位は電流ｉ１に
よって上昇し、Ｎ型ＭＯＳトランジスタＴ０のしきい値
Ｖｔｈを考慮して、（ＶＤＤ−Ｖｔｈ−△Ｖｔｈ）まで
チャージされる。但し、△ＶｔｈはＮ型ＭＯＳトランジ
スタＴ０のバックゲートバイアス効果によるしきい値の
変動幅を表す。
ベル（０Ｖ）であるとき、ノードＣの電位は電流ｉ１に
よって上昇し、Ｎ型ＭＯＳトランジスタＴ０のしきい値
Ｖｔｈを考慮して、（ＶＤＤ−Ｖｔｈ−△Ｖｔｈ）まで
チャージされる。但し、△ＶｔｈはＮ型ＭＯＳトランジ
スタＴ０のバックゲートバイアス効果によるしきい値の
変動幅を表す。
【０００６】その後、クロック信号ＣＬＫがＨレベル
（３Ｖ）に変化すると、ノードＣの電位は押し上げられ
て上昇する。このときの上昇する電位Ｖｕｐは、容量Ｃ
１の容量値をＣｐ１、ノードＣでの寄生容量をＣnodeと
した時に、（１）式で表すことができる。 Ｖｕｐ＝ＶＤＤ・（Ｃｐ１／（Ｃｐ１＋Ｃnode））・・・・・・（１） このとき、ノードＡの電位をＶａ、ノードＣの電位をＶ
ｃとして、（Ｖｃ−Ｖａ＞Ｖｔｈ＋△Ｖｔｈ）が成り立
つのであれば、Ｎ型ＭＯＳトランジスタＴ１のソース・
ドレイン電流ｉ２によってノードＡの電位Ｖａは（２）
式に従った電位にまでチャージされる。 Ｖａ＝Ｖｃ−Ｖｔｈ−△Ｖｔｈ・・・・・・・・・・・・・・・（２） このように、チャージポンプ回路の１段毎に（１）式に
従った電位Ｖｕｐの分だけ上昇し、これが繰り返されて
昇圧された出力電位Ｖｏｕｔを得るものである。
（３Ｖ）に変化すると、ノードＣの電位は押し上げられ
て上昇する。このときの上昇する電位Ｖｕｐは、容量Ｃ
１の容量値をＣｐ１、ノードＣでの寄生容量をＣnodeと
した時に、（１）式で表すことができる。 Ｖｕｐ＝ＶＤＤ・（Ｃｐ１／（Ｃｐ１＋Ｃnode））・・・・・・（１） このとき、ノードＡの電位をＶａ、ノードＣの電位をＶ
ｃとして、（Ｖｃ−Ｖａ＞Ｖｔｈ＋△Ｖｔｈ）が成り立
つのであれば、Ｎ型ＭＯＳトランジスタＴ１のソース・
ドレイン電流ｉ２によってノードＡの電位Ｖａは（２）
式に従った電位にまでチャージされる。 Ｖａ＝Ｖｃ−Ｖｔｈ−△Ｖｔｈ・・・・・・・・・・・・・・・（２） このように、チャージポンプ回路の１段毎に（１）式に
従った電位Ｖｕｐの分だけ上昇し、これが繰り返されて
昇圧された出力電位Ｖｏｕｔを得るものである。
【０００７】
【発明が解決しようとする課題】チャージポンプ回路の
各段のＮ型ＭＯＳトランジスタＴ１〜Ｔ７は、Ｐ型の半
導体領域の表面にＮ型のソース・ドレイン領域を形成
し、１つのソース領域を隣のドレイン領域と共用するよ
うな形態で構成される。このとき、前記Ｐ型の半導体領
域にＮ型ＭＯＳトランジスタＴ１〜Ｔ７のバックゲート
バイアスとして接地電位（ＧＮＤ）を印加することか
ら、出力段に近くなるほどソース電位とバックゲート電
位との電位差（−Ｖｂｓ）が開き、バックゲートバイア
ス効果によってしきい値の変動幅△Ｖｔｈが増大する。
変動幅△Ｖｔｈが一定以上になると、式（２）に従う電
流ｉ２が流れなくなり、昇圧電圧の限界となる。すなわ
ち、ある段数以上はトランジスタの段数を増大しても昇
圧する事ができない。
各段のＮ型ＭＯＳトランジスタＴ１〜Ｔ７は、Ｐ型の半
導体領域の表面にＮ型のソース・ドレイン領域を形成
し、１つのソース領域を隣のドレイン領域と共用するよ
うな形態で構成される。このとき、前記Ｐ型の半導体領
域にＮ型ＭＯＳトランジスタＴ１〜Ｔ７のバックゲート
バイアスとして接地電位（ＧＮＤ）を印加することか
ら、出力段に近くなるほどソース電位とバックゲート電
位との電位差（−Ｖｂｓ）が開き、バックゲートバイア
ス効果によってしきい値の変動幅△Ｖｔｈが増大する。
変動幅△Ｖｔｈが一定以上になると、式（２）に従う電
流ｉ２が流れなくなり、昇圧電圧の限界となる。すなわ
ち、ある段数以上はトランジスタの段数を増大しても昇
圧する事ができない。
【０００８】この様に、従来のチャージポンプ回路は昇
圧電圧に限界があると言う欠点があった。加えて、最終
段のトランジスタでバックゲートバイアス効果の影響が
最も大きくなるために、このトランジスタのソース・ド
レイン電流も低下し、その駆動能力が低いという欠点が
あった。
圧電圧に限界があると言う欠点があった。加えて、最終
段のトランジスタでバックゲートバイアス効果の影響が
最も大きくなるために、このトランジスタのソース・ド
レイン電流も低下し、その駆動能力が低いという欠点が
あった。
【０００９】
【課題を解決するための手段】本発明は上記の従来の課
題に鑑み成されたもので、チャージポンプ回路を構成す
る複数のトランジスタを少なくとも２つのグループに分
割し、出力段を含むグループのトランジスタには当該グ
ループの初段に印加される、他のグループによって昇圧
された電圧をバックゲートバイアスとして印加すること
により、昇圧電圧の限界を解消できるチャージポンプ回
路を提供するものである。
題に鑑み成されたもので、チャージポンプ回路を構成す
る複数のトランジスタを少なくとも２つのグループに分
割し、出力段を含むグループのトランジスタには当該グ
ループの初段に印加される、他のグループによって昇圧
された電圧をバックゲートバイアスとして印加すること
により、昇圧電圧の限界を解消できるチャージポンプ回
路を提供するものである。
【００１０】
【発明の実施の形態】以下に本発明の１実施の形態を、
図１を参照しながら詳細に説明する。このチャージポン
プ回路は、ゲートとソースとを短絡してダイオード接続
したＮチャンネル型ＭＯＳトランジスタＭ１〜Ｍ７（個
数は任意）と、該ゲートとドレインとの接続点に接続し
た容量Ｃ１〜Ｃ７とを具備し、１つのＮ型ＭＯＳトラン
ジスタＴ１〜Ｔ７と１つの容量Ｃ１〜Ｃ７とを単位昇圧
回路として、１つのトランジスタのソースとその隣のト
ランジスタのドレインとを接続するように縦列接続して
いる。容量Ｃ１〜Ｃ７の他端には図３（Ｂ）に示すよう
な、クロック信号ＣＬＫ及びこれとは相補のクロック信
号＊ＣＬＫを印加し、Ｎ型ＭＯＳトランジスタＭ１のソ
ースと容量Ｃ１との接続点にＮ型ＭＯＳトランジスタＭ
０を介して電源電位ＶＤＤを印加して、最終段のＮ型Ｍ
ＯＳトランジスタＭ７のソースに出力電圧Ｖｏｕｔとし
て電源電位ＶＤＤより昇圧された電位を出力するもので
ある。
図１を参照しながら詳細に説明する。このチャージポン
プ回路は、ゲートとソースとを短絡してダイオード接続
したＮチャンネル型ＭＯＳトランジスタＭ１〜Ｍ７（個
数は任意）と、該ゲートとドレインとの接続点に接続し
た容量Ｃ１〜Ｃ７とを具備し、１つのＮ型ＭＯＳトラン
ジスタＴ１〜Ｔ７と１つの容量Ｃ１〜Ｃ７とを単位昇圧
回路として、１つのトランジスタのソースとその隣のト
ランジスタのドレインとを接続するように縦列接続して
いる。容量Ｃ１〜Ｃ７の他端には図３（Ｂ）に示すよう
な、クロック信号ＣＬＫ及びこれとは相補のクロック信
号＊ＣＬＫを印加し、Ｎ型ＭＯＳトランジスタＭ１のソ
ースと容量Ｃ１との接続点にＮ型ＭＯＳトランジスタＭ
０を介して電源電位ＶＤＤを印加して、最終段のＮ型Ｍ
ＯＳトランジスタＭ７のソースに出力電圧Ｖｏｕｔとし
て電源電位ＶＤＤより昇圧された電位を出力するもので
ある。
【００１１】縦列接続された単位昇圧回路は、Ｎ型ＭＯ
ＳトランジスタＴ１〜Ｔ４（個数は任意）までの第１の
グループ１０と、Ｎ型ＭＯＳトランジスタＴ５〜Ｔ７ま
で（個数は任意）の第２のグループ１１とに分割され
る。分割された第１のグループ１０のＮ型ＭＯＳトラン
ジスタＴ１〜Ｔ４は、Ｎ型ＭＯＳトランジスタＴ４のソ
ース（接続点１２）に単位昇圧回路の段数に応じた昇圧
電圧を出力し、分割された第２のグループ１１のＮ型Ｍ
ＯＳトランジスタＴ５に伝達する。第２のグループ１１
は接続点１２に伝達された電圧を更に昇圧して出力電圧
Ｖｏｕｔを出力する。
ＳトランジスタＴ１〜Ｔ４（個数は任意）までの第１の
グループ１０と、Ｎ型ＭＯＳトランジスタＴ５〜Ｔ７ま
で（個数は任意）の第２のグループ１１とに分割され
る。分割された第１のグループ１０のＮ型ＭＯＳトラン
ジスタＴ１〜Ｔ４は、Ｎ型ＭＯＳトランジスタＴ４のソ
ース（接続点１２）に単位昇圧回路の段数に応じた昇圧
電圧を出力し、分割された第２のグループ１１のＮ型Ｍ
ＯＳトランジスタＴ５に伝達する。第２のグループ１１
は接続点１２に伝達された電圧を更に昇圧して出力電圧
Ｖｏｕｔを出力する。
【００１２】そして、分割された第１のグループのＮ型
ＭＯＳトランジスタＴ１〜Ｔ４にはバックゲートバイア
スとして接地電位（ＧＮＤ）を印加し、第２のグループ
１１には接続点１２に出力される昇圧された電圧をバッ
クゲートバイアスとして印加する。例えば、電源電位Ｖ
ＤＤ（３Ｖ）を第１のグループ１０で昇圧して接続点１
２に６Ｖの電位を出力し、第２のグループ１１が更に昇
圧して１２Ｖの出力電圧Ｖｏｕｔを得る場合、第２のグ
ループ１１にはバックゲートバイアスとして６Ｖの電圧
を印加することになる。
ＭＯＳトランジスタＴ１〜Ｔ４にはバックゲートバイア
スとして接地電位（ＧＮＤ）を印加し、第２のグループ
１１には接続点１２に出力される昇圧された電圧をバッ
クゲートバイアスとして印加する。例えば、電源電位Ｖ
ＤＤ（３Ｖ）を第１のグループ１０で昇圧して接続点１
２に６Ｖの電位を出力し、第２のグループ１１が更に昇
圧して１２Ｖの出力電圧Ｖｏｕｔを得る場合、第２のグ
ループ１１にはバックゲートバイアスとして６Ｖの電圧
を印加することになる。
【００１３】図２は、上記のチャージポンプ回路を具現
化した半導体集積回路の一例を示す断面図である。グル
ープ毎に異なるバックゲート電位を与えるために、２重
ウェル構造を採用した。
化した半導体集積回路の一例を示す断面図である。グル
ープ毎に異なるバックゲート電位を与えるために、２重
ウェル構造を採用した。
【００１４】すなわち、Ｐ型の半導体基板２１の表面に
Ｎ＋型のソース・ドレイン領域２２とゲート電極２３を
形成してＮ型ＭＯＳトランジスタＴ１〜Ｔ４を形成し、
基板２１表面のＮ型のウェル領域２４に重ねてＰ型ウェ
ル領域２５を形成してこれを電気的に独立させ、該Ｐ型
ウェル領域２５の表面にＮ＋型のソース・ドレイン領域
２２とゲート電極２３とを形成してＮ型ＭＯＳトランジ
スタＴ５〜Ｔ７を形成したものである。隣り合うトラン
ジスタのソースとドレインは、１つのソース・ドレイン
領域２２を共通の領域として形成され、そして回路図に
従いアルミ電極配線によって各トランジスタ間の電気的
接続が成されている。Ｐ型基板２１にはＮ＋領域２６に
よって接地電位（ＧＮＤ）が印加されており、Ｐ型ウェ
ル領域２５にはＮ＋領域２７によって第１のグループ１
０と第２のグループ１１との接続点１２の電位が印加さ
れている。これは、バックゲート電位とソース電位との
逆バイアス条件を維持するためである。尚、Ｐ型ウェル
領域２５を電気的に独立させるため、Ｎ型ウェル領域２
４にも前記接続点１２の電位が印加されている。２８は
素子分離用のＬＯＣＯＳ酸化膜である。また、容量Ｃ１
〜Ｃ７はソース・ドレインを短絡して一方の電極としゲ
ートを他方の電極としたＭＯＳ容量素子で構成した。
Ｎ＋型のソース・ドレイン領域２２とゲート電極２３を
形成してＮ型ＭＯＳトランジスタＴ１〜Ｔ４を形成し、
基板２１表面のＮ型のウェル領域２４に重ねてＰ型ウェ
ル領域２５を形成してこれを電気的に独立させ、該Ｐ型
ウェル領域２５の表面にＮ＋型のソース・ドレイン領域
２２とゲート電極２３とを形成してＮ型ＭＯＳトランジ
スタＴ５〜Ｔ７を形成したものである。隣り合うトラン
ジスタのソースとドレインは、１つのソース・ドレイン
領域２２を共通の領域として形成され、そして回路図に
従いアルミ電極配線によって各トランジスタ間の電気的
接続が成されている。Ｐ型基板２１にはＮ＋領域２６に
よって接地電位（ＧＮＤ）が印加されており、Ｐ型ウェ
ル領域２５にはＮ＋領域２７によって第１のグループ１
０と第２のグループ１１との接続点１２の電位が印加さ
れている。これは、バックゲート電位とソース電位との
逆バイアス条件を維持するためである。尚、Ｐ型ウェル
領域２５を電気的に独立させるため、Ｎ型ウェル領域２
４にも前記接続点１２の電位が印加されている。２８は
素子分離用のＬＯＣＯＳ酸化膜である。また、容量Ｃ１
〜Ｃ７はソース・ドレインを短絡して一方の電極としゲ
ートを他方の電極としたＭＯＳ容量素子で構成した。
【００１５】図１（Ｂ）に更に他の実施の形態を示し
た。図１（Ａ）が各容量Ｃ１〜Ｃ７にクロック信号ＣＬ
Ｋ、＊ＣＬＫを印加しているのに対し、この例ではリン
グオシレータ回路を用いたものである。すなわち、各容
量Ｃ１〜Ｃ７の間にインバータ４０を接続し、ＮＡＮＤ
ゲート４１の出力を容量Ｃ７に接続し、容量Ｃ１をＮＡ
ＮＤゲート４１の入力の一方に接続し、ＮＡＮＤゲート
４１の入力の他方にクロック信号ＣＬＫを印加したもの
である。インバータ４０の個数を奇数にすることで自己
発振させ、個々の単位昇圧回路に対して図３（Ｂ）の相
補クロック信号と同様の信号を印加することができる。
た。図１（Ａ）が各容量Ｃ１〜Ｃ７にクロック信号ＣＬ
Ｋ、＊ＣＬＫを印加しているのに対し、この例ではリン
グオシレータ回路を用いたものである。すなわち、各容
量Ｃ１〜Ｃ７の間にインバータ４０を接続し、ＮＡＮＤ
ゲート４１の出力を容量Ｃ７に接続し、容量Ｃ１をＮＡ
ＮＤゲート４１の入力の一方に接続し、ＮＡＮＤゲート
４１の入力の他方にクロック信号ＣＬＫを印加したもの
である。インバータ４０の個数を奇数にすることで自己
発振させ、個々の単位昇圧回路に対して図３（Ｂ）の相
補クロック信号と同様の信号を印加することができる。
【００１６】このように、各グループ毎にバックゲート
となる領域を電気的に分離することにより、各グループ
毎に異なるバックゲートバイアスを与えることが可能に
なる。そして、最終段付近のトランジスタに対して接続
点１２の昇圧された電位をバックゲートバイアスとする
ことにより、第２のグループ１１のＮ型ＭＯＳトランジ
スタＴ５〜Ｔ７のバックゲート電位とソース電位との差
（−Ｖｂｓ）を従来より小さくする事ができる。従っ
て、第２のグループ１１のトランジスタに生じるバック
ゲートバイアス効果を小さくでき、しきい値の変動量△
Ｖｔｈを小さくできる。このことは、グループの数を３
個、４個と増大することにより、極めて高い電位まで昇
圧できることを意味する。また、最終出力段のトランジ
スタＴ７のバックゲートバイアス効果によるしきい値の
変動量△Ｖｔｈを小さく抑えられるので、出力電圧Ｖｏ
ｕｔとして大電流を取り出すことが可能になる。更に、
バックゲート電位とソース電位との電位差を拡大せずに
すむので、全トランジスタを同じ設計耐圧で製造するこ
とができる。
となる領域を電気的に分離することにより、各グループ
毎に異なるバックゲートバイアスを与えることが可能に
なる。そして、最終段付近のトランジスタに対して接続
点１２の昇圧された電位をバックゲートバイアスとする
ことにより、第２のグループ１１のＮ型ＭＯＳトランジ
スタＴ５〜Ｔ７のバックゲート電位とソース電位との差
（−Ｖｂｓ）を従来より小さくする事ができる。従っ
て、第２のグループ１１のトランジスタに生じるバック
ゲートバイアス効果を小さくでき、しきい値の変動量△
Ｖｔｈを小さくできる。このことは、グループの数を３
個、４個と増大することにより、極めて高い電位まで昇
圧できることを意味する。また、最終出力段のトランジ
スタＴ７のバックゲートバイアス効果によるしきい値の
変動量△Ｖｔｈを小さく抑えられるので、出力電圧Ｖｏ
ｕｔとして大電流を取り出すことが可能になる。更に、
バックゲート電位とソース電位との電位差を拡大せずに
すむので、全トランジスタを同じ設計耐圧で製造するこ
とができる。
【００１７】尚、グループの数を２つとして説明してき
たが、求める出力電圧に応じてグループの数を増やして
いけばよく、また１つのグループに内蔵するトランジス
タの個数も任意である。更に、Ｎチャネル型に代えてＰ
チャネル型のトランジスタで構成する事も可能である。
たが、求める出力電圧に応じてグループの数を増やして
いけばよく、また１つのグループに内蔵するトランジス
タの個数も任意である。更に、Ｎチャネル型に代えてＰ
チャネル型のトランジスタで構成する事も可能である。
【００１８】
【発明の効果】以上に説明したとおり、本発明によれ
ば、昇圧した電位でバックゲートバイアスを与えること
により、バックゲートバイアス効果を抑制して、倍増率
の大きなチャージポンプ回路を提供できる利点を有す
る。このとき、バックゲートに印加する電位（昇圧され
た電位）はほぼ任意に選択できるので、最終トランジス
タに生じるバックゲートバイアス効果を抑制して、出力
トランジスタとしての駆動能力を倍増できる。これによ
り、例えば電源電位Ｖｄｄが２Ｖ程度しかないような低
電源電圧ＬＳＩであっても、その内部で１２〜２０Ｖも
の高電圧を発生させることが可能になる。
ば、昇圧した電位でバックゲートバイアスを与えること
により、バックゲートバイアス効果を抑制して、倍増率
の大きなチャージポンプ回路を提供できる利点を有す
る。このとき、バックゲートに印加する電位（昇圧され
た電位）はほぼ任意に選択できるので、最終トランジス
タに生じるバックゲートバイアス効果を抑制して、出力
トランジスタとしての駆動能力を倍増できる。これによ
り、例えば電源電位Ｖｄｄが２Ｖ程度しかないような低
電源電圧ＬＳＩであっても、その内部で１２〜２０Ｖも
の高電圧を発生させることが可能になる。
【図１】本発明を説明するための回路図である。
【図２】本発明を説明するための断面図である。
【図３】従来例を説明するための図である。
Ｔ０〜Ｔ７ Ｎ型ＭＯＳトランジスタ Ｃ１〜Ｃ７ 容量素子 １０ 第１のグループ １１ 第２のグループ １２ 接続点
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/115 Ｈ０１Ｌ 27/10 ４３４ 27/10 ４８１
Claims (2)
- 【請求項１】 絶縁ゲート型トランジスタ素子と容量素
子とを組み合わせて一つの単位昇圧回路とし、該単位昇
圧回路を複数個縦列に接続すると共に、隣り合う単位昇
圧回路に互いに逆相の同期信号を入力し、初段の単位昇
圧回路の入力端に所定電位を入力し、最終段の単位昇圧
回路の出力端から昇圧された出力電圧を出力するチャー
ジポンプ回路装置において、 前記絶縁ゲート型トランジスタ素子群を少なくとも２つ
のグループに分割し、一つのグループにはバックゲート
バイアスとして接地電位を印加し、他のグループには前
記第１のグループによって昇圧された電位をバックゲー
トバイアスとして印加した事を特徴とするチャージポン
プ回路装置。 - 【請求項２】 絶縁ゲート型トランジスタ素子と容量素
子とを組み合わせて一つの単位昇圧回路とし、該単位昇
圧回路を複数個接続すると共に、隣り合う単位昇圧回路
に互いに逆相の同期信号を入力し、初段の単位昇圧回路
の入力端に所定電位を入力し、最終段の単位昇圧回路の
出力端から昇圧された出力電圧を出力するチャージポン
プ回路装置において、 前記絶縁ゲートトランジスタ素子は、一導電型の第１の
領域の表面に形成した第１のグループと、前記第１の領
域とは電気的に分離された一導電型の第２の領域の表面
に形成した第２のグループとの少なくとも２つのグルー
プに分割され、 前記第１の領域に前記第１のグループのバックゲートバ
イアスとして接地電位を印加し、 前記第１のグループの最終昇圧電位を前記第２のグルー
プの初段の絶縁ゲート型トランジスタに入力すると共
に、前記第２の領域に前記第１のグループが昇圧した電
位のうちいずれかをバックゲートバイアスとして印加し
た事を特徴とするチャージポンプ回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11161998A JPH11308856A (ja) | 1998-04-22 | 1998-04-22 | チャージポンプ回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11161998A JPH11308856A (ja) | 1998-04-22 | 1998-04-22 | チャージポンプ回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11308856A true JPH11308856A (ja) | 1999-11-05 |
Family
ID=14565921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11161998A Pending JPH11308856A (ja) | 1998-04-22 | 1998-04-22 | チャージポンプ回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11308856A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6590459B2 (en) * | 2000-06-06 | 2003-07-08 | Telefonaktiebolaget Lm Ericsson (Publ) | Phase lock circuit |
| US6816000B2 (en) * | 2000-08-18 | 2004-11-09 | Texas Instruments Incorporated | Booster circuit |
| JP2006005099A (ja) * | 2004-06-16 | 2006-01-05 | Nec Electronics Corp | 半導体回路装置 |
| KR100629520B1 (ko) | 2005-02-22 | 2006-09-28 | 삼성전자주식회사 | 초저전력 전압 변환 회로 |
| US7215179B2 (en) | 2002-11-18 | 2007-05-08 | Renesas Technology Corp. | Booster circuit |
| KR100857495B1 (ko) * | 2002-07-06 | 2008-09-08 | 삼성전자주식회사 | 비정질-실리콘 박막 트랜지스터 게이트 구동 쉬프트레지스터 구동방법 |
| JP2010098838A (ja) * | 2008-10-16 | 2010-04-30 | Seiko Npc Corp | チャージポンプ回路 |
| JP2011054241A (ja) * | 2009-09-02 | 2011-03-17 | Nippon Telegr & Teleph Corp <Ntt> | 断熱充電回路 |
| JP2018027014A (ja) * | 2012-09-03 | 2018-02-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1998
- 1998-04-22 JP JP11161998A patent/JPH11308856A/ja active Pending
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