JPH11307768A - 炭化珪素半導体装置及びその製造方法 - Google Patents
炭化珪素半導体装置及びその製造方法Info
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- JPH11307768A JPH11307768A JP11102998A JP11102998A JPH11307768A JP H11307768 A JPH11307768 A JP H11307768A JP 11102998 A JP11102998 A JP 11102998A JP 11102998 A JP11102998 A JP 11102998A JP H11307768 A JPH11307768 A JP H11307768A
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Abstract
(57)【要約】
【課題】 セル領域を囲む外周部領域に電界緩和用の低
濃度の薄膜半導体層を形成する場合において、ソース電
極と素子分離領域とのコンタクト部分におけるソース電
極と薄膜半導体層の間の耐圧の低下を防止する。 【解決手段】 素子分離層２１上に形成されたｎ--型薄
膜半導体層２２は、素子分離層２１のうち、セル領域か
ら最も離れる側に位置する終端部分の上に形成されてい
る。そして、少なくとも、この素子分離層２１の上に位
置するｎ--型薄膜半導体層２２の上には、ゲート絶縁膜
６を介してソース電極１０又はゲート電極７と電気的に
接触する電極層２５が配置されている。これにより、素
子分離層２１の上に位置するｎ--型薄膜半導体層２２を
ゲート絶縁膜６側から伸びる空乏層と素子分離層２１側
から伸びる空乏層によってピンチオフすることができ
る。これにより、ソース電極１０との接触部における耐
圧低下を防止することができる。
濃度の薄膜半導体層を形成する場合において、ソース電
極と素子分離領域とのコンタクト部分におけるソース電
極と薄膜半導体層の間の耐圧の低下を防止する。 【解決手段】 素子分離層２１上に形成されたｎ--型薄
膜半導体層２２は、素子分離層２１のうち、セル領域か
ら最も離れる側に位置する終端部分の上に形成されてい
る。そして、少なくとも、この素子分離層２１の上に位
置するｎ--型薄膜半導体層２２の上には、ゲート絶縁膜
６を介してソース電極１０又はゲート電極７と電気的に
接触する電極層２５が配置されている。これにより、素
子分離層２１の上に位置するｎ--型薄膜半導体層２２を
ゲート絶縁膜６側から伸びる空乏層と素子分離層２１側
から伸びる空乏層によってピンチオフすることができ
る。これにより、ソース電極１０との接触部における耐
圧低下を防止することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、炭化珪素半導体装
置及びその製造方法に関し、特に絶縁ゲート型電界効果
トランジスタ（以下、パワーＭＯＳＦＥＴという）等、
とりわけ縦型パワーＭＯＳＦＥＴに適用して好適であ
る。
置及びその製造方法に関し、特に絶縁ゲート型電界効果
トランジスタ（以下、パワーＭＯＳＦＥＴという）等、
とりわけ縦型パワーＭＯＳＦＥＴに適用して好適であ
る。
【０００２】
【従来の技術】本発明者らは、半導体装置のチップ外周
領域における耐圧向上を図るべく特願平１０−６０１９
０号を出願している。そして、この特願平１０−６０１
９０号において、ガードリング構造を採用した半導体装
置の耐圧向上を図れる構造を提案している。この構造を
図５に示す。
領域における耐圧向上を図るべく特願平１０−６０１９
０号を出願している。そして、この特願平１０−６０１
９０号において、ガードリング構造を採用した半導体装
置の耐圧向上を図れる構造を提案している。この構造を
図５に示す。
【０００３】図５に示すように、半導体装置は、セル領
域と、セル領域の外周を囲むように形成された外周部領
域とを有して構成されている。セル領域は、プレーナ型
パワーＭＯＳＦＥＴで構成されており、ゲート電極１０
１に所定の電圧を印加することによって、ベース領域１
０２の上部に位置しており、ソース領域１０３とｎ- 型
エピタキシャル層１０４を繋ぐように形成された表面チ
ャネル層１０５にチャネルを蓄積し、ソース電極１０６
とドレイン電極１０７との間にドレイン電流を流すよう
になっている。
域と、セル領域の外周を囲むように形成された外周部領
域とを有して構成されている。セル領域は、プレーナ型
パワーＭＯＳＦＥＴで構成されており、ゲート電極１０
１に所定の電圧を印加することによって、ベース領域１
０２の上部に位置しており、ソース領域１０３とｎ- 型
エピタキシャル層１０４を繋ぐように形成された表面チ
ャネル層１０５にチャネルを蓄積し、ソース電極１０６
とドレイン電極１０７との間にドレイン電流を流すよう
になっている。
【０００４】セル領域の外周部領域には、セル領域を囲
むように、ブレークダウン防止用の素子分離層を構成す
るｐ型領域１１０と、ガードリングを構成する所定幅の
ｐ型領域１１１とが備えられている。ｐ型領域１１０及
びｐ型領域１１１は、ｎ- 型炭化珪素半導体層１０４の
表層部に形成されている。ｐ型領域１１１は複数個形成
されており、ｐ型領域１１０からセル領域の外側に向か
って所定間隔おきに配置されている。
むように、ブレークダウン防止用の素子分離層を構成す
るｐ型領域１１０と、ガードリングを構成する所定幅の
ｐ型領域１１１とが備えられている。ｐ型領域１１０及
びｐ型領域１１１は、ｎ- 型炭化珪素半導体層１０４の
表層部に形成されている。ｐ型領域１１１は複数個形成
されており、ｐ型領域１１０からセル領域の外側に向か
って所定間隔おきに配置されている。
【０００５】そして、ｐ型領域１１１のうち、最もセル
領域から離れた位置にあるものは、フィールドプレート
を構成する電極１１２に電気的に接続されている。さら
に、ガードリング構造を構成する複数のｐ型領域１１１
のそれぞれの間、ｐ型領域１１１とｐ型領域１１０との
間、及びｐ型領域１１１のうち最外周に位置するものか
らさらにセル領域の外側（セル領域から離れる側）にお
いて、ｎ-型炭化珪素半導体層１０４の上部には、ｎ-
型エピタキシャル層１０４よりも不純物濃度が低いｎ--
型薄膜層１１３が備えられている。具体的には、ｎ--型
薄膜層１１３は不純物濃度が１×１０16ｃｍ-3、膜厚が
０．３μｍで構成されている。つまり、ｎ--型薄膜層１
１３はｎ- 型炭化珪素半導体層１０４よりも低濃度とな
っている。
領域から離れた位置にあるものは、フィールドプレート
を構成する電極１１２に電気的に接続されている。さら
に、ガードリング構造を構成する複数のｐ型領域１１１
のそれぞれの間、ｐ型領域１１１とｐ型領域１１０との
間、及びｐ型領域１１１のうち最外周に位置するものか
らさらにセル領域の外側（セル領域から離れる側）にお
いて、ｎ-型炭化珪素半導体層１０４の上部には、ｎ-
型エピタキシャル層１０４よりも不純物濃度が低いｎ--
型薄膜層１１３が備えられている。具体的には、ｎ--型
薄膜層１１３は不純物濃度が１×１０16ｃｍ-3、膜厚が
０．３μｍで構成されている。つまり、ｎ--型薄膜層１
１３はｎ- 型炭化珪素半導体層１０４よりも低濃度とな
っている。
【０００６】このように構成されたプレーナ型ＭＯＳＦ
ＥＴのドレインに高電圧が印加された場合に示される等
電位線を図５中に示す。この等電位線に示されるよう
に、ｎ --型薄膜層１１３がｎ- 型炭化珪素半導体層１０
４よりも低濃度で形成されているため、空乏層の横方向
への伸びを大きくすることができる。このようにするこ
とで、基板表面に形成された熱酸化膜１１４の界面にお
ける電界強度を低減することによって、熱酸化膜１１４
の絶縁破壊を防止でき、半導体装置の耐圧向上を図れる
ようになっている。
ＥＴのドレインに高電圧が印加された場合に示される等
電位線を図５中に示す。この等電位線に示されるよう
に、ｎ --型薄膜層１１３がｎ- 型炭化珪素半導体層１０
４よりも低濃度で形成されているため、空乏層の横方向
への伸びを大きくすることができる。このようにするこ
とで、基板表面に形成された熱酸化膜１１４の界面にお
ける電界強度を低減することによって、熱酸化膜１１４
の絶縁破壊を防止でき、半導体装置の耐圧向上を図れる
ようになっている。
【０００７】そして、本発明者らは、さらに、上記構成
を有する半導体装置を炭化珪素で形成する場合には、炭
化珪素に深くイオン注入することが困難であることか
ら、ｐ型領域１１０及びｐ型領域１１１を浅いイオン注
入で形成できるようにするために、ｐ型領域１１０及び
ｐ型領域１１１をｎ--型薄膜層１１３よりも先に形成し
ておくことを提案している。
を有する半導体装置を炭化珪素で形成する場合には、炭
化珪素に深くイオン注入することが困難であることか
ら、ｐ型領域１１０及びｐ型領域１１１を浅いイオン注
入で形成できるようにするために、ｐ型領域１１０及び
ｐ型領域１１１をｎ--型薄膜層１１３よりも先に形成し
ておくことを提案している。
【０００８】
【発明が解決しようとする課題】上述したように、浅い
イオン注入によってｐ型領域１１０及びｐ型領域１１１
を形成した場合、図６に示すような構造を有する炭化珪
素半導体装置が完成する。しかしながら、このように先
にｐ型領域１１０及びｐ型領域１１１を形成しておき、
後でｎ--型薄膜層１１３を形成するようにすると、ｐ型
領域１１０をソース電極１０６（又はゲート電極１０
１）と電気的に接触させるためのコンタクト部分におい
てｎ--型薄膜層１１３がソース電極１０６と接触するよ
うに形成されてしまう。
イオン注入によってｐ型領域１１０及びｐ型領域１１１
を形成した場合、図６に示すような構造を有する炭化珪
素半導体装置が完成する。しかしながら、このように先
にｐ型領域１１０及びｐ型領域１１１を形成しておき、
後でｎ--型薄膜層１１３を形成するようにすると、ｐ型
領域１１０をソース電極１０６（又はゲート電極１０
１）と電気的に接触させるためのコンタクト部分におい
てｎ--型薄膜層１１３がソース電極１０６と接触するよ
うに形成されてしまう。
【０００９】このため、高抵抗なｎ--型薄膜層１１３と
ソース電極１０６とが接触するショットキー接触とな
り、この接触部分における耐圧を低下させるという問題
を発生させることが判った。本発明は上記問題に鑑みて
なされ、セル領域を囲む外周部領域に電界緩和用の低濃
度の薄膜半導体層を形成する場合において、ソース電極
と素子分離層とのコンタクト部分における耐圧の低下を
防止することを目的とする。
ソース電極１０６とが接触するショットキー接触とな
り、この接触部分における耐圧を低下させるという問題
を発生させることが判った。本発明は上記問題に鑑みて
なされ、セル領域を囲む外周部領域に電界緩和用の低濃
度の薄膜半導体層を形成する場合において、ソース電極
と素子分離層とのコンタクト部分における耐圧の低下を
防止することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、以下の技術的手段を採用する。請求項１乃至４に記
載の発明においては、素子分離層（２１）上に形成され
た半導体薄膜層（２２）は、素子分離層のうち、セル領
域から最も離れる側に位置する終端部分の上に形成され
ており、少なくとも該素子分離層の上に位置する半導体
薄膜層の上には第２の絶縁膜を介してソース電極（１
０）又はゲート電極（７）と電気的に接触する電極層が
配置されていることを特徴としている。
め、以下の技術的手段を採用する。請求項１乃至４に記
載の発明においては、素子分離層（２１）上に形成され
た半導体薄膜層（２２）は、素子分離層のうち、セル領
域から最も離れる側に位置する終端部分の上に形成され
ており、少なくとも該素子分離層の上に位置する半導体
薄膜層の上には第２の絶縁膜を介してソース電極（１
０）又はゲート電極（７）と電気的に接触する電極層が
配置されていることを特徴としている。
【００１１】このように、少なくとも素子分離層の上に
位置する半導体薄膜層の上に、第２の絶縁膜を介してソ
ース電極又はゲート電極と電気的に接触する電極層を形
成しておけば、トランジスタのオフ時に、素子分離層の
上に位置する半導体薄膜層を、電極層と炭化珪素の仕事
関数差により絶縁膜側から伸びる空乏層と、半導体薄膜
層と素子分離層の静電ポテンシャル差を利用して素子分
離層側から伸びる空乏層によってピンチオフすることが
できる。
位置する半導体薄膜層の上に、第２の絶縁膜を介してソ
ース電極又はゲート電極と電気的に接触する電極層を形
成しておけば、トランジスタのオフ時に、素子分離層の
上に位置する半導体薄膜層を、電極層と炭化珪素の仕事
関数差により絶縁膜側から伸びる空乏層と、半導体薄膜
層と素子分離層の静電ポテンシャル差を利用して素子分
離層側から伸びる空乏層によってピンチオフすることが
できる。
【００１２】このため、このピンチオフ部分にドレイン
電圧が印加され吸収されるため、薄膜半導体層とソース
電極が接触する部分にかかる電圧はドレイン電圧に比べ
て十分低い電圧となる。従って、高抵抗な薄膜半導体層
とソース電極とのショットキー接触によっても耐圧低下
を防止することができる。請求項２に記載の発明におい
ては、さらに薄膜半導体層よりもユニットセル領域側に
おいて、素子分離層上には、該素子分離層内で終端する
ように薄膜半導体層よりも低抵抗な第１導電型の半導体
領域（２３）が備えられており、半導体領域を貫通する
ように形成された貫通孔（２３ａ）を介して、ソース電
極は半導体領域及び素子分離層と電気的に接触している
ことを特徴としている。
電圧が印加され吸収されるため、薄膜半導体層とソース
電極が接触する部分にかかる電圧はドレイン電圧に比べ
て十分低い電圧となる。従って、高抵抗な薄膜半導体層
とソース電極とのショットキー接触によっても耐圧低下
を防止することができる。請求項２に記載の発明におい
ては、さらに薄膜半導体層よりもユニットセル領域側に
おいて、素子分離層上には、該素子分離層内で終端する
ように薄膜半導体層よりも低抵抗な第１導電型の半導体
領域（２３）が備えられており、半導体領域を貫通する
ように形成された貫通孔（２３ａ）を介して、ソース電
極は半導体領域及び素子分離層と電気的に接触している
ことを特徴としている。
【００１３】このように、ソース電極との接触部分を低
抵抗な半導体領域とすることによって、この接触部分を
オーミック接触とすることができ、この部分における耐
圧低下を防止することができる。なお、電極層をゲート
電極と電気的に接触させれば、ユニットセル領域におい
てドレイン電流を流す際に、半導体領域を通じてドレイ
ン電流を流すこともできる。
抵抗な半導体領域とすることによって、この接触部分を
オーミック接触とすることができ、この部分における耐
圧低下を防止することができる。なお、電極層をゲート
電極と電気的に接触させれば、ユニットセル領域におい
てドレイン電流を流す際に、半導体領域を通じてドレイ
ン電流を流すこともできる。
【００１４】請求項４に示すように、ユニットセル領域
におけるソース領域と半導体領域とが同じ不純物濃度で
形成されていることを特徴としている。このように、ソ
ース領域と半導体領域とを同じ不純物濃度とすることに
より、半導体領域とソース電極との接触部分における耐
圧をユニットセル領域における耐圧と同様にすることが
できるため、耐圧設計を容易にすることができる。
におけるソース領域と半導体領域とが同じ不純物濃度で
形成されていることを特徴としている。このように、ソ
ース領域と半導体領域とを同じ不純物濃度とすることに
より、半導体領域とソース電極との接触部分における耐
圧をユニットセル領域における耐圧と同様にすることが
できるため、耐圧設計を容易にすることができる。
【００１５】請求項５に記載の発明においては、素子分
離層（２１）のうちセル領域から最も離れる側に位置す
る部分の上の薄膜半導体層（２２）の上に絶縁膜（６）
を介してゲート電極（７）又はソース電極（１０）と電
気的に接する電極層（２５）を形成する工程を備えてい
ることを特徴としている。このように、素子分離層のう
ちセル領域から最も離れる側に位置する部分の上の薄膜
半導体層の上にゲート電極又はソース電極と電気的に接
する電極層を形成することにより、素子分離層上の薄膜
半導体層をピンチオフさせることができる。これによ
り、薄膜半導体層とソース電極とのショットキー接触に
よっても耐圧低下を防止できる炭化珪素半導体装置を製
造できる。
離層（２１）のうちセル領域から最も離れる側に位置す
る部分の上の薄膜半導体層（２２）の上に絶縁膜（６）
を介してゲート電極（７）又はソース電極（１０）と電
気的に接する電極層（２５）を形成する工程を備えてい
ることを特徴としている。このように、素子分離層のう
ちセル領域から最も離れる側に位置する部分の上の薄膜
半導体層の上にゲート電極又はソース電極と電気的に接
する電極層を形成することにより、素子分離層上の薄膜
半導体層をピンチオフさせることができる。これによ
り、薄膜半導体層とソース電極とのショットキー接触に
よっても耐圧低下を防止できる炭化珪素半導体装置を製
造できる。
【００１６】なお、請求項６に示すように、ベース領域
（３）、素子分離用の素子分離層（２１）及びこの素子
分離層の周囲に所定間隔おきに配置された電界緩和用の
リング層を同時に形成し、ゲート電極と電極層を同時に
形成することにより、請求項５と同様の効果が得られる
と共に、製造工程の簡略化を図ることができる。請求項
７に記載の発明においては、素子分離層内に終端するよ
うに、薄膜半導体層よりもセル形成予定領域側に位置す
る第１導電型の半導体領域（２３）を形成する工程を有
し、該半導体領域を形成する工程は、ソース領域（５）
を形成する工程における該ソース領域を形成する際に同
時に形成することを特徴とする。
（３）、素子分離用の素子分離層（２１）及びこの素子
分離層の周囲に所定間隔おきに配置された電界緩和用の
リング層を同時に形成し、ゲート電極と電極層を同時に
形成することにより、請求項５と同様の効果が得られる
と共に、製造工程の簡略化を図ることができる。請求項
７に記載の発明においては、素子分離層内に終端するよ
うに、薄膜半導体層よりもセル形成予定領域側に位置す
る第１導電型の半導体領域（２３）を形成する工程を有
し、該半導体領域を形成する工程は、ソース領域（５）
を形成する工程における該ソース領域を形成する際に同
時に形成することを特徴とする。
【００１７】このように、ソース領域と同時に形成する
ことにより、ソース領域と同濃度で半導体領域を形成す
ることができるため、半導体領域とソース電極との接触
部分における耐圧をユニットセル領域と同様にでき、耐
圧設計の容易化を図ることができる。また、半導体領域
をソース領域と同時に形成することにより工程を簡略化
できる。
ことにより、ソース領域と同濃度で半導体領域を形成す
ることができるため、半導体領域とソース電極との接触
部分における耐圧をユニットセル領域と同様にでき、耐
圧設計の容易化を図ることができる。また、半導体領域
をソース領域と同時に形成することにより工程を簡略化
できる。
【００１８】なお、上記した括弧内の符号は、後述する
実施形態記載の具体的手段との対応関係を示すものであ
る。
実施形態記載の具体的手段との対応関係を示すものであ
る。
【００１９】
【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。本発明の一実施形態を適用した炭化
珪素半導体装置の断面図を図１に示す。以下、図１に基
づいて本実施形態における炭化珪素半導体装置の構造に
ついて説明する。
について説明する。本発明の一実施形態を適用した炭化
珪素半導体装置の断面図を図１に示す。以下、図１に基
づいて本実施形態における炭化珪素半導体装置の構造に
ついて説明する。
【００２０】図１に示すように、半導体装置は、セル領
域と、セル領域の外周を囲むように形成された外周部領
域とを有して構成されている。セル領域は、プレーナ型
パワーＭＯＳＦＥＴで構成されている。プレーナ型パワ
ーＭＯＳＦＥＴは、ｎ+ 型炭化珪素半導体基板１とｎ-
型エピタキシャル層２とを基板とし、ｎ- 型エピタキシ
ャル層２の表層部に形成された複数のｐ型ベース領域３
と基板表面に平行な表面チャネル層４とを備えている。
この表面チャネル層４は、不純物濃度が１×１０16ｃｍ
-3、膜厚が０．３μｍで構成されている。
域と、セル領域の外周を囲むように形成された外周部領
域とを有して構成されている。セル領域は、プレーナ型
パワーＭＯＳＦＥＴで構成されている。プレーナ型パワ
ーＭＯＳＦＥＴは、ｎ+ 型炭化珪素半導体基板１とｎ-
型エピタキシャル層２とを基板とし、ｎ- 型エピタキシ
ャル層２の表層部に形成された複数のｐ型ベース領域３
と基板表面に平行な表面チャネル層４とを備えている。
この表面チャネル層４は、不純物濃度が１×１０16ｃｍ
-3、膜厚が０．３μｍで構成されている。
【００２１】また、ｐ型ベース領域３の中央部には表面
チャネル層４と接するように、ｎ+型ソース領域５が形
成されている。そして、表面チャネル層４の上にはゲー
ト絶縁膜６を介してゲート電極７が形成されている。こ
のゲート電極７は絶縁膜８で覆われている。さらに、絶
縁膜８上にはソース電極１０が形成されており、このソ
ース電極１０はｎ+ 型ソース領域５に形成された貫通孔
を通じてｐ型ベース領域３と電気的に接されている。ま
た、ｎ+ 型炭化珪素半導体基板１の裏面にはドレイン電
極１１が形成されている。
チャネル層４と接するように、ｎ+型ソース領域５が形
成されている。そして、表面チャネル層４の上にはゲー
ト絶縁膜６を介してゲート電極７が形成されている。こ
のゲート電極７は絶縁膜８で覆われている。さらに、絶
縁膜８上にはソース電極１０が形成されており、このソ
ース電極１０はｎ+ 型ソース領域５に形成された貫通孔
を通じてｐ型ベース領域３と電気的に接されている。ま
た、ｎ+ 型炭化珪素半導体基板１の裏面にはドレイン電
極１１が形成されている。
【００２２】このように、本実施形態では蓄積型チャネ
ルを形成するプレーナ型パワーＭＯＳＦＥＴを複数個形
成してセル領域としている。このプレーナ型パワーＭＯ
ＳＦＥＴはノーマリオフ型となっている。つまり、表面
チャネル層４の厚み（膜厚）は、ゲート電極６に電圧を
印加していない時におけるｐ型ベース領域３から表面チ
ャネル層４に広がる空乏層の伸び量と、ゲート絶縁膜６
から表面チャネル層４に広がる空乏層の伸び量との和よ
りも小さくなるようになっている。
ルを形成するプレーナ型パワーＭＯＳＦＥＴを複数個形
成してセル領域としている。このプレーナ型パワーＭＯ
ＳＦＥＴはノーマリオフ型となっている。つまり、表面
チャネル層４の厚み（膜厚）は、ゲート電極６に電圧を
印加していない時におけるｐ型ベース領域３から表面チ
ャネル層４に広がる空乏層の伸び量と、ゲート絶縁膜６
から表面チャネル層４に広がる空乏層の伸び量との和よ
りも小さくなるようになっている。
【００２３】具体的には、ｐ型ベース領域３から表面チ
ャネル層４に広がる空乏層の伸び量は、表面チャネル層
４とｐ型ベース領域３とのＰＮ接合のビルトイン電圧に
よって決定され、ゲート絶縁膜６から表面チャネル層４
に広がる空乏層の伸び量は、ゲート絶縁膜６の電荷及び
ゲート電極７（金属）と表面チャネル層４（半導体）と
の仕事関数差によって決定されるため、これらに基づい
て表面チャネル層４の膜厚を設定している。
ャネル層４に広がる空乏層の伸び量は、表面チャネル層
４とｐ型ベース領域３とのＰＮ接合のビルトイン電圧に
よって決定され、ゲート絶縁膜６から表面チャネル層４
に広がる空乏層の伸び量は、ゲート絶縁膜６の電荷及び
ゲート電極７（金属）と表面チャネル層４（半導体）と
の仕事関数差によって決定されるため、これらに基づい
て表面チャネル層４の膜厚を設定している。
【００２４】このようなノーマリオフ型のプレーナ型パ
ワーＭＯＳＦＥＴは、故障などによってゲート電極７に
電圧が印加できないような状態となっても、電流が流れ
ないようにすることができるため、ノーマリオン型のも
のと比べて安全性を確保することができる。このように
構成されたプレーナ型パワーＭＯＳＦＥＴは、ゲート電
極７に正電圧が印加されると、ゲート絶縁膜６から表面
チャネル層４に広がる空乏層の伸び量が縮まり、表面チ
ャネル層４をチャネル領域として、ソース電極１０とド
レイン電極１１との間にドレイン電流を流す。
ワーＭＯＳＦＥＴは、故障などによってゲート電極７に
電圧が印加できないような状態となっても、電流が流れ
ないようにすることができるため、ノーマリオン型のも
のと比べて安全性を確保することができる。このように
構成されたプレーナ型パワーＭＯＳＦＥＴは、ゲート電
極７に正電圧が印加されると、ゲート絶縁膜６から表面
チャネル層４に広がる空乏層の伸び量が縮まり、表面チ
ャネル層４をチャネル領域として、ソース電極１０とド
レイン電極１１との間にドレイン電流を流す。
【００２５】なお、図１に示すように、ｐ型ベース領域
３は、ソース電極１０と接触していて接地状態となって
いる。このため、表面チャネル層４とｐ型ベース領域３
とのＰＮ接合のビルトイン電圧を利用して表面チャネル
層４をピンチオフすることができる。例えば、ｐ型ベー
ス領域３が接地されてなくてフローティング状態となっ
ている場合には、ビルトイン電圧を利用してｐ型ベース
領域３から空乏層を延ばすということができないため、
ｐ型ベース領域３をソース電極１０と接触させること
は、表面チャネル層４をピンチオフするのに有効な構造
であるといえる。なお、ベース領域３を高濃度にするこ
とにより、より効果的にベース領域３を利用することが
可能である。
３は、ソース電極１０と接触していて接地状態となって
いる。このため、表面チャネル層４とｐ型ベース領域３
とのＰＮ接合のビルトイン電圧を利用して表面チャネル
層４をピンチオフすることができる。例えば、ｐ型ベー
ス領域３が接地されてなくてフローティング状態となっ
ている場合には、ビルトイン電圧を利用してｐ型ベース
領域３から空乏層を延ばすということができないため、
ｐ型ベース領域３をソース電極１０と接触させること
は、表面チャネル層４をピンチオフするのに有効な構造
であるといえる。なお、ベース領域３を高濃度にするこ
とにより、より効果的にベース領域３を利用することが
可能である。
【００２６】一方、セル領域の外周部領域には、セル領
域を囲むように、ブレークダウン防止用の素子分離層と
してのｐ型領域２１と、ガードリングを構成する所定幅
のｐ型領域２２とが備えられている。これらｐ型領域２
１及びｐ型領域２２は、ｎ-型炭化珪素半導体層２の表
層部に形成されている。ｐ型領域２２は複数個形成され
ており、ｐ型領域２１からセル領域の外側に向かって所
定間隔おきに配置されている。
域を囲むように、ブレークダウン防止用の素子分離層と
してのｐ型領域２１と、ガードリングを構成する所定幅
のｐ型領域２２とが備えられている。これらｐ型領域２
１及びｐ型領域２２は、ｎ-型炭化珪素半導体層２の表
層部に形成されている。ｐ型領域２２は複数個形成され
ており、ｐ型領域２１からセル領域の外側に向かって所
定間隔おきに配置されている。
【００２７】ｐ型領域２１の上には、ｎ+ 型ソース領域
５と同等の高濃度で構成されたｎ+型領域２３が形成さ
れている。このｎ+ 型領域２３は、ｐ型領域２１の上部
で終端するように形成されている。このｎ+ 型領域２３
にはコンタクト用の貫通孔２３ａが設けられており、こ
の貫通孔２３ａを通じてソース電極とｐ型領域２１とが
電気的に接続されている。つまり、ソース電極１０とｎ
+ 型領域２３とが接触するようになっている。
５と同等の高濃度で構成されたｎ+型領域２３が形成さ
れている。このｎ+ 型領域２３は、ｐ型領域２１の上部
で終端するように形成されている。このｎ+ 型領域２３
にはコンタクト用の貫通孔２３ａが設けられており、こ
の貫通孔２３ａを通じてソース電極とｐ型領域２１とが
電気的に接続されている。つまり、ソース電極１０とｎ
+ 型領域２３とが接触するようになっている。
【００２８】また、ｎ+ 型領域２３よりもセル領域から
離れる側において、ｐ型領域２１及びｐ型領域２２の上
には、ｎ--型薄膜半導体層２４が延設されている。この
ｎ--型薄膜半導体層２４のうち、ｐ型領域２１の上に位
置する部分におけるセル領域を中心とした周方向の幅
は、セル領域におけるベース領域３の上に形成された表
面チャネル層の幅よりも広くなるように設定されてい
る。
離れる側において、ｐ型領域２１及びｐ型領域２２の上
には、ｎ--型薄膜半導体層２４が延設されている。この
ｎ--型薄膜半導体層２４のうち、ｐ型領域２１の上に位
置する部分におけるセル領域を中心とした周方向の幅
は、セル領域におけるベース領域３の上に形成された表
面チャネル層の幅よりも広くなるように設定されてい
る。
【００２９】このｎ--型薄膜層４０８は表面チャネル層
４と同時に形成されており、不純物濃度が１×１０16ｃ
ｍ-3、膜厚が０．３μｍとなっている。そして、少なく
ともｐ型領域２１の上に位置するｎ--型薄膜半導体層２
４の上には、ゲート絶縁膜６を介してソース電極１０と
電気的に接続された電極層２５が形成されている。な
お、電極層２５は、ｐ型領域２１の上に位置するｎ+ 型
薄膜半導体層２４の上において、ｎ+ 型薄膜半導体層２
４に最も近づき、セル領域から離れるにつれてｎ+ 型薄
膜半導体層２４から離れるようになっており、フィール
ドプレートとしての役割を果たすようになっている。
４と同時に形成されており、不純物濃度が１×１０16ｃ
ｍ-3、膜厚が０．３μｍとなっている。そして、少なく
ともｐ型領域２１の上に位置するｎ--型薄膜半導体層２
４の上には、ゲート絶縁膜６を介してソース電極１０と
電気的に接続された電極層２５が形成されている。な
お、電極層２５は、ｐ型領域２１の上に位置するｎ+ 型
薄膜半導体層２４の上において、ｎ+ 型薄膜半導体層２
４に最も近づき、セル領域から離れるにつれてｎ+ 型薄
膜半導体層２４から離れるようになっており、フィール
ドプレートとしての役割を果たすようになっている。
【００３０】また、ｐ型領域２２のうち、最もセル領域
から離れた位置にあるものは、ｎ--型薄膜半導体層２４
に形成されたコンタクトホールを介して、フィールドプ
レートを構成する電極２６に電気的に接続されている。
このように構成されたプレーナ型ＭＯＳＦＥＴのドレイ
ン電極１１に高電圧が印加された場合、ｎ--型薄膜半導
体層２４がｎ- 型炭化珪素半導体層２よりも低濃度で形
成されているため、空乏層の横方向への伸びを大きくす
ることができる。
から離れた位置にあるものは、ｎ--型薄膜半導体層２４
に形成されたコンタクトホールを介して、フィールドプ
レートを構成する電極２６に電気的に接続されている。
このように構成されたプレーナ型ＭＯＳＦＥＴのドレイ
ン電極１１に高電圧が印加された場合、ｎ--型薄膜半導
体層２４がｎ- 型炭化珪素半導体層２よりも低濃度で形
成されているため、空乏層の横方向への伸びを大きくす
ることができる。
【００３１】このように、ゲート絶縁膜６及び絶縁膜８
からなる絶縁膜と基板表面との界面における電界強度を
低減することによって、絶縁膜の絶縁破壊を防止でき、
炭化珪素半導体装置の耐圧向上を図ることができる。こ
こで、上述したように、本実施形態では、少なくともｐ
型領域２１の上に位置するｎ--型薄膜半導体層２４の上
に、ゲート酸化膜６を介してソース電極３１０と電気的
に接続された電極層２５を形成している。
からなる絶縁膜と基板表面との界面における電界強度を
低減することによって、絶縁膜の絶縁破壊を防止でき、
炭化珪素半導体装置の耐圧向上を図ることができる。こ
こで、上述したように、本実施形態では、少なくともｐ
型領域２１の上に位置するｎ--型薄膜半導体層２４の上
に、ゲート酸化膜６を介してソース電極３１０と電気的
に接続された電極層２５を形成している。
【００３２】このため、ｎ--型薄膜半導体層２４内に
は、表面チャネル層４と同様に、ゲート絶縁膜６側から
伸びる空乏層と、ｐ型領域２１側から伸びる空乏層によ
ってピンチオフされる。従って、ｎ+ 型炭化珪素半導体
層１とｎ- 型エピタキシャル層２及びｎ--型薄膜半導体
層２４を通じて、ドレイン電流が流れないようにでき
る。これにより、仮に、ソース電極１０との接触部分が
ショットキー接触であっても、ピンチオフ部分にドレイ
ン電圧が印加され吸収されるため、ｎ--型薄膜半導体層
２４とソース電極１０が接触する部分にかかる電圧はド
レイン電圧に比べ十分近い電圧となる。従って、その接
触における耐圧低下を防止することができる。
は、表面チャネル層４と同様に、ゲート絶縁膜６側から
伸びる空乏層と、ｐ型領域２１側から伸びる空乏層によ
ってピンチオフされる。従って、ｎ+ 型炭化珪素半導体
層１とｎ- 型エピタキシャル層２及びｎ--型薄膜半導体
層２４を通じて、ドレイン電流が流れないようにでき
る。これにより、仮に、ソース電極１０との接触部分が
ショットキー接触であっても、ピンチオフ部分にドレイ
ン電圧が印加され吸収されるため、ｎ--型薄膜半導体層
２４とソース電極１０が接触する部分にかかる電圧はド
レイン電圧に比べ十分近い電圧となる。従って、その接
触における耐圧低下を防止することができる。
【００３３】また、ｐ型領域２１の上におけるｎ--型薄
膜半導体層２４の幅をベース領域３の上に形成された表
面チャネル層の幅よりも広くなるようにしているため、
セル領域の耐圧構造よりも高い耐圧構造とすることがで
きる。さらに、ｎ--型薄膜半導体層２４ではなく、高濃
度で構成されたｎ+ 型領域２３がソース電極１０と接触
するようにしているため、これらの接触がオーミック接
触となり、ソース電極１０と接触する部分における耐圧
を向上させることができる。
膜半導体層２４の幅をベース領域３の上に形成された表
面チャネル層の幅よりも広くなるようにしているため、
セル領域の耐圧構造よりも高い耐圧構造とすることがで
きる。さらに、ｎ--型薄膜半導体層２４ではなく、高濃
度で構成されたｎ+ 型領域２３がソース電極１０と接触
するようにしているため、これらの接触がオーミック接
触となり、ソース電極１０と接触する部分における耐圧
を向上させることができる。
【００３４】そして、ｎ+ 型領域２３をｎ+ 型ソース領
域５とを同等の不純物濃度で形成しているため、ｎ+ 型
領域２３とソース電極１０との接触部における耐圧と、
ｎ+型ソース領域５とソース電極１０との接触部におけ
る耐圧とを同じ耐圧にすることができ、耐圧設計が容易
に行えるようにすることができる。次に、図１に示す炭
化珪素半導体装置の製造方法について、図２〜図４に基
づいて説明する。
域５とを同等の不純物濃度で形成しているため、ｎ+ 型
領域２３とソース電極１０との接触部における耐圧と、
ｎ+型ソース領域５とソース電極１０との接触部におけ
る耐圧とを同じ耐圧にすることができ、耐圧設計が容易
に行えるようにすることができる。次に、図１に示す炭
化珪素半導体装置の製造方法について、図２〜図４に基
づいて説明する。
【００３５】〔図２（ａ）に示す工程〕低抵抗のｎ+ 型
炭化珪素半導体基板１を用意し、このｎ+ 型炭化珪素半
導体基板１上に高抵抗のｎ- 型炭化珪素半導体層２をエ
ピタキシャル成長させる。 〔図２（ｂ）に示す工程〕ｎ- 型炭化珪素半導体層２の
表層部のうち、ユニットセル形成予定領域に高濃度のｐ
型ベース層３を形成する。
炭化珪素半導体基板１を用意し、このｎ+ 型炭化珪素半
導体基板１上に高抵抗のｎ- 型炭化珪素半導体層２をエ
ピタキシャル成長させる。 〔図２（ｂ）に示す工程〕ｎ- 型炭化珪素半導体層２の
表層部のうち、ユニットセル形成予定領域に高濃度のｐ
型ベース層３を形成する。
【００３６】〔図２（ｃ）に示す工程〕次に、ｐ型不純
物をイオン注入し、ブレークダウン防止用のｐ型領域２
１を形成すると共に、このｐ型領域２１からユニットセ
ル領域の外側に向けてガードリンクとなるｐ型領域２２
を複数個形成する。なお、本実施形態ではビルトイン電
圧の効果的な利用を図るべく、高濃度でｐ型ベース領域
３を形成しているため、ベース領域３とｐ型領域２１及
びｐ型領域２２とを別工程で形成しているが、ｐ型ベー
ス領域３を高濃度にしない場合には、これらを同一工程
で形成することもできる。これにより、１つのマスクを
用いてベース領域３とｐ型領域２１及びｐ型領域２２を
形成できるため、これらを正確な位置関係で形成するこ
とができる。
物をイオン注入し、ブレークダウン防止用のｐ型領域２
１を形成すると共に、このｐ型領域２１からユニットセ
ル領域の外側に向けてガードリンクとなるｐ型領域２２
を複数個形成する。なお、本実施形態ではビルトイン電
圧の効果的な利用を図るべく、高濃度でｐ型ベース領域
３を形成しているため、ベース領域３とｐ型領域２１及
びｐ型領域２２とを別工程で形成しているが、ｐ型ベー
ス領域３を高濃度にしない場合には、これらを同一工程
で形成することもできる。これにより、１つのマスクを
用いてベース領域３とｐ型領域２１及びｐ型領域２２を
形成できるため、これらを正確な位置関係で形成するこ
とができる。
【００３７】〔図３（ａ）に示す工程〕ｐ型ベース層３
上を含むｎ- 型炭化珪素半導体層２上にエピタキシャル
成長法によってｎ--型薄膜層３０を形成する。このｎ--
型薄膜層３０がチャネル形成用の表面チャネル層４を構
成すると共に、熱酸化膜９の界面における電界強度を低
減する役割を果たすｎ--型薄膜半導体層２４を構成す
る。
上を含むｎ- 型炭化珪素半導体層２上にエピタキシャル
成長法によってｎ--型薄膜層３０を形成する。このｎ--
型薄膜層３０がチャネル形成用の表面チャネル層４を構
成すると共に、熱酸化膜９の界面における電界強度を低
減する役割を果たすｎ--型薄膜半導体層２４を構成す
る。
【００３８】〔図３（ｂ）に示す工程〕ｎ型不純物をイ
オン注入し、ｐ型ベース層３上の所定領域にｎ+ 型ソー
ス領域５を形成すると共に、ｐ型領域２１内で終端する
ｎ+ 型領域２３を形成する。これにより、ｎ+ 型ソース
領域５とｎ+ 型領域２３とが同等の不純物濃度で形成さ
れる。
オン注入し、ｐ型ベース層３上の所定領域にｎ+ 型ソー
ス領域５を形成すると共に、ｐ型領域２１内で終端する
ｎ+ 型領域２３を形成する。これにより、ｎ+ 型ソース
領域５とｎ+ 型領域２３とが同等の不純物濃度で形成さ
れる。
【００３９】また、このとき、外周部領域の所定領域に
おいて、同電位リング（ＥＱＲ）として働く部分とのコ
ンタクト用のｎ+ 型層２７も形成する。 〔図４（ａ）に示す工程〕フォトリソグラフィ工程を経
て、ｐ型領域２１上に所定膜厚の酸化膜（ＳｉＯ 2 ）３
１を形成すると共に、ｐ型領域２１よりもセル領域の外
周に位置する部分に酸化膜３２を形成する。
おいて、同電位リング（ＥＱＲ）として働く部分とのコ
ンタクト用のｎ+ 型層２７も形成する。 〔図４（ａ）に示す工程〕フォトリソグラフィ工程を経
て、ｐ型領域２１上に所定膜厚の酸化膜（ＳｉＯ 2 ）３
１を形成すると共に、ｐ型領域２１よりもセル領域の外
周に位置する部分に酸化膜３２を形成する。
【００４０】〔図４（ｂ）に示す工程〕熱酸化によって
ウェハ全面にゲート酸化膜６を形成する。そして、ポリ
シリコン等を堆積したのち、ポリシリコンをパターニン
グし、セル領域におけるゲート電極６と、ｐ型領域上に
形成されたｎ--型薄膜半導体層２４の上に形成される電
極層２５とを形成する。
ウェハ全面にゲート酸化膜６を形成する。そして、ポリ
シリコン等を堆積したのち、ポリシリコンをパターニン
グし、セル領域におけるゲート電極６と、ｐ型領域上に
形成されたｎ--型薄膜半導体層２４の上に形成される電
極層２５とを形成する。
【００４１】〔図４（ｃ）に示す工程〕ゲート絶縁膜上
を含むウェハ上に層間絶縁膜８を形成する。この後、図
示しないが、層間絶縁膜８及びゲート絶縁膜６にコンタ
クトホールを形成し、さらに、ｎ--型薄膜半導体層２４
を貫通してｐ型ベース層３に達する貫通孔３ａと、ｎ--
型薄膜半導体層２４やｎ+ 型領域２３を貫通してｐ型領
域２１に達する貫通孔２３ａ及びｎ--型薄膜半導体層２
４を貫通して最外周に位置するｐ型領域２２に達する貫
通孔を形成する。
を含むウェハ上に層間絶縁膜８を形成する。この後、図
示しないが、層間絶縁膜８及びゲート絶縁膜６にコンタ
クトホールを形成し、さらに、ｎ--型薄膜半導体層２４
を貫通してｐ型ベース層３に達する貫通孔３ａと、ｎ--
型薄膜半導体層２４やｎ+ 型領域２３を貫通してｐ型領
域２１に達する貫通孔２３ａ及びｎ--型薄膜半導体層２
４を貫通して最外周に位置するｐ型領域２２に達する貫
通孔を形成する。
【００４２】そして、アルミ配線をパターニングし、ゲ
ート電極７、ソース電極１０、及びフィールドプレート
を構成する電極２６を形成する。そして、ゲート電極
７、ソース電極１０、及び電極２６上にパッシベーショ
ン膜１３を形成し、さらにｎ+型炭化珪素半導体基板１
の裏面にドレイン電極１１を形成して、図１に示すプレ
ーナ型パワーＭＯＳＦＥＴが完成する。
ート電極７、ソース電極１０、及びフィールドプレート
を構成する電極２６を形成する。そして、ゲート電極
７、ソース電極１０、及び電極２６上にパッシベーショ
ン膜１３を形成し、さらにｎ+型炭化珪素半導体基板１
の裏面にドレイン電極１１を形成して、図１に示すプレ
ーナ型パワーＭＯＳＦＥＴが完成する。
【００４３】（他の実施形態）上記実施形態では、ｐ型
領域３、２１、２２にコンタクトする電極を形成するた
めに、貫通穴を形成する方法を示したが、これらｐ型領
域３、２１、２２上のｎ--型薄膜半導体層２４をイオン
注入により反転させてもよく、この場合には、図３
（ｂ）に示す工程の後に、ｐ型不純物をイオン注入する
工程を設ければよい。
領域３、２１、２２にコンタクトする電極を形成するた
めに、貫通穴を形成する方法を示したが、これらｐ型領
域３、２１、２２上のｎ--型薄膜半導体層２４をイオン
注入により反転させてもよく、この場合には、図３
（ｂ）に示す工程の後に、ｐ型不純物をイオン注入する
工程を設ければよい。
【００４４】上記実施形態では、電極層２５をソース電
極１０と電気的に接触させるようにしているが、ソース
電極１９ではなくゲート電極７に接触させるようにして
もよい。このように電極層２５をゲート電極７と接触さ
せるようにした場合には、ｐ型領域２１上のｎ--型薄膜
半導体層２４をチャネルとしてドレイン電流を流すよう
にできる。
極１０と電気的に接触させるようにしているが、ソース
電極１９ではなくゲート電極７に接触させるようにして
もよい。このように電極層２５をゲート電極７と接触さ
せるようにした場合には、ｐ型領域２１上のｎ--型薄膜
半導体層２４をチャネルとしてドレイン電流を流すよう
にできる。
【００４５】なお、このような場合には、ｎ+ 型領域２
３とｎ+ 型ソース領域５とを同時に形成し耐圧設計が容
易に行えるようにすることがより有効となる。上記実施
形態では、ガードリング層としてのｐ型領域２２やフィ
ールドプレートとしての電極２６を有するガードリング
構造について述べたが、これらを無くしてもよい。この
場合には、ソース電極１０あるいはゲート電極７と接触
する電極２５のみで構成されるフィールドプレート構造
となる。
３とｎ+ 型ソース領域５とを同時に形成し耐圧設計が容
易に行えるようにすることがより有効となる。上記実施
形態では、ガードリング層としてのｐ型領域２２やフィ
ールドプレートとしての電極２６を有するガードリング
構造について述べたが、これらを無くしてもよい。この
場合には、ソース電極１０あるいはゲート電極７と接触
する電極２５のみで構成されるフィールドプレート構造
となる。
【００４６】また、上記実施形態ではノーマリオフ型の
プレーナ型パワーＭＯＳＦＥＴを例に挙げて説明した
が、上述したように、ゲート電極７と電極層２５とを電
気的に接触させるようにすることにより、セル領域のオ
ン・オフと同時にｐ型領域の上におけるｎ--型薄膜半導
体層２４を流れる電流のオン・オフも行うことができる
ため、ノーマリオン型のものを用いることもできる。
プレーナ型パワーＭＯＳＦＥＴを例に挙げて説明した
が、上述したように、ゲート電極７と電極層２５とを電
気的に接触させるようにすることにより、セル領域のオ
ン・オフと同時にｐ型領域の上におけるｎ--型薄膜半導
体層２４を流れる電流のオン・オフも行うことができる
ため、ノーマリオン型のものを用いることもできる。
【図１】本発明にかかわるガードリング構造を備えた炭
化珪素半導体装置の断面図である。
化珪素半導体装置の断面図である。
【図２】図１に示す炭化珪素半導体装置の製造工程を示
す図である。
す図である。
【図３】図２に続く炭化珪素半導体装置の製造工程を示
す図である。
す図である。
【図４】図３に示す炭化珪素半導体装置の製造工程を示
す図である。
す図である。
【図５】本発明者らが先に出願した炭化珪素半導体装置
を説明するための図である。
を説明するための図である。
【図６】本発明者らが先に出願した炭化珪素半導体装置
を基に行った検討結果を説明するための図である。
を基に行った検討結果を説明するための図である。
１…ｎ+ 型炭化珪素半導体基板、２…ｎ- 型エピタキシ
ャル層、３…ｐ型ベース領域、４…表面チャネル層、５
…ｎ+ 型ソース領域、６…ゲート絶縁膜、７…ゲート電
極、８…層間絶縁膜、１０…ソース電極、１１…ドレイ
ン電極、２１…素子分離層としてのｐ型領域、２２…ガ
ードリングとしてのｐ型領域、２３…ｎ+ 型領域、２４
…ｎ--型薄膜半導体層、２５…電極層、２６…フィール
ドプレート。
ャル層、３…ｐ型ベース領域、４…表面チャネル層、５
…ｎ+ 型ソース領域、６…ゲート絶縁膜、７…ゲート電
極、８…層間絶縁膜、１０…ソース電極、１１…ドレイ
ン電極、２１…素子分離層としてのｐ型領域、２２…ガ
ードリングとしてのｐ型領域、２３…ｎ+ 型領域、２４
…ｎ--型薄膜半導体層、２５…電極層、２６…フィール
ドプレート。
Claims (7)
- 【請求項１】 第１導電型の半導体基板（１）と、 この半導体基板の表面側に形成され、該半導体基板より
も高抵抗な第１導電型の半導体層（２）と、 前記半導体層の所定領域に形成され、ゲート電極（７）
への印加電圧を制御することにより、前記半導体層の表
面側のソース電極（１０）と前記半導体基板の裏面側の
ドレイン電極（１１）との間の電流を制御するユニット
セルと、 前記ユニットセルが形成されたセル領域の周囲に設けら
れ、前記半導体層の表層部において該セル領域から離れ
る方向へ延設されると共に、前記ソース電極と電気的に
接続された素子分離用の第２導電型の素子分離層（２
１）と、 前記素子分離層の上に形成され、前記半導体層よりも高
抵抗の第１導電型の半導体薄膜層（２４）とを備え、 前記素子分離層上に形成された前記半導体薄膜層は、前
記素子分離層のうち、前記セル領域から最も離れる側に
位置する終端部分の上に形成されており、少なくとも該
素子分離層の上に位置する前記半導体薄膜層の上には第
２の絶縁膜（６）を介して前記ソース電極又はゲート電
極と電気的に接触する電極層（２５）が備えられている
ことを特徴とする炭化珪素半導体装置。 - 【請求項２】 前記素子分離層上には、該素子分離層内
で終端するように前記半導体薄膜層よりも低抵抗な第１
導電型の半導体領域（２３）が備えられており、 前記半導体領域を貫通するように形成された貫通孔（２
３ａ）を介して、前記ソース電極は前記半導体領域及び
前記素子分離層と電気的に接触していることを特徴とす
る請求項１に記載の炭化珪素半導体装置。 - 【請求項３】 前記ユニットセル領域は、 前記半導体層の表層部の所定領域に形成され、所定深さ
を有する第２導電型のベース領域（３）と、 前記ベース領域の表層部の所定領域に形成され、該ベー
ス領域の深さよりも浅い第１導電型のソース領域（５）
と、 前記ベース領域の上部において前記ソース領域と前半導
体層とを繋ぐように配置され、炭化珪素よりなる第１導
電型の表面チャネル層（４）と、 前記ゲート電極と前記表面チャネル層の間に配置された
ゲート絶縁膜（６）と、を備えていると共に、 前記ソース電極が前記ベース領域及びソース領域に接触
するように構成されており、 前記表面チャネル層と前記薄膜半導体層は、同じ不純物
濃度で形成されていることを特徴とする請求項１又は２
に記載の炭化珪素半導体装置。 - 【請求項４】 前記半導体領域は、前記ソース領域と同
等の不純物濃度で形成されていることを特徴とする請求
項３に記載の炭化珪素半導体装置。 - 【請求項５】 炭化珪素よりなる第１導電型の半導体基
板（１）の主表面上に、該半導体基板よりも低いドーパ
ント濃度を有する第１導電型の半導体層（２）を形成す
る工程と、 前記半導体層の表層部の所定領域に、所定深さを有する
複数個の第２導電型のベース領域（３）を形成する工程
と、 前記ベース領域の周囲に配置される素子分離用の素子分
離層（２１）を形成する工程と、 前記素子分離層を含む半導体層の上に、該半導体層より
も低濃度の第１導電型の薄膜層（３０）を成膜すること
により、前記ベース領域に接続される表面チャネル層
（４）と、前記セル形成予定領域の周囲における薄膜半
導体層（２４）を形成する工程と、 前記ベース領域内の表層部の所定領域に、該ベース領域
の深さよりも接合深さが浅い第１導電型のソース領域
（５）を形成する工程と、 前記表面チャネル層及び前記素子分離層の表面に絶縁膜
（６）を形成する工程と少なくも前記表面チャネル層の
上における前記絶縁膜上にゲート電極（７）を形成する
工程と、 前記ベース領域、前記素子分離層及び前記ソース領域に
接触するソース電極（１０）を形成する工程と、 前記ゲート電極を形成する工程では、さらに前記素子分
離層のうち前記セル領域から最も離れる側に位置する部
分の上の前記薄膜半導体層の上に前記絶縁膜を介して前
記ゲート電極又は前記ソース電極と電気的に接する電極
層（２５）を形成する工程を含んでいることを特徴とす
る炭化珪素半導体装置の製造方法。 - 【請求項６】 炭化珪素よりなる第１導電型の半導体基
板（１）の主表面上に、該半導体基板よりも低いドーパ
ント濃度を有する第１導電型の半導体層（２）を形成す
る工程と、 前記半導体層の表層部の所定領域に、所定深さを有する
複数個の第２導電型のベース領域（３）を形成すると同
時に、該ベース領域の周囲に配置される素子分離用の素
子分離層（２１）及びこの素子分離層の周囲に所定間隔
おきに配置された複数の電界緩和用のリング層（２２）
を形成する工程と、 前記素子分離層及びリング層を含む半導体層の上に、該
半導体層よりも低濃度の第１導電型の薄膜層（３０）を
成膜することにより、前記ベース領域に接続される表面
チャネル層（４）と、前記セル形成予定領域の周囲にお
ける薄膜半導体層（２４）を形成する工程と、 前記ベース領域内の表層部の所定領域に、該ベース領域
の深さよりも接合深さが浅い第１導電型のソース領域
（５）を形成する工程と、 前記表面チャネル層及び前記素子分離層の表面に絶縁膜
（６）を形成する工程と少なくも前記表面チャネル層の
上における前記絶縁膜上にゲート電極（７）を形成する
工程と、 前記ベース領域、前記素子分離層及び前記ソース領域に
接触するソース電極（１０）を形成する工程と、 前記リング層のうち最も外周側に位置するものから前記
セル形成予定領域の外側に張り出すように、前記絶縁膜
を介して該リング層と電気的に接続されるフィールドプ
レート（２６）を形成する工程とを備え、 前記ゲート電極を形成する工程では、さらに前記素子分
離層のうち前記セル領域から最も離れる側に位置する部
分の上の前記薄膜半導体層の上に前記絶縁膜を介して前
記ゲート電極又は前記ソース電極と電気的に接する電極
層（２５）を形成する工程を含んでいることを特徴とす
る炭化珪素半導体装置の製造方法。 - 【請求項７】 前記素子分離層内に終端するように、前
記薄膜半導体層よりも前記セル形成予定領域側に位置す
る第１導電型の半導体領域（２３）を形成する工程を有
し、 該半導体領域を形成する工程は、前記ソース領域を形成
する工程における該ソース領域を形成する際に同時に形
成することを特徴とする請求項５又は６に記載の炭化珪
素半導体装置の製造方法。
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|---|---|---|---|
| JP11102998A JP3744196B2 (ja) | 1998-04-21 | 1998-04-21 | 炭化珪素半導体装置及びその製造方法 |
| US09/107,507 US6054752A (en) | 1997-06-30 | 1998-06-30 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11102998A JP3744196B2 (ja) | 1998-04-21 | 1998-04-21 | 炭化珪素半導体装置及びその製造方法 |
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| JPH11307768A true JPH11307768A (ja) | 1999-11-05 |
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|---|---|---|---|
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| JP (1) | JP3744196B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011089861A1 (ja) * | 2010-01-19 | 2011-07-28 | パナソニック株式会社 | 半導体装置およびその製造方法 |
| US8847238B2 (en) | 2012-11-09 | 2014-09-30 | Panasonic Corporation | Semiconductor device which can withstand high voltage or high current and method for fabricating the same |
| JPWO2019123717A1 (ja) * | 2017-12-19 | 2019-12-19 | 三菱電機株式会社 | 炭化珪素半導体装置および電力変換装置 |
| CN113178479A (zh) * | 2013-03-05 | 2021-07-27 | 罗姆股份有限公司 | 半导体装置 |
-
1998
- 1998-04-21 JP JP11102998A patent/JP3744196B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2011089861A1 (ja) * | 2010-01-19 | 2011-07-28 | パナソニック株式会社 | 半導体装置およびその製造方法 |
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| CN113178479A (zh) * | 2013-03-05 | 2021-07-27 | 罗姆股份有限公司 | 半导体装置 |
| US11929394B2 (en) | 2013-03-05 | 2024-03-12 | Rohm Co., Ltd. | Semiconductor device with voltage resistant structure |
| JPWO2019123717A1 (ja) * | 2017-12-19 | 2019-12-19 | 三菱電機株式会社 | 炭化珪素半導体装置および電力変換装置 |
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