JPH11297687A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11297687A JPH11297687A JP10097348A JP9734898A JPH11297687A JP H11297687 A JPH11297687 A JP H11297687A JP 10097348 A JP10097348 A JP 10097348A JP 9734898 A JP9734898 A JP 9734898A JP H11297687 A JPH11297687 A JP H11297687A
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Landscapes
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Abstract
(57)【要約】
【課題】 素子形成予定領域へのチャネルストッパー領
域の拡散による素子特性の劣化のない半導体装置の製造
方法を提供する。 【解決手段】 チャネルストッパーを形成するためのイ
オン注入用マスクと、ＬＯＣＯＳ酸化膜を形成するため
の耐酸化マスクとにオフセットを持たせ、チャネルスト
ッパー領域が素子形成予定領域まで拡散することを防止
する。
域の拡散による素子特性の劣化のない半導体装置の製造
方法を提供する。 【解決手段】 チャネルストッパーを形成するためのイ
オン注入用マスクと、ＬＯＣＯＳ酸化膜を形成するため
の耐酸化マスクとにオフセットを持たせ、チャネルスト
ッパー領域が素子形成予定領域まで拡散することを防止
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に素子分離領域に選択的に厚い酸化膜、
いわゆるＬＯＣＯＳ酸化膜を形成する工程を備えた半導
体装置の製造方法に関する。
方法に関し、特に素子分離領域に選択的に厚い酸化膜、
いわゆるＬＯＣＯＳ酸化膜を形成する工程を備えた半導
体装置の製造方法に関する。
【０００２】
【従来の技術】一般に、シリコン集積回路の素子分離領
域には、寄生トランジスタの発生を防止するため、ＬＯ
ＣＯＳ酸化膜と呼ばれる厚い酸化膜が選択的に形成され
ている。一般的に、ＬＯＣＯＳ酸化膜の形成は、半導体
基板１上に酸化膜２および耐酸化膜として窒化膜３を積
層形成する（図６）。ここで、窒化膜３は、耐酸化膜と
して機能する他、チャネルストッパー領域を形成するた
めのイオン注入のマスク膜として使用できる厚さに形成
される。具体的には、１０００オングストローム程度の
厚さに形成する必要がある。
域には、寄生トランジスタの発生を防止するため、ＬＯ
ＣＯＳ酸化膜と呼ばれる厚い酸化膜が選択的に形成され
ている。一般的に、ＬＯＣＯＳ酸化膜の形成は、半導体
基板１上に酸化膜２および耐酸化膜として窒化膜３を積
層形成する（図６）。ここで、窒化膜３は、耐酸化膜と
して機能する他、チャネルストッパー領域を形成するた
めのイオン注入のマスク膜として使用できる厚さに形成
される。具体的には、１０００オングストローム程度の
厚さに形成する必要がある。
【０００３】次に通常のホトリソグラフ法により、ＬＯ
ＣＯＳ酸化膜形成予定領域の窒化膜３をエッチング除去
し、酸化膜２を露出させる。パターニングされた窒化膜
３をマスクとして使用して、酸化膜２を通して半導体基
板１中に、図中点線で示すように、チャネルストッパー
領域を形成するため半導体基板１と同じ導電型の不純物
をイオン注入する（図７）。
ＣＯＳ酸化膜形成予定領域の窒化膜３をエッチング除去
し、酸化膜２を露出させる。パターニングされた窒化膜
３をマスクとして使用して、酸化膜２を通して半導体基
板１中に、図中点線で示すように、チャネルストッパー
領域を形成するため半導体基板１と同じ導電型の不純物
をイオン注入する（図７）。
【０００４】その後、窒化膜３をマスクとして選択酸化
を行い、半導体基板１表面にＬＯＣＯＳ酸化膜４を形成
する。この酸化工程で、先に半導体基板１中に注入した
不純物は、半導体基板１中に拡散し、半導体基板より不
純物濃度の高いチャネルストッパー領域５が形成される
（図８）。
を行い、半導体基板１表面にＬＯＣＯＳ酸化膜４を形成
する。この酸化工程で、先に半導体基板１中に注入した
不純物は、半導体基板１中に拡散し、半導体基板より不
純物濃度の高いチャネルストッパー領域５が形成される
（図８）。
【０００５】このとき、ＬＯＣＯＳ酸化膜４は比較的厚
く形成する必要があるため、酸化膜の成長と同時に、イ
オン注入された不純物が深さ方向、横方向にそれぞれ拡
散し、チャネルストッパー領域５が、素子形成予定領域
まで拡散形成されてしまう。
く形成する必要があるため、酸化膜の成長と同時に、イ
オン注入された不純物が深さ方向、横方向にそれぞれ拡
散し、チャネルストッパー領域５が、素子形成予定領域
まで拡散形成されてしまう。
【０００６】このようにチャネルストッパー領域５が拡
散した素子形成予定領域に、例えばＭＯＳ型電界効果ト
ランジスタを形成する場合、まず、ゲート酸化膜６を介
してゲート電極７を形成し、ゲート電極７とＬＯＣＯＳ
酸化膜４をマスクとして使用し、半導体基板１と逆導電
型の不純物をイオン注入し、ソース領域８、ドレイン領
域９を形成する。この結果、いわゆる狭チャネル効果が
生じてしまう。
散した素子形成予定領域に、例えばＭＯＳ型電界効果ト
ランジスタを形成する場合、まず、ゲート酸化膜６を介
してゲート電極７を形成し、ゲート電極７とＬＯＣＯＳ
酸化膜４をマスクとして使用し、半導体基板１と逆導電
型の不純物をイオン注入し、ソース領域８、ドレイン領
域９を形成する。この結果、いわゆる狭チャネル効果が
生じてしまう。
【０００７】更に、ソース領域８およびドレイン領域９
の一部がチャネルストッパー領域５と重なり、ソース領
域８あるいはドレイン領域９とチャネルストッパー領域
５間の接合耐圧が低下し、耐圧の高い半導体装置を形成
するためには、十分な距離を保つ必要が生じ、自己整合
的に形成することができず、微細化の妨げとなってい
た。
の一部がチャネルストッパー領域５と重なり、ソース領
域８あるいはドレイン領域９とチャネルストッパー領域
５間の接合耐圧が低下し、耐圧の高い半導体装置を形成
するためには、十分な距離を保つ必要が生じ、自己整合
的に形成することができず、微細化の妨げとなってい
た。
【０００８】
【発明が解決しようとする課題】このように従来のＬＯ
ＣＯＳ酸化膜の形成方法では、チャネルストッパーの形
成とＬＯＣＯＳ酸化膜の形成が自己整合的にできるとい
う利点があるが、近年、半導体集積回路の微細化に伴
い、素子形成予定領域へのチャネルストッパー領域の入
り込みが無視できなくなり、素子特性が劣化してしまう
という問題点があった。本発明はこれらの問題点を解決
し、素子特性を劣化させることのない半導体装置の製造
方法を提供することを目的とする。
ＣＯＳ酸化膜の形成方法では、チャネルストッパーの形
成とＬＯＣＯＳ酸化膜の形成が自己整合的にできるとい
う利点があるが、近年、半導体集積回路の微細化に伴
い、素子形成予定領域へのチャネルストッパー領域の入
り込みが無視できなくなり、素子特性が劣化してしまう
という問題点があった。本発明はこれらの問題点を解決
し、素子特性を劣化させることのない半導体装置の製造
方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は上記目的を達成
するため、一導電型の半導体基板上に、選択的に素子分
離のための酸化膜を形成する工程を含む半導体装置の製
造方法において、一導電型の半導体基板上に耐酸化膜、
該耐酸化膜を選択除去するための耐酸化膜エッチング用
膜および多結晶シリコン膜を順次積層形成する工程と、
前記酸化膜形成予定領域の前記多結晶シリコン膜および
耐酸化膜エッチング用膜をエッチング除去する工程と、
パターニングされた該多結晶シリコン膜を酸化し、前記
耐酸化膜エッチング用膜上に該耐酸化膜エッチング用膜
より幅広のチャネルストッパー形成用膜を形成する工程
と、該チャネルストッパー形成用膜をマスクとして使用
し、前記半導体基板中に一導電型の不純物をイオン注入
する工程と、前記耐酸化膜エッチング用膜をマスクとし
て使用し、前記酸化膜形成予定領域の前記耐酸化膜をエ
ッチング除去する工程と、パターニングされた該耐酸化
膜をマスクとして使用し、少なくとも該耐酸化膜端部近
傍は前記不純物が注入されていない前記半導体基板を酸
化し、前記半導体基板表面にチャネルストッパーを備え
た前記素子分離のための酸化膜を形成する工程とを含む
ことを特徴とするものである。
するため、一導電型の半導体基板上に、選択的に素子分
離のための酸化膜を形成する工程を含む半導体装置の製
造方法において、一導電型の半導体基板上に耐酸化膜、
該耐酸化膜を選択除去するための耐酸化膜エッチング用
膜および多結晶シリコン膜を順次積層形成する工程と、
前記酸化膜形成予定領域の前記多結晶シリコン膜および
耐酸化膜エッチング用膜をエッチング除去する工程と、
パターニングされた該多結晶シリコン膜を酸化し、前記
耐酸化膜エッチング用膜上に該耐酸化膜エッチング用膜
より幅広のチャネルストッパー形成用膜を形成する工程
と、該チャネルストッパー形成用膜をマスクとして使用
し、前記半導体基板中に一導電型の不純物をイオン注入
する工程と、前記耐酸化膜エッチング用膜をマスクとし
て使用し、前記酸化膜形成予定領域の前記耐酸化膜をエ
ッチング除去する工程と、パターニングされた該耐酸化
膜をマスクとして使用し、少なくとも該耐酸化膜端部近
傍は前記不純物が注入されていない前記半導体基板を酸
化し、前記半導体基板表面にチャネルストッパーを備え
た前記素子分離のための酸化膜を形成する工程とを含む
ことを特徴とするものである。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態につい
て、ＭＯＳ型電界効果トランジスタの製造工程を例にと
り説明する。まず、Ｐ型の導電性を有する半導体基板１
上に熱酸化法により２００オングストローム程度の酸化
膜２を形成する。次に酸化膜２上にＣＶＤ法により１０
００オングストローム程度の耐酸化性の窒化膜３を積層
形成する。更に、後工程で窒化膜３を選択的にエッチン
グすることができる膜、例えば、ＣＶＤ法により１００
０オングストローム程度形成した酸化膜１０と、酸化膜
１０を選択的にエッチングすることができる膜、例え
ば、ＣＶＤ法により１０００オングストローム程度の窒
化膜１１を形成する。その後、ＣＶＤ法によりリンを不
純物として含むポリシリコン膜１２を３５００オングス
トローム程度順次積層形成する（図１）。ここで、ポリ
シリコン膜に不純物を添加するのは、後工程でポリシリ
コンを酸化する際、酸化速度を大きくするためであり、
また形成された酸化膜の体積を大きくするためでもあ
る。従って、添加される不純物は、リンに限らず、砒素
であってもよい。また、不純物を含まないポリシリコン
膜を形成した後、不純物を添加しても良い。
て、ＭＯＳ型電界効果トランジスタの製造工程を例にと
り説明する。まず、Ｐ型の導電性を有する半導体基板１
上に熱酸化法により２００オングストローム程度の酸化
膜２を形成する。次に酸化膜２上にＣＶＤ法により１０
００オングストローム程度の耐酸化性の窒化膜３を積層
形成する。更に、後工程で窒化膜３を選択的にエッチン
グすることができる膜、例えば、ＣＶＤ法により１００
０オングストローム程度形成した酸化膜１０と、酸化膜
１０を選択的にエッチングすることができる膜、例え
ば、ＣＶＤ法により１０００オングストローム程度の窒
化膜１１を形成する。その後、ＣＶＤ法によりリンを不
純物として含むポリシリコン膜１２を３５００オングス
トローム程度順次積層形成する（図１）。ここで、ポリ
シリコン膜に不純物を添加するのは、後工程でポリシリ
コンを酸化する際、酸化速度を大きくするためであり、
また形成された酸化膜の体積を大きくするためでもあ
る。従って、添加される不純物は、リンに限らず、砒素
であってもよい。また、不純物を含まないポリシリコン
膜を形成した後、不純物を添加しても良い。
【００１１】次に通常のホトリソグラフ法により、ＬＯ
ＣＯＳ酸化膜形成予定領域のポリシリコン膜１２および
窒化膜１１をエッチング除去し、酸化膜１０を露出させ
る（図２）。
ＣＯＳ酸化膜形成予定領域のポリシリコン膜１２および
窒化膜１１をエッチング除去し、酸化膜１０を露出させ
る（図２）。
【００１２】ポリシリコン膜１２を、例えば、９００
℃、ウエット雰囲気で３０分間酸化する。この酸化によ
り、ポリシリコン膜１２の表面の一部あるいは全部が酸
化され、厚さが４から５倍になる。その結果、窒化膜１
１上に１．５ミクロン程度ヒサシ状に張り出した形状が
形成される。この酸化前と比較して幅広のパターンとな
ったポリシリコン膜１２をマスクとして使用して、酸化
膜１０、窒化膜３および酸化膜２を通して半導体基板１
中に、チャネルストッパー領域を形成するためＰ型不純
物をイオン注入する（図３）。たとえば、上記条件で
は、ボロンイオン（Ｂ１１）を加速エネルギー１００Ｋ
ｅＶ、ドーズ量３×１０１３ａｔｏｍ／ｃｍ ２の条件で
注入する。
℃、ウエット雰囲気で３０分間酸化する。この酸化によ
り、ポリシリコン膜１２の表面の一部あるいは全部が酸
化され、厚さが４から５倍になる。その結果、窒化膜１
１上に１．５ミクロン程度ヒサシ状に張り出した形状が
形成される。この酸化前と比較して幅広のパターンとな
ったポリシリコン膜１２をマスクとして使用して、酸化
膜１０、窒化膜３および酸化膜２を通して半導体基板１
中に、チャネルストッパー領域を形成するためＰ型不純
物をイオン注入する（図３）。たとえば、上記条件で
は、ボロンイオン（Ｂ１１）を加速エネルギー１００Ｋ
ｅＶ、ドーズ量３×１０１３ａｔｏｍ／ｃｍ ２の条件で
注入する。
【００１３】次に、酸化したポリシリコン膜１２をエッ
チング除去する。窒化膜１１をマスクとして使用し、酸
化膜１０をパターニングする。さらに、酸化膜１０をマ
スクとして使用し、窒化膜３をエッチング除去する。こ
のエッチングと同時に、窒化膜１１もエッチング除去さ
れる。酸化膜１０を除去した後、あるいは除去せず、窒
化膜３をマスクとして使用し、半導体基板１表面にＬＯ
ＣＯＳ酸化膜４を形成する。一例として、９５０℃、ウ
エット雰囲気で４３０分間酸化し、７５００オングスト
ローム程度のＬＯＣＯＳ酸化膜を形成する。
チング除去する。窒化膜１１をマスクとして使用し、酸
化膜１０をパターニングする。さらに、酸化膜１０をマ
スクとして使用し、窒化膜３をエッチング除去する。こ
のエッチングと同時に、窒化膜１１もエッチング除去さ
れる。酸化膜１０を除去した後、あるいは除去せず、窒
化膜３をマスクとして使用し、半導体基板１表面にＬＯ
ＣＯＳ酸化膜４を形成する。一例として、９５０℃、ウ
エット雰囲気で４３０分間酸化し、７５００オングスト
ローム程度のＬＯＣＯＳ酸化膜を形成する。
【００１４】このとき、ＬＯＣＯＳ酸化膜を形成するた
めに使用した窒化膜３は、先にチャネルストッパーを形
成するために使用したポリシリコン膜１２より、素子形
成領域の内側に１．５ミクロン程度移動したことにな
る。つまり、窒化膜端部近傍はチャネルストッパー領域
を形成するための不純物が注入されていない半導体基板
１が露出している。従って、ＬＯＣＯＳ酸化膜４形成後
のチャネルストッパー領域の素子形成領域への拡散が少
なくなったことになる。一例として、上記ＬＯＣＯＳ酸
化膜の形成条件では、チャネルストッパー領域の拡散深
さは１．５ミクロンとなり、素子形成予定領域まで拡散
領域が形成されないことになる。
めに使用した窒化膜３は、先にチャネルストッパーを形
成するために使用したポリシリコン膜１２より、素子形
成領域の内側に１．５ミクロン程度移動したことにな
る。つまり、窒化膜端部近傍はチャネルストッパー領域
を形成するための不純物が注入されていない半導体基板
１が露出している。従って、ＬＯＣＯＳ酸化膜４形成後
のチャネルストッパー領域の素子形成領域への拡散が少
なくなったことになる。一例として、上記ＬＯＣＯＳ酸
化膜の形成条件では、チャネルストッパー領域の拡散深
さは１．５ミクロンとなり、素子形成予定領域まで拡散
領域が形成されないことになる。
【００１５】窒化膜３を除去した後、通常の半導体装置
の製造方法に従い、ゲート酸化膜６、ゲート電極７、ソ
ース領域８、ドレイン領域９等を形成することによっ
て、図５に示すＭＯＳ型電界効果トランジスタを形成す
ることができる。
の製造方法に従い、ゲート酸化膜６、ゲート電極７、ソ
ース領域８、ドレイン領域９等を形成することによっ
て、図５に示すＭＯＳ型電界効果トランジスタを形成す
ることができる。
【００１６】このように形成されたＭＯＳ型電界効果ト
ランジスタは、チャネルストッパー領域５がソース、ド
レイン領域８、９から離れて形成されるため、狭チャネ
ル効果を抑制することができる。また、ソース、ドレイ
ン領域８、９とチャネルストッパー領域５とを自己整合
的に形成しても、その耐圧を大きくすることができると
いう利点がある。
ランジスタは、チャネルストッパー領域５がソース、ド
レイン領域８、９から離れて形成されるため、狭チャネ
ル効果を抑制することができる。また、ソース、ドレイ
ン領域８、９とチャネルストッパー領域５とを自己整合
的に形成しても、その耐圧を大きくすることができると
いう利点がある。
【００１７】以上ＭＯＳ型電界効果トランジスタを例に
とり、本発明の実施の形態について説明したが、本発明
はこれに限定されることはなく、他のトランジスタ、ダ
イオード等を含む半導体集積回路に適用することが可能
であることは言うまでもない。
とり、本発明の実施の形態について説明したが、本発明
はこれに限定されることはなく、他のトランジスタ、ダ
イオード等を含む半導体集積回路に適用することが可能
であることは言うまでもない。
【００１８】
【発明の効果】以上説明したように、本発明により形成
したＬＯＣＯＳ酸化膜を使用し半導体装置を形成した場
合、素子特性の劣化を防ぐことができるという利点があ
る。また、本発明の製造方法は、通常の半導体装置の製
造工程を使用するため、歩留まり良く半導体装置を形成
することができるという利点もある。
したＬＯＣＯＳ酸化膜を使用し半導体装置を形成した場
合、素子特性の劣化を防ぐことができるという利点があ
る。また、本発明の製造方法は、通常の半導体装置の製
造工程を使用するため、歩留まり良く半導体装置を形成
することができるという利点もある。
【図１】本発明の実施の形態を説明する図である。
【図２】本発明の実施の形態を説明する図である。
【図３】本発明の実施の形態を説明する図である。
【図４】本発明の実施の形態を説明する図である。
【図５】従来のＬＯＣＯＳ酸化膜の形成方法を説明する
図である。
図である。
【図６】従来のＬＯＣＯＳ酸化膜の形成方法を説明する
図である。
図である。
【図７】従来のＬＯＣＯＳ酸化膜の形成方法を説明する
図である。
図である。
【図８】従来のＬＯＣＯＳ酸化膜の形成方法を説明する
図である。
図である。
【図９】従来のＭＯＳ型電界効果トランジスタを説明す
る図である。
る図である。
１ 半導体基板 ２ 酸化膜 ３ 窒化膜 ４ ＬＯＣＯＳ酸化膜 ５ チャネルストッパー領域 ６ ゲート酸化膜 ７ ゲート電極 ８ ソース領域 ９ ドレイン領域 １０ 酸化膜 １１ 窒化膜 １２ ポリシリコン膜
Claims (1)
- 【請求項１】 一導電型の半導体基板上に、選択的に素
子分離のための酸化膜を形成する工程を含む半導体装置
の製造方法において、 一導電型の半導体基板上に耐酸化膜、該耐酸化膜を選択
除去するための耐酸化膜エッチング用膜および多結晶シ
リコン膜を順次積層形成する工程と、 前記酸化膜形成予定領域の前記多結晶シリコン膜および
耐酸化膜エッチング用膜をエッチング除去する工程と、 パターニングされた該多結晶シリコン膜を酸化し、前記
耐酸化膜エッチング用膜上に該耐酸化膜エッチング用膜
より幅広のチャネルストッパー形成用膜を形成する工程
と、 該チャネルストッパー形成用膜をマスクとして使用し、
前記半導体基板中に一導電型の不純物をイオン注入する
工程と、 前記耐酸化膜エッチング用膜をマスクとして使用し、前
記酸化膜形成予定領域の前記耐酸化膜をエッチング除去
する工程と、 パターニングされた該耐酸化膜をマスクとして使用し、
少なくとも該耐酸化膜端部近傍は前記不純物が注入され
ていない前記半導体基板を酸化し、前記半導体基板表面
にチャネルストッパーを備えた前記素子分離のための酸
化膜を形成する工程とを含むことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09734898A JP3848782B2 (ja) | 1998-04-09 | 1998-04-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09734898A JP3848782B2 (ja) | 1998-04-09 | 1998-04-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11297687A true JPH11297687A (ja) | 1999-10-29 |
| JP3848782B2 JP3848782B2 (ja) | 2006-11-22 |
Family
ID=14189987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09734898A Expired - Fee Related JP3848782B2 (ja) | 1998-04-09 | 1998-04-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
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1998
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