JPH11296372A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 中央演算装置（ＣＰＵ）と補助演算装置とが
バスを介して接続された構成の情報処理装置において、
その演算速度の高速化を達成する。 【解決手段】 ＣＰＵ１と、特殊な演算（階乗やｅｘｐ
等）を行う補助演算装置４と、その両者を接続するバス
６，７とを備えたマイコンＭ１において、バス６，７の
各々にてＣＰＵ１と補助演算装置４とを接続する経路上
に、該経路を制御信号Ｓに応じて連通／遮断するスイッ
チ８，９が設けられており、スイッチ８，９よりＣＰＵ
１側のバス６，７に、ＲＡＭ３とプログラムを格納した
ＲＯＭ２が接続され、スイッチ８，９より補助演算装置
４側のバス６，７に、補助演算装置４の演算対象データ
等を格納するためのＲＡＭ５が接続されている。そし
て、補助演算装置４は、ＣＰＵ１の指令で動作を開始す
るとスイッチ８，９を開いてバス６，７を分離する。こ
のためＣＰＵ１と補助演算装置４とが並列に動作でき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、中央演算装置（Ｃ
ＰＵ）と補助演算装置とがバス接続された構成の情報処
理装置に関する。

【０００２】

【従来の技術】一般に、マイクロコンピュータにおい
て、ＣＰＵが演算処理を行う際の動作内容は、ＲＯＭや
ＲＡＭ等の周辺メモリから実行すべき命令を読み出す命
令読出ステージ（フェッチステージ）と、その読み出し
た命令の内容を解読する解読ステージ（デコードステー
ジ）と、その解読した命令の内容を実行する実行ステー
ジと、周辺メモリとの間でデータのやり取りを行うメモ
リアクセスステージと、内部レジスタや周辺メモリへの
データ書き込みを行うライトバックステージとの、５つ
のステージからなる。

【０００３】また、近年の機器制御等においては、高速
で且つ高精度な制御が求められており、それに伴い、機
器制御等に用いられるマイクロコンピュータに対して
は、ＣＰＵの高速化（演算速度の向上）とデジタル信号
処理能力の向上とが要求されている。

【０００４】ここで、ＣＰＵの高速化は、上記５つのス
テージを並列的に行う所謂パイプライン処理によって、
ある程度実現することができる。これに対して、デジタ
ル信号処理能力の向上は、ＣＰＵがパイプライン処理を
行うようにしても実現することができず、そのために
は、例えば以下の２つの方法を採ることが考えられる。

【０００５】まず、第１の方法としては、ＣＰＵとは全
く別にＤＳＰ（デジタル・シグナル・プロセッサ）を搭
載する。また、第２の方法としては、ＣＰＵと、ＣＰＵ
では高速に実行することができない特殊な演算（例え
ば、対数演算（ｌｏｇ）や積和演算等）を行う補助演算
装置とを、バスを介して接続し、その補助演算装置がＣ
ＰＵからの起動指令に応じて上記特殊演算を行うように
する。

【０００６】

【発明が解決しようとする課題】ここで、上記第１の方
法では、ＤＳＰ自体の回路規模が大きいため、ＬＳＩの
チップサイズを小さくすることができず実用的ではな
い。よって、デジタル信号処理能力を向上させるために
は、一般に上記第２の方法を採ることとなるが、その場
合には、ＣＰＵと補助演算装置とが同時に演算処理を行
うことができなかった。つまり、ＣＰＵと補助演算装置
とが同時に演算処理を行うようにすると、仮に両者が演
算処理中に異なる周辺メモリをアクセスするとしても、
ＣＰＵと補助演算装置との両方から同じバス上へデータ
が出されることとなり、周辺メモリへの適切なアクセス
が不能になってしまうからである。

【０００７】このため、上記第２の方法を採った場合に
は、比較的小さい回路規模でデジタル信号処理能力を向
上させることができるものの、演算速度を向上させるの
には限界が生じていた。本発明は、こうした問題に鑑み
なされたものであり、中央演算装置と補助演算装置とが
バスを介して接続された構成の情報処理装置において、
その演算速度の高速化を達成することを目的としてい
る。

【０００８】

【課題を解決するための手段、及び発明の効果】上記目
的を達成するためになされた請求項１に記載の情報処理
装置では、中央演算装置と補助演算装置とがバスを介し
て接続されているが、特に、前記バスにて中央演算装置
と補助演算装置とを接続する経路上に、その経路を制御
信号に応じて連通／遮断するスイッチが設けられてい
る。

【０００９】この請求項１に記載の情報処理装置によれ
ば、補助演算装置が中央演算装置からの起動指令に応じ
て演算処理を行う際に、補助演算装置自身或いは他の制
御回路等が、前記スイッチへの制御信号を切り換えて該
スイッチを解放させることにより、スイッチよりも中央
演算装置側のバス（以下、「中央演算装置系のバス」と
いう）と、スイッチよりも補助演算装置側のバス（以
下、「補助演算装置系のバス」という）とを分離するこ
とができる。すると、補助演算装置は、中央演算装置の
影響を受けることなく、補助演算装置系のバスに接続さ
れたメモリにアクセスして演算処理を進めることがで
き、また、中央演算装置も、補助演算装置の影響を受け
ることなく、中央演算装置系のバスに接続されたメモリ
にアクセスして演算処理を進めることができる。

【００１０】例えば、中央演算装置系のバスに、プログ
ラムを格納したＲＯＭと中央演算装置の演算結果等を一
時的に格納する第１のＲＡＭとを接続しておくと共に、
補助演算装置系のバスに、補助演算装置による演算対象
のデータ（演算データ）を一時的に格納する第２のＲＡ
Ｍを接続しておき、中央演算装置が、補助演算装置を起
動させる前に（つまり、スイッチが解放される前に）、
上記第２のＲＡＭに演算データを書き込んでおくように
すれば、補助演算装置は上記第２のＲＡＭに書き込まれ
た演算データを確実に読み出して所定の演算処理を行う
ことができ、それと並行して、中央演算装置は、自己の
演算処理を進めることができる。

【００１１】このように、請求項１に記載の情報処理装
置によれば、中央演算装置と補助演算装置とでデータを
共有しつつ、中央演算装置と補助演算装置との並列処理
動作が可能となり、その結果、演算速度の高速化を達成
することができる。次に、請求項２に記載の情報処理装
置では、上記請求項１に記載の情報処理装置において、
補助演算装置が、複数種類の演算内容に夫々対応付けさ
れたアドレスを有するレジスタ部を備えている。そし
て、補助演算装置は、前記レジスタ部の何れかのアドレ
スに中央演算装置によってデータが書き込まれると、そ
のアドレスに対応した内容の演算処理を該アドレスに書
き込まれたデータを用いて実行すると共に、その演算処
理の実行状態に応じて前記スイッチを開閉制御する。

【００１２】例えば、補助演算装置は、演算処理を実行
している間、前記スイッチを常に解放させるように構成
することができる。また、補助演算装置は、補助演算装
置系のバスに接続されたメモリにアクセスしなければな
らない演算処理を実行する場合にのみ、前記スイッチを
解放させるように構成しても良い。

【００１３】このような請求項２に記載の情報処理装置
によれば、中央演算装置が、補助演算装置への起動指令
として、前記レジスタ部の所望のアドレスにデータを書
き込むだけで、所望の演算処理を補助演算装置に実行さ
せることができる。そして、補助演算装置の動作中に前
記スイッチが解放させれるため、中央演算装置は、補助
演算装置と並列に演算処理を行うことができ、その結
果、演算速度の高速化が達成される。

【００１４】次に、請求項３に記載の情報処理装置で
は、上記請求項１，２に記載の情報処理装置において、
補助演算装置が、前記バス（特に、補助演算装置系のバ
ス）とは予め分離された専用バスに接続されている。こ
のような請求項３に記載の情報処理装置によれば、補助
演算装置は、補助演算装置系のバスに接続されたメモリ
（例えば、上記第２のＲＡＭ）と、前記専用バスに接続
されたメモリとの各々から、演算対象の２つのデータを
同時に読み出すことができるため、その両データを用い
た演算処理を効率良く実行することができるようにな
る。

【００１５】特に、請求項４に記載の如く、前記専用バ
スに、補助演算装置が演算に用いる定数データを記憶し
たメモリを接続しておけば、補助演算装置は、中央演算
装置によって上記第２のＲＡＭに書き込まれた演算対象
としての演算データａと、前記専用バスに接続されたメ
モリ内の定数データｂとを同時に読み出して、例えば、
その演算データａに定数データｂを乗ずる乗算処理等を
効率良く実行することができる。そして更に、例えば、
補助演算装置が、上記両データａ，ｂの読み出しと、両
データａ，ｂの乗算結果の加算とを繰り返せば、デジタ
ルフィルタ等のための積和演算「Σ（ａ×ｂ）」を高速
に且つ中央演算装置と並列に行うことができるようにな
り、非常に有利である。

【００１６】一方、上記目的を達成するためになされた
請求項５に記載の情報処理装置では、請求項２に記載の
情報処理装置と同様に、中央演算装置と補助演算装置と
がバス（以下、第１のバスという）を介して接続されて
いると共に、補助演算装置は、複数種類の演算内容に夫
々対応付けされたアドレスを有するレジスタ部を備えて
おり、該レジスタ部の何れかのアドレスに中央演算装置
によってデータが書き込まれると、そのアドレスに対応
した内容の演算処理を該アドレスに書き込まれたデータ
を用いて実行する。

【００１７】このため、請求項５に記載の情報処理装置
においても、中央演算装置が、補助演算装置への起動指
令として、前記レジスタ部の所望のアドレスに第１のバ
スを介してデータを書き込むことにより、補助演算装置
にて所望の演算処理が実行されることとなる。

【００１８】ここで特に、請求項５に記載の情報処理装
置では、請求項１〜４に記載の情報処理装置の如きスイ
ッチを設けるのではなく、互いに独立した２組のポート
の各々を介して２つのデータの読み出し及び書き込み
（リード／ライト）を同時に行うことができるデュアル
ポートメモリを備えており、そのデュアルポートメモリ
の２組のポートのうち、一方のポートが上記第１のバス
（中央演算装置と補助演算装置とを接続するバス）に接
続され、他方のポートが第１のバスとは予め分離された
第２のバスを介して補助演算装置に接続されている。

【００１９】よって、この請求項５に記載の情報処理装
置によれば、中央演算装置が、補助演算装置を起動させ
る前に（つまり、補助演算装置のレジスタ部のアドレス
に第１のバスを介してデータを書き込む前に）、第１の
バス及びデュアルポートメモリの一方のポートを介して
該デュアルポートメモリに演算対象の演算データを書き
込んでおくようにすれば、補助演算装置は、そのデュア
ルポートメモリに書き込まれた演算データを、該デュア
ルポートメモリの他方のポート及び第２のバスを介し読
み出して、中央演算装置の影響を受けることなく所定の
演算処理を行うことができる。そして、それと並行し
て、中央演算装置は、補助演算装置の影響を受けること
なく、デュアルポートメモリや第１のバスに接続された
他のメモリ（例えば、プログラムを格納したＲＯＭ）に
アクセスして、演算処理を進めることができる。

【００２０】このように、請求項５に記載の情報処理装
置によっても、中央演算装置と補助演算装置とでデータ
を共有しつつ、中央演算装置と補助演算装置との並列処
理動作が可能となり、その結果、演算速度の高速化を達
成することができる。次に、請求項６に記載の情報処理
装置では、上記請求項５に記載の情報処理装置におい
て、補助演算装置が、請求項３に記載の情報処理装置と
同様に、前記第１のバス及び前記第２のバスとは予め分
離された専用バスに接続されている。

【００２１】このような請求項６に記載の情報処理装置
によれば、請求項３に記載の情報処理装置と同様に、補
助演算装置は、デュアルポートメモリと、前記専用バス
に接続されたメモリとの各々から、演算対象の２つのデ
ータを同時に読み出すことができるため、その両データ
を用いた演算処理を効率良く実行することができるよう
になる。

【００２２】そして特に、請求項７に記載の如く、前記
専用バスに、補助演算装置が演算に用いる定数データを
記憶したメモリを接続しておけば、請求項４に記載の情
報処理装置と同様に、補助演算装置は、中央演算装置に
よってデュアルポートメモリに書き込まれた演算対象と
しての演算データａと、前記専用バスに接続されたメモ
リ内の定数データｂとを同時に読み出して、例えば、そ
の演算データａに定数データｂを乗ずる乗算処理等を効
率良く実行することができ、更に、例えば、補助演算装
置が、上記両データａ，ｂの読み出しと、両データａ，
ｂの乗算結果の加算とを繰り返せば、デジタルフィルタ
等のための積和演算「Σ（ａ×ｂ）」を高速に且つ中央
演算装置と並列に行うことができるようになる。

【００２３】

【発明の実施の形態】以下、本発明が適用された実施形
態の情報処理装置としてのマイクロコンピュータについ
て、図面を用いて説明する。まず図１は、第１実施形態
のマイクロコンピュータＭ１の構成を表すブロック図で
ある。

【００２４】図１に示すように、本第１実施形態のマイ
クロコンピュータＭ１は、一般的な加減算，論理演算，
及びシフト演算等を実行可能な中央演算装置としての周
知のＣＰＵ１と、ＣＰＵ１が実行するプログラムが予め
格納されたＲＯＭ２と、ＣＰＵ１の演算結果等を一時的
に格納するためのＲＡＭ３と、ＣＰＵ１では高速に実行
することができない特殊な演算（例えば、階乗，ｅｘ
ｐ，ｌｏｇ，ｓｉｎ，ｃｏｓ，ｔａｎ等）を行う補助演
算装置４と、補助演算装置４が演算の対象とする演算デ
ータ等を一時的に格納するためのＲＡＭ５とを備えてい
る。

【００２５】そして、ＣＰＵ１と、補助演算装置４と、
周辺メモリとしてのＲＯＭ２及びＲＡＭ３，５は、デー
タバス６とアドレスバス７によって接続されている。
尚、本第１実施形態では、データバス６とアドレスバス
７が、請求項１，２に係る発明におけるバスに相当して
いる。

【００２６】ここで特に、データバス６とアドレスバス
７との各々において、ＣＰＵ１と補助演算装置４とを接
続する経路上には、その経路を補助演算装置４（詳しく
は、後述する補助演算装置４内の制御部４−１）からの
制御信号Ｓに応じて連通／遮断する分離スイッチ８，９
が設けられている。そして、分離スイッチ８，９よりも
ＣＰＵ１側（図１にて分離スイッチ８，９よりも左側）
のデータバス６とアドレスバス７に、上記ＲＯＭ２と上
記ＲＡＭ３が接続されており、分離スイッチ８，９より
も補助演算装置４側（図１にて分離スイッチ８，９より
も右側）のデータバス６とアドレスバス７に、上記ＲＡ
Ｍ５が接続されている。

【００２７】また、マイクロコンピュータＭ１には、Ｃ
ＰＵ１の割り込み動作を制御する割り込みコントローラ
（ＩＮＴＣ）１０が設けられており、その割り込みコン
トローラ１０は、制御線１１を介して補助演算装置４
（詳しくは、補助演算装置４内の制御部４−１）に接続
されていると共に、制御線１２を介してＣＰＵ１に接続
されている。そして、割り込みコントローラ１０は、補
助演算装置４から制御線１１を介して割り込み待機信号
を受けると、ＣＰＵ１が割り込み動作に移行するのを禁
止し、また、補助演算装置４から制御線１１を介して割
り込みリクエスト信号を受けると、ＣＰＵ１に所定の割
り込みルーチンを実行させる。

【００２８】次に、補助演算装置４は、演算を行う演算
部４−２と、ＣＰＵ１によって指定された内容の演算を
演算部４−２に実行させるための制御を行う制御部４−
１とを備えており、演算部４−２と制御部４−１は制御
線４−３を介して互いに接続されている。また、演算部
４−２がデータバス６に接続され、制御部４−１がアド
レスバス７に接続されている。

【００２９】そして、演算部４−２は、ＣＰＵ１により
アクセス可能なレジスタ部としてのレジスタユニット４
−２−１と、演算動作の中核を成す演算ユニット４−２
−２とを備えている。また、制御部４−１は、デコーダ
ユニット４−１−１と、周辺メモリをアクセスするため
にアドレスバス７へアドレスを出力するアドレス生成ユ
ニット４−１−２とを備えている。

【００３０】ここで、図２に示すように、演算部４−２
のレジスタユニット４−２−１には、複数種類の演算内
容に夫々対応したアドレスＡ0 ，Ａ1 ，Ａ2 ，…が付与
されている。換言すれば、レジスタユニット４−２−１
の各アドレスＡ0 ，Ａ1 ，Ａ2 ，…には、予め演算内容
が夫々定められている。

【００３１】そして、補助演算装置４は、ＣＰＵ１によ
ってレジスタユニット４−２−１の何れかのアドレスＡ
x （但し、x は正の整数）にデータが書き込まれると、
そのアドレスＡx に対応した内容の演算処理を、当該ア
ドレスＡx に書き込まれたデータを用いて実行すると共
に、その演算処理の実行中に、制御信号Ｓにより分離ス
イッチ８，９を開いて、分離スイッチ８，９よりもＣＰ
Ｕ１側のデータバス６及びアドレスバス７と、分離スイ
ッチ８，９よりも補助演算装置４側のデータバス６及び
アドレスバス７とが分離された状態にする。

【００３２】尚、補助演算装置４が演算処理を実行して
いる最中に、ＣＰＵ１が補助演算装置４の起動命令（即
ち、補助演算装置４に演算処理を行わせる命令であっ
て、レジスタユニット４−２−１の何れかのアドレスＡ
x にデータを書き込む命令）を実行すると、その際には
分離スイッチ８，９が開いているため、ＣＰＵ１が補助
演算装置４に新たな演算処理を行わせようとしたにも拘
わらず補助演算装置４側でその演算処理が行われない、
という不具合が生じる。

【００３３】そこで、本実施形態では、補助演算装置４
が、演算処理の実行中に、図１に示す制御線１３を介し
てＣＰＵ１へハイレベルの信号を出力し、ＣＰＵ１は、
上記制御線１３の信号がハイレベルである時には、補助
演算装置４の起動命令を実行しないようにしている。
尚、上記不具合を解消するための手法としては、例え
ば、ＣＰＵ１の内部に、補助演算装置４の起動命令を実
行した時にフラグをセットし、補助演算装置４での演算
処理が終了した時に上記フラグをリセットするユニット
を設け、そのフラグがセットされている時にＣＰＵ１が
補助演算装置４の起動命令を実行しないように構成した
り、或いは、補助演算装置４が、ＣＰＵ１からのリクエ
スト信号に対して、演算処理を実行していない場合にの
み応答信号（いわゆるアック信号）を返すようにし、Ｃ
ＰＵ１は、補助演算装置４の起動命令を実行する直前
に、補助演算装置４へ上記リクエスト信号を出力して、
補助演算装置４から応答信号が返って来なければ、その
起動命令を実行しないようにしても良い。

【００３４】また、本実施形態では、演算部４−２への
演算データの取得方法として、直接アドレッシングモー
ドと間接アドレッシングモードとの２種類を採用してい
る。つまり、直接アドレッシングモードでは、ＣＰＵ１
によってレジスタユニット４−２−１のアドレスＡx に
書き込まれたデータが、そのまま演算データとなり、間
接アドレッシングモードでは、ＣＰＵ１によってレジス
タユニット４−２−１のアドレスＡx に書き込まれたデ
ータが、演算データの格納されている周辺メモリ（本実
施形態ではＲＡＭ５）のアドレスを示すアドレスポイン
タとなる。

【００３５】このため、図２に示すように、レジスタユ
ニット４−２−１には、同じ演算に対応するアドレスと
して、直接アドレッシングモード用のアドレスと、間接
アドレッシングモード用のアドレスとが設けられてい
る。例えば、アドレスＡ0 が直接アドレッシングモード
の階乗演算に対応し、アドレスＡ10が間接アドレッシン
グモードの階乗演算に対応している。また例えば、アド
レスＡ1 が直接アドレッシングモードのｅｘｐ演算に対
応し、アドレスＡ11が間接アドレッシングモードのｅｘ
ｐ演算に対応している。

【００３６】そこで以下、補助演算装置４の動作につい
て、具体例を挙げて説明する。最初に、補助演算装置４
がｅｘｐ演算を間接アドレッシングモードで行う場合を
例に挙げて説明する。 （Ｋ１）まず、ＣＰＵ１がメモリ転送命令によりレジス
タユニット４−２−１のアドレスＡ11にデータを書き込
むと、制御部４−１のデコーダユニット４−１−１は、
上記アドレスＡ11にデータが書き込まれたことから、Ｃ
ＰＵ１によって指定された演算内容が間接アドレッシン
グモードのｅｘｐ演算であると判別する。

【００３７】（Ｋ２）そして、デコーダユニット４−１
−１は、上記分離スイッチ８，９が開くように制御信号
Ｓを出力する。すると、ＣＰＵ１と補助演算装置４とで
バス６，７が分離された状態となる。つまり、分離スイ
ッチ８，９よりもＣＰＵ１側のデータバス６及びアドレ
スバス７と、分離スイッチ８，９よりも補助演算装置４
側のデータバス６及びアドレスバス７とが分離された状
態になる。

【００３８】（Ｋ３）次に、デコーダユニット４−１−
１は、上記アドレスＡ11に書き込まれたデータを、制御
線４−３を介して取り込み、そのデータをアドレス生成
ユニット４−１−２からアドレスバス７へ出力させる。
また、これと同時に、デコーダユニット４−１−１は、
ＲＡＭ５へメモリ読み出し信号（リード信号）を出力し
て、上記アドレスＡ11に書き込まれたデータをアドレス
ポインタとするＲＡＭ５内の演算データを、演算部４−
２の演算ユニット４−２−２にデータバス６を介して取
り込ませる。

【００３９】特に、この状態においては、分離スイッチ
８，９が開いてＣＰＵ１と補助演算装置４とでバス６，
７が分離された状態となっているため、補助演算装置４
は、ＣＰＵ１の影響を受けることなくＲＡＭ５にアクセ
スすることができ、また、ＣＰＵ１も、当該補助演算装
置４の影響を受けることなくＲＯＭ２やＲＡＭ３にアク
セスして演算処理を進めることができる。

【００４０】（Ｋ４）そして、デコーダユニット４−１
−１は、演算ユニット４−２−２へ、制御線４−３を介
してｅｘｐ演算用の制御信号を送る。すると、演算ユニ
ット４−２−２は、ＲＡＭ５から取り込んだ上記演算デ
ータに対してｅｘｐ演算を行い、その演算結果を、レジ
スタユニット４−２−１のアドレスのうち演算内容が定
められていない特定の演算結果用アドレスに格納する。
尚、この演算結果用アドレスは、例えばレジスタユニッ
ト４−２−１の最終アドレスＡm として設定されてい
る。

【００４１】（Ｋ５）こうして演算ユニット４−２−２
での演算が終わると、デコーダユニット４−１−１は、
分離スイッチ８，９が閉じるように制御信号Ｓを出力す
る。そして、これにより、補助演算装置４の動作が終了
する。すると、分離スイッチ８，９よりもＣＰＵ１側の
データバス６及びアドレスバス７と、分離スイッチ８，
９よりも補助演算装置４側のデータバス６及びアドレス
バス７とが接続されて、元の状態に戻ることとなる。そ
して、ＣＰＵ１は、レジスタユニット４−２−１の上記
演算結果用アドレスに格納されたデータを読み出すこと
により、ｅｘｐ演算の結果を取得することができる。

【００４２】ここで、上記（Ｋ１）〜（Ｋ５）の動作内
容を、ＣＰＵ１と補助演算装置４との動作タイミングを
示す図３のタイムチャートを用いて、より詳細に説明す
る。尚、ここでは、ＣＰＵ１が一般的な５段パイプライ
ン処理を行うＣＰＵであるものとする。そして、５段パ
イプライン処理を行うＣＰＵとは、図３における「ＣＰ
Ｕ側の動作タイミング」の欄に示すように、演算処理機
能を、ＩＦ（命令読出：フェッチ），ＩＤ（命令解読：
デコード），ＥＸ（実行），ＭＡ（メモリアクセス），
及びＷＢ（ライトバツク）の５つのステージに分割し、
それら各ステージの動作を、クロックＣＬＫに同期し且
つ１つずつずらして並列に行うＣＰＵのことである。つ
まり、ＣＰＵ１は、ＩＦステージにて、ＲＯＭ２から命
令を読み出し、ＩＤステージにて、ＩＦステージで読み
出した命令をＣＰＵ１内のデコーダユニット（図示せ
ず）により解読し、ＥＸステージにて、ＩＤステージで
解読した命令の内容をＣＰＵ１内の演算ユニット（図示
せず）により演算する。また、ＣＰＵ１は、ＭＡステー
ジにて、ＥＸステージでの演算結果をアドレスとして、
データバス６及びアドレスバス７に接続されているメモ
リ（ＲＯＭ２，ＲＡＭ３，ＲＡＭ５，補助演算装置４の
レジスタユニット４−２−１）にアクセス（データ読み
出し或いは書き込み）し、ＷＢステージにて、ＥＸステ
ージでの演算結果又はＭＡステージで上記メモリから読
み出したデータを、当該ＣＰＵ１の内部レジスタ（図示
せず）に書き込む。

【００４３】まず、図３における「ＣＰＵ側の動作タイ
ミング」の欄の最初の命令処理Ｃ１のＩＦステージＳＴ
１で、ＣＰＵ１が、補助演算装置４にｅｘｐ演算を間接
アドレッシングモードで行わせる起動命令（つまり、レ
ジスタユニット４−２−１のアドレスＡ11にデータを書
き込む命令）をＲＯＭ２から読み出したとすると、ＣＰ
Ｕ１は、その命令処理Ｃ１のＭＡステージＳＴ２にて、
補助演算装置４に対し、チップイネーブル信号ＣＥＮ及
びライトイネーブル信号ＷＥＮ（図１にて図示省略）を
アクティブレベルであるロウレベルにする。そして更
に、ＣＰＵ１は、アドレスバス７へ、アドレス値“Ａ1
1”を出力すると共に、データバス６へ、レジスタユニ
ット４−２−１のアドレスＡ11に書き込むべきデータを
出力する。

【００４４】すると、補助演算装置４では、図３におけ
る「補助演算装置側の動作タイミング」の欄のＩＤステ
ージＳＴ３にて、デコーダユニット４−１−１が、上記
チップイネーブル信号ＣＥＮ及びライトイネーブル信号
ＷＥＮと、上記アドレス値“Ａ11”とにより、ＣＰＵ１
によって指定された演算内容が間接アドレッシングモー
ドのｅｘｐ演算であると判別する。また、同ＩＤステー
ジＳＴ３にて、デコーダユニット４−１−１は、上記ア
ドレス値“Ａ11”に基づきレジスタユニット４−２−１
から該当するデータ（つまり、ＣＰＵ１によって書き込
まれたデータ）を読み出して、アドレス生成ユニット４
−１−２にアドレスバス７へ出力すべきアドレスを生成
させる。

【００４５】そして、次のＭＡステージＳＴ４にて、デ
コーダユニット４−１−１は、分離スイッチ８，９への
制御信号Ｓをハイレベルにして、その両分離スイッチ
８，９を開くと共に、アドレス生成ユニット４−１−２
で生成したアドレスをアドレスバス７へ出力させる。ま
た、これと同時に、デコーダユニット４−１−１は、Ｒ
ＡＭ５に対するチップイネーブル信号及びアウトプット
イネーブル信号（図１及び図３にて図示省略）をアクテ
ィブレベルであるロウレベルにして、ＲＡＭ５内の該当
するアドレスの演算データを、データバス６を介し当該
補助演算装置４に取り込む。

【００４６】そして更に、続くＥＸステージ（ＥＸ１）
ＳＴ５にて、デコーダユニット４−１−１は、分離スイ
ッチ８，９への制御信号Ｓをロウレベルにして、その両
分離スイッチ８，９を閉じる。また、このＥＸステージ
（ＥＸ１）ＳＴ５と、それに続くＥＸステージ（ＥＸ
２）ＳＴ６とで、演算ユニット４−２−２によりｅｘｐ
演算が行われる。尚、補助演算装置４側でのＥＸステー
ジのサイクル数は、命令によって異なり、図３は２サイ
クルの場合を例示している。また、分離スイッチ８，９
への制御信号Ｓは、ＥＸステージの後のＷＢステージＳ
Ｔ７でロウレベルにしても良い。

【００４７】そして、補助演算装置４では、ＷＢステー
ジＳＴ７にて、演算ユニット４−２−２による演算結果
がレジスタユニット４−２−１の演算結果用アドレスに
書き込まれる。また、ＣＰＵ１は、補助演算装置４のレ
ジスタユニット４−２−１からデータを読み出す命令に
より、例えば、図３における「ＣＰＵ側の動作タイミン
グ」の欄の６番目の命令処理Ｃ６のＭＡステージＳＴ８
にて、補助演算装置４に対し、チップイネーブル信号Ｃ
ＥＮ及びアウトプットイネーブル信号ＯＥＮ（図１にて
図示省略）をアクティブレベルであるロウレベルにする
と共に、アドレスバス７へ上記演算結果用アドレスに応
じたアドレス値を出力して、レジスタユニット４−２−
１の上記演算結果用アドレスからデータバス６を介して
演算結果を読み出し、その読み出した演算結果を自己の
内部レジスタに書き込むことにより、ｅｘｐ演算の結果
を取得することができる。

【００４８】尚、例えば、ＣＰＵ１がレジスタユニット
４−２−１のアドレスＡ10にデータを書き込んだ場合に
は、上記（Ｋ１）〜（Ｋ５）と同様の手順で、そのアド
レスＡ10に書き込まれたデータをアドレスポインタとす
るＲＡＭ５内の演算データに対し、階乗演算が行われる
こととなる。同様に、ＣＰＵ１がレジスタユニット４−
２−１のアドレスＡ12にデータを書き込んだ場合には、
上記（Ｋ１）〜（Ｋ５）と同様の手順で、そのアドレス
Ａ12に書き込まれたデータをアドレスポインタとするＲ
ＡＭ５内の演算データに対し、ｌｏｇ演算が行われるこ
ととなる。

【００４９】次に、補助演算装置４がｅｘｐ演算を直接
アドレッシングモードで行う場合を例に挙げて説明す
る。 （Ｄ１）まず、ＣＰＵ１がメモリ転送命令によりレジス
タユニット４−２−１のアドレスＡ1 にデータを書き込
むと、デコーダユニット４−１−１は、上記アドレスＡ
1 にデータが書き込まれたことから、ＣＰＵ１によって
指定された演算内容が直接アドレッシングモードのｅｘ
ｐ演算であると判別する。

【００５０】（Ｄ２）そして、デコーダユニット４−１
−１は、上記分離スイッチ８，９が開くように制御信号
Ｓを出力する。 （Ｄ３）そして更に、デコーダユニット４−１−１は、
演算ユニット４−２−２へ、制御線４−３を介してｅｘ
ｐ演算用の制御信号を送る。

【００５１】すると、演算ユニット４−２−２は、レジ
スタユニット４−２−１のアドレスＡ1 に書き込まれた
データを演算データとしてｅｘｐ演算を行い、その演算
結果を、レジスタユニット４−２−１の上記演算結果用
アドレスに格納する。 （Ｄ４）こうして演算ユニット４−２−２での演算が終
わると、デコーダユニット４−１−１は、分離スイッチ
８，９が閉じるように制御信号Ｓを出力する。そして、
これにより、補助演算装置４の動作が終了する。

【００５２】尚、例えば、ＣＰＵ１がレジスタユニット
４−２−１のアドレスＡ0 にデータを書き込んだ場合に
は、上記（Ｄ１）〜（Ｄ４）と同様の手順で、そのアド
レスＡ0 に書き込まれたデータを演算データとして、階
乗演算が行われることとなる。同様に、ＣＰＵ１がレジ
スタユニット４−２−１のアドレスＡ2 にデータを書き
込んだ場合には、上記（Ｄ１）〜（Ｄ４）と同様の手順
で、そのアドレスＡ2に書き込まれたデータを演算デー
タとして、ｌｏｇ演算が行われることとなる。

【００５３】次に、マイクロコンピュータＭ１の全体動
作の一例について、図４を用いて説明する。まず、図４
（ｂ）において、プログラムＡとプログラムＢは、ＣＰ
Ｕ１で順次繰り返し処理されるメインルーチンのプログ
ラム（メインプログラム）であり、プログラムＣは、Ｃ
ＰＵ１で処理される割り込みルーチンのプログラムであ
る。

【００５４】そして、プログラムＤは、プログラムＣに
よる演算結果を使用する割り込みルーチンのプログラム
であり、補助演算装置４で処理される。つまり、プログ
ラムＤは、前述の特殊演算（階乗，ｌｏｇ，ｅｘｐ，ｓ
ｉｎ，ｃｏｓ，ｔａｎ等）の何れかを行うためのもので
あり、実際には、補助演算装置４の演算動作である。

【００５５】また、プログラムＥは、プログラムＤによ
る演算結果（補助演算装置４の演算結果）を使用する割
り込みルーチンのプログラムであり、ＣＰＵ１によって
処理される。尚、プログラムＣの最後の２命令は、プロ
グラムＤを起動させる起動命令（即ち、補助演算装置４
内のレジスタユニット４−２−１の何れかのアドレスに
データを書き込んで、補助演算装置４を作動させる命
令）と、当該プログラムＣからメインプログラムＡ，Ｂ
に戻るための割り込みリターン命令とになっている。ま
た、プログラムＥの最後の命令は、当該プログラムＥか
らメインプログラムＡ，Ｂに戻るための割り込みリター
ン命令になっている。

【００５６】このような前提のもとで、ＣＰＵ１がメイ
ンプログラムＡ，Ｂを実行している最中に非同期の割り
込みが発生すると、ＣＰＵ１は、自己の内部レジスタ，
プログラムカウンタ，及びステータスレジスタの退避等
を行った後、図４（ｂ）の矢印Ｙ１に示すように、プロ
グラムＣの実行を開始する。

【００５７】そしてその後、ＣＰＵ１がプログラムＣの
最後の２命令（プログラムＤの起動命令と、割り込みリ
ターン命令）を実行すると、図４（ｂ）の矢印Ｙ２に示
すように、補助演算装置４が動作を開始してプログラム
Ｄの処理（即ち、前述の特殊演算）が行われると共に、
図４（ｂ）の矢印Ｙ３に示すように、ＣＰＵ１はメイン
プログラムＡ，Ｂの実行を再開することとなる。

【００５８】ここで、プログラムＤの実行中（即ち、補
助演算装置４が動作している間）は、前述したように、
補助演算装置４の制御部４−１（詳しくは、デコーダユ
ニット４−１−１）により分離スイッチ８，９が開かれ
て、ＣＰＵ１と補助演算装置４とでバス６，７が分離さ
れた状態となる。よって、この状態では、ＣＰＵ１によ
るメインプログラムＡ，Ｂの処理と補助演算装置４によ
るプログラムＤの処理とが並列に行われることとなる。

【００５９】そして、プログラムＤが終了すると（即
ち、補助演算装置４の動作が終了すると）、前述したよ
うに、補助演算装置４の制御部４−１により分離スイッ
チ８，９が閉じられて、ＣＰＵ１と補助演算装置４とが
バス６，７で接続された元の状態に戻ることとなる。ま
た、これと同時に、上記制御部４−１から割り込みコン
トローラ１０へ割り込みリクエスト信号が出力され、そ
れに伴い、ＣＰＵ１は、図４（ｂ）の矢印Ｙ４に示すよ
うに、プログラムＥの実行を開始することとなる。

【００６０】その後、ＣＰＵ１がプログラムＥの最後の
命令（割り込みリターン命令）を実行すると、ＣＰＵ１
は、図４（ｂ）の矢印Ｙ５に示すように、メインプログ
ラムＡ，Ｂの実行を再開することとなる。このように本
第１実施形態のマイクロコンピュータＭ１では、補助演
算装置４の動作中に、分離スイッチ８，９を開いて、Ｃ
ＰＵ１と補助演算装置４とでバス６，７が分離された状
態にしているため、ＣＰＵ１と補助演算装置４との並列
処理動作が可能となる。よって、図４（ｂ）に例示した
如く、メインプログラムＡ，ＢとプログラムＤとを並列
に処理することができ、その結果、当該マイクロコンピ
ュータＭ１全体の演算速度の高速化が達成される。

【００６１】即ち、仮に分離スイッチ８，９を備えてい
なければ、補助演算装置４によるＲＡＭ５へのアクセス
と、ＣＰＵ１によるＲＯＭ２或いはＲＡＭ３へのアクセ
スとが同時に行えないため、ＰＣＵ１と補助演算装置４
とが同時に動作することができない。よって、この場合
には、図４（ａ）に示すように、プログラムＣ，Ｄ，Ｅ
を順次実行してからメインプログラムＡ，Ｂに復帰しな
ければならず、特に、プログラムＤの実行中（補助演算
装置４の動作中）にＣＰＵ１によるメインプログラム
Ａ，Ｂの実行が停止されることとなり、演算速度を高速
化することができない。これに対して、本第１実施形態
のマイクロコンピュータＭ１によれば、そのような問題
を解決することができるのである。

【００６２】また更に、本第１実施形態のマイクロコン
ピュータＭ１では、補助演算装置４が、ＣＰＵ１によっ
てレジスタユニット４−２−１の何れかのアドレスＡx
にデータが書き込まれると、そのアドレスＡx に対応し
た内容の演算処理を該アドレスＡx に書き込まれたデー
タを用いて実行すると共に、その演算処理の実行中に分
離スイッチ８，９を開けるようにしている。このため、
ＣＰＵ１は、レジスタユニット４−２−１の所望のアド
レスにデータを書き込むだけで、所望の演算処理を補助
演算装置４に実行させることができる。

【００６３】尚、本第１実施形態では、補助演算装置４
の制御部４−１が、直接アドレッシングモードの場合に
も分離スイッチ８，９を開くようにしたが、周辺メモリ
（ＲＡＭ５）にアクセスしなければならない間接アドレ
ッシングモードの場合にのみ、分離スイッチ８，９を開
くようにしても良い。

【００６４】次に、第２実施形態のマイクロコンピュー
タについて説明する。まず図５は、本第２実施形態のマ
イクロコンピュータＭ２の構成を表すブロック図であ
る。図５に示すように、第２実施形態のマイクロコンピ
ュータＭ２は、第１実施形態のマイクロコンピュータＭ
１（図１）に対して、補助演算装置４が特定の演算を行
う際に用いる定数データを予め格納したＲＯＭ１４と、
そのＲＯＭ１４と補助演算装置４（詳しくは、補助演算
装置４の演算部４−２）とを接続する専用のデータバス
（以下、専用データバスという）１５と、上記ＲＯＭ１
４と補助演算装置４（詳しくは、補助演算装置４の制御
部４−１）とを接続する専用のアドレスバス（以下、専
用アドレスバスという）１６とを、追加して備えてい
る。つまり、補助演算装置４が、データバス６及びアド
レスバス７とは予め分離された専用データバス１５と専
用アドレスバス１６に接続されており、その専用データ
バス１５と専用アドレスバス１６には、補助演算装置４
が演算に用いる定数データを格納したＲＯＭ１４が接続
されている。

【００６５】尚、本第２実施形態では、上記専用データ
バス１５と専用アドレスバス１６が、請求項３，４に係
る発明における専用バスに相当しており、上記ＲＯＭ１
４が、定数データを記憶したメモリに相当している。そ
して、本第２実施形態のマイクロコンピュータＭ２にお
いて、ＲＯＭ１４には、上記定数データとして、少なく
とも、補助演算装置４がデジタルフィルタ処理用の積和
演算「Σ（ａ[ｎ]×ｂ[ｎ]）：ｎ＝０，１，２，…，Ｎ
−１」を行うために用いる複数のフィルタ係数ｂ[ｎ]が
格納されている。そして更に、本第２実施形態のマイク
ロコンピュータＭ２では、図６に示すように、補助演算
装置４の演算部４−２に備えられたレジスタユニット４
−２−１のアドレスのうち、例えば、３つのアドレスＡ
20，Ａ21，Ａ22が、上記デジタルフィルタ処理用の積和
演算に対応付けられている。

【００６６】具体的には、アドレスＡ20には、積和演算
の最初の演算データａ[０]が格納された周辺メモリ（本
実施形態ではＲＡＭ５）のアドレスを示すアドレスポイ
ンタがＣＰＵ１によって書き込まれ、また、アドレスＡ
21には、積和演算の最初のフィルタ係数ｂ[０]が格納さ
れているＲＯＭ１４のアドレスを示すアドレスポインタ
がＣＰＵ１によって書き込まれるようになっている。そ
して、アドレスＡ22には、積和の回数（フィルタ次数）
を示すデータＮがＣＰＵ１によって書き込まれるように
なっている。

【００６７】そして、本第２実施形態において、補助演
算装置４は、以下のような手順で積和演算の処理を行
う。尚、ＲＡＭ５には、予めＣＰＵ１により積和演算の
演算データ（ａ[ｎ]：ｎ＝０，１，２，…，Ｎ−１）が
書き込まれているものとする。一方、補助演算装置４が
積和演算以外の特殊演算を行う場合の動作は、前述した
第１実施形態と同じである。

【００６８】（Ｗ１）まず、ＣＰＵ１がメモリ転送命令
によりレジスタユニット４−２−１のアドレスＡ20，Ａ
21，Ａ22にデータを順次書き込むと、制御部４−１のデ
コーダユニット４−１−１は、上記アドレスＡ22にデー
タが書き込まれたことから、ＣＰＵ１によって指定され
た演算内容が積和演算であると判別する。

【００６９】（Ｗ２）そして、デコーダユニット４−１
−１は、分離スイッチ８，９が開くように制御信号Ｓを
出力する。 （Ｗ３）そして更に、デコーダユニット４−１−１は、
上記アドレスＡ22に書き込まれたデータ（Ｎ）を、制御
線４−３を介して取り込んで、そのデータを積和の回数
として自己の内部カウンタ（図示省略）にセットする。

【００７０】（Ｗ４）次に、デコーダユニット４−１−
１は、上記アドレスＡ20に書き込まれたデータ（ａ[０]
のアドレスポインタ）と、上記アドレスＡ21に書き込ま
れたデータ（ｂ[０]のアドレスポインタ）とを、制御線
４−３を介して取り込み、上記アドレスＡ20に書き込ま
れたデータをアドレス生成ユニット４−１−２からアド
レスバス７へ出力させると共に、上記アドレスＡ21に書
き込まれたデータをアドレス生成ユニット４−１−２か
ら専用アドレスバス１６へ出力させる。

【００７１】また、これと同時に、デコーダユニット４
−１−１は、ＲＡＭ５とＲＯＭ１４との各々へメモリ読
み出し信号を出力して、上記アドレスＡ20に書き込まれ
たデータをアドレスポインタとするＲＡＭ５内の最初の
演算データａ[０]と、上記アドレスＡ21に書き込まれた
データをアドレスポインタとするＲＯＭ１４内の最初の
フィルタ係数ｂ[０]とを、演算部４−２の演算ユニット
４−２−２にデータバス６及び専用データバス１５を介
して取り込ませる。

【００７２】（Ｗ５）そして更に、デコーダユニット４
−１−１は、演算ユニット４−２−２へ、制御線４−３
を介して積和演算用の制御信号を送る。すると、演算ユ
ニット４−２−２は、ＲＡＭ５とＲＯＭ１４から取り込
んだ上記演算データａ[０]とフィルタ係数ｂ[０]とに対
して１回目の積和演算を行い、その演算結果を、レジス
タユニット４−２−１の前述した演算結果用アドレスに
格納する。

【００７３】以後、デコーダユニット４−１−１は、下
記の（Ｗ６）と（Ｗ７）の制御動作を、内部カウンタの
値に基づきＮ回繰り返して行うことにより、演算ユニッ
ト４−２−２にＮ回の積和演算を行わせる。 （Ｗ６）デコーダユニット４−１−１は、アドレスバス
７へ前回出力したデータに所定のオフセット（例えば
１）を加算又は減算したデータを、アドレス生成ユニッ
ト４−１−２からアドレスバス７へ出力させると共に、
専用アドレスバス１６へ前回出力したデータに所定のオ
フセット（例えば１）を加算又は減算したデータを、ア
ドレス生成ユニット４−１−２から専用アドレスバス１
６へ出力させる。

【００７４】また、これと同時に、デコーダユニット４
−１−１は、ＲＡＭ５とＲＯＭ１４との各々へメモリ読
み出し信号を出力して、ＲＡＭ５内のｎ（≧２）番目の
演算データａ[ｎ]とＲＯＭ１４内のｎ番目のフィルタ係
数ｂ[ｎ]とを、演算ユニット４−２−２にデータバス６
及び専用データバス１５を介して取り込ませる。

【００７５】（Ｗ７）更に、デコーダユニット４−１−
１は、演算ユニット４−２−２へ、制御線４−３を介し
て積和演算用の制御信号を送る。すると、演算ユニット
４−２−２は、ＲＡＭ５とＲＯＭ１４から取り込んだ上
記演算データａ[ｎ]とフィルタ係数ｂ[ｎ]とに対してｎ
回目の積和演算を行い、その演算結果を、レジスタユニ
ット４−２−１の上記演算結果用アドレスに更新して格
納する。

【００７６】（Ｗ８）そして、デコーダユニット４−１
−１は、上記（Ｗ６）と（Ｗ７）の制御動作をＮ回行う
と、分離スイッチ８，９が閉じるように制御信号Ｓを出
力する。これにより、補助演算装置４の動作が終了す
る。また、ＣＰＵ１は、レジスタユニット４−２−１の
上記演算結果用アドレスに格納されたデータを読み出す
ことにより、Ｎ回積和演算「Σ（ａ[ｎ]×ｂ[ｎ]）：ｎ
＝０，１，…，Ｎ−１」の結果を取得することができ
る。

【００７７】ここで、上記（Ｗ１）〜（Ｗ８）の動作内
容を、ＣＰＵ１と補助演算装置４との動作タイミングを
示す図７のタイムチャートを用いて、より詳細に説明す
る。尚、ここでは、図３の場合と同様に、ＣＰＵ１が一
般的な５段パイプライン処理を行うＣＰＵであるものと
し、図７における「ＣＰＵ側の動作タイミング」の欄の
最初の命令処理Ｃ１１のＩＦステージＳＴ１１にて、Ｃ
ＰＵ１が、補助演算装置４に積和演算を行わせる起動命
令（つまり、レジスタユニット４−２−１のアドレスＡ
22にデータを書き込む命令）をＲＯＭ２から読み出した
ものとする。また、図７は、補助演算装置４が積和演算
を５回連続して行う場合（即ち、レジスタユニット４−
２−１のアドレスＡ22に書き込まれたデータＮが４であ
った場合）を示している。

【００７８】まず、この場合、ＣＰＵ１は、上記命令処
理Ｃ１１のＭＡステージＳＴ１２にて、補助演算装置４
に対し、チップイネーブル信号ＣＥＮ及びライトイネー
ブル信号ＷＥＮ（図５にて図示省略）をアクティブレベ
ルであるロウレベルにする。そして更に、ＣＰＵ１は、
アドレスバス７へ、アドレス値“Ａ22”を出力すると共
に、データバス６へ、レジスタユニット４−２−１のア
ドレスＡ22に書き込むべきデータＮ（この例の場合、４
を示すデータ）を出力する。

【００７９】すると、補助演算装置４では、図７におけ
る「補助演算装置側の動作タイミング」の欄の最初の命
令処理Ｃ２１のＩＤステージＳＴ１３にて、デコーダユ
ニット４−１−１が、上記チップイネーブル信号ＣＥＮ
及びライトイネーブル信号ＷＥＮと、上記アドレス値
“Ａ22”とにより、ＣＰＵ１によって指定された演算内
容が積和演算であると判別する。また、同ＩＤステージ
ＳＴ１３にて、デコーダユニット４−１−１は、レジス
タユニット４−２−１のアドレスＡ20〜Ａ22から、ＣＰ
Ｕ１によって書き込まれたデータを読み出し、アドレス
生成ユニット４−１−２にアドレスバス７と専用アドレ
スバス１６との各々へ出力すべき各アドレスを生成させ
る。尚、この最初の命令処理Ｃ２１では、レジスタユニ
ット４−２−１のアドレスＡ20から読み出したデータ
が、アドレスバス７へ出力すべきアドレスとなり、ま
た、アドレスＡ21から読み出したデータが、専用アドレ
スバス１６へ出力すべきアドレスとなる。

【００８０】そして、次のＭＡステージＳＴ１４にて、
デコーダユニット４−１−１は、分離スイッチ８，９へ
の制御信号Ｓをハイレベルにして、その両分離スイッチ
８，９を開くと共に、アドレス生成ユニット４−１−２
で生成した各アドレスを、アドレスバス７と専用アドレ
スバス１６との各々へ出力させる。また、これと同時
に、デコーダユニット４−１−１は、ＲＡＭ５とＲＯＭ
１４とに対するチップイネーブル信号及びアウトプット
イネーブル信号（図５及び図７にて図示省略）をアクテ
ィブレベルであるロウレベルにして、ＲＡＭ５内の該当
するアドレスの演算データと、ＲＯＭ１４内の該当する
アドレスのフィルタ係数とを、データバス６と専用デー
タバス１５との各々を介して当該補助演算装置４に取り
込む。

【００８１】そして更に、次のＥＸステージ（ＥＸ１）
ＳＴ１５と、それに続くＥＸステージ（ＥＸ２）ＳＴ１
６とで、演算ユニット４−２−２により、上記ＭＡステ
ージＳＴ１４で取り込んだ演算データとフィルタ係数と
に対し積和演算が１回行われる。尚、補助演算装置４側
でのＥＸステージのサイクル数は、命令によって異な
り、図７は２サイクルの場合を例示している。

【００８２】そして、補助演算装置４では、ＷＢステー
ジＳＴ１７にて、演算ユニット４−２−２による演算結
果がレジスタユニット４−２−１の演算結果用アドレス
に書き込まれる。尚、積和演算を連続で行う場合には、
演算結果をレジスタユニット４−２−１内に格納せず、
他の一時格納レジスタ（アキュムレータ）に格納するよ
うにしても良い。

【００８３】以上が１回目の積和演算を行う最初の命令
処理Ｃ２１の動作であるが、補助演算装置４は、積和演
算を連続して行う場合に、上記命令処理Ｃ２１と同様の
動作を、図７における「補助演算装置側の動作タイミン
グ」の欄に示すように、パイプライン処理により並列に
行う。

【００８４】つまり、積和演算を例えば５回連続して行
う場合には、最初の命令処理Ｃ２１と他の４つの命令処
理Ｃ２２〜Ｃ２５を、各ステージの動作が１つずつずれ
るように行うこととなる。但し、最初の命令処理Ｃ２１
以外の各命令処理Ｃ２２〜Ｃ２５のＩＤステージにおい
て、デコーダユニット４−１−１は、アドレス生成ユニ
ット４−１−２に、アドレスバス７と専用アドレスバス
１６との各々へ前回出力したアドレスから次のＭＡステ
ージで出力すべきアドレスを生成させる。つまり、前述
したように、前回出力したアドレスに所定のオフセット
を加算又は減算したデータが、次に出力されるアドレス
となる。

【００８５】また、分離スイッチ８，９への制御信号Ｓ
は、ＭＡステージが連続して続いている間、デコーダユ
ニット４−１−１によりハイレベルに維持され、これに
より、ＣＰＵ１と補助演算装置４との並列動作が可能と
なる。そして、図７に示す例では、５番目の命令処理Ｃ
２５のＥＸステージ（ＥＸ１）ＳＴ１８にて、上記制御
信号Ｓがロウレベルにされ、分離スイッチ８，９が閉じ
られる。

【００８６】一方、ＣＰＵ１が補助演算装置４による演
算結果を取得するための手法としては、補助演算装置４
が演算終了時にＣＰＵ１への割り込みリクエスト信号Ｉ
ＮＴＲ（制御線１１への信号）をアクティブレベルとし
てのハイレベルにし、ＣＰＵ１が上記割り込みリクエス
ト信号ＩＮＴＲによって起動される割り込みルーチンに
て、レジスタユニット４−２−１の演算結果用アドレス
に格納されたデータを読み出すようにすることができ
る。

【００８７】但し、一般に、ＣＰＵ１が割り込みルーチ
ンへ移行するためには、その前に、プログラムカウン
タ，ステータスレジスタ，及び汎用レジスタ等の値を退
避させるための割り込みシーケンサ処理を行う必要があ
る。このため、その割り込みシーケンサ処理のサイクル
数を考慮して、補助演算装置４での演算終了直後にＣＰ
Ｕ１が割り込みルーチンにて補助演算装置４から演算結
果を読み出す命令を実行できるように、補助演算装置４
から割り込みリクエスト信号ＩＮＴＲが出力される（ハ
イレベルにされる）タイミングを設定すれば、より効率
的である。尚、図７では、最後の命令処理Ｃ２５のＥＸ
ステージ（ＥＸ１）ＳＴ１８にて、割り込みリクエスト
信号ＩＮＴＲをハイレベルにしている。

【００８８】尚、図７では特に示していないが、ＣＰＵ
１が補助演算装置４から演算結果を読み出す際には、前
述した図３における命令処理Ｃ６のＭＡステージＳＴ８
と同様に、補助演算装置４に対し、チップイネーブル信
号ＣＥＮ及びアウトプットイネーブル信号ＯＥＮ（図５
にて図示省略）をアクティブレベルであるロウレベルに
すると共に、アドレスバス７へレジスタユニット４−２
−１の上記演算結果用アドレスに応じたアドレス値を出
力すれば良い。

【００８９】次に、マイクロコンピュータＭ２の全体動
作の一例について、図８を用いて説明する。まず、図８
（ｂ）において、プログラムＡとプログラムＢは、ＣＰ
Ｕ１で順次繰り返し処理されるメインプログラムであ
る。

【００９０】そして、プログラムＤは、メインプログラ
ムＢによる演算結果を使用してデジタルフィルタ処理用
の積和演算を行うサブルーチンのプログラムであり、補
助演算装置４で処理される。つまり、プログラムＤは、
前述の特殊演算のうちの積和演算を行うためのものであ
り、実際には、補助演算装置４の演算動作である。

【００９１】また、プログラムＣは、プログラムＤによ
る演算結果（補助演算装置４による積和演算の演算結
果）を使用する割り込みルーチンのプログラムであり、
ＣＰＵ１によって処理される。尚、プログラムＢの最後
の２命令は、プログラムＤを起動させる起動命令（即
ち、補助演算装置４内のレジスタユニット４−２−１の
アドレスＡ20，Ａ21，Ａ22にデータを書き込んで、補助
演算装置４に積和演算の動作をさせる命令）と、当該プ
ログラムＢからメインプログラムＡの先頭に戻るための
ジャンプ命令とになっている。また、プログラムＣの最
後の命令は、当該プログラムＣからメインプログラム
Ａ，Ｂに戻るための割り込みリターン命令になってい
る。

【００９２】このような前提のもとで、ＣＰＵ１がメイ
ンプログラムＢの最後の２命令（プログラムＤの起動命
令と、メインプログラムＡの先頭へのジャンプ命令）を
実行すると、図８（ｂ）の矢印Ｙ６に示すように、補助
演算装置４が動作を開始してプログラムＤの処理（即
ち、前述の積和演算）が行われる。また、ＣＰＵ１はメ
インプログラムＡ，Ｂを再びメインプログラムＡの先頭
から実行することとなる。

【００９３】ここで、プログラムＤの実行中（即ち、補
助演算装置４が動作している間）は、前述したように分
離スイッチ８，９が開かれて、ＣＰＵ１と補助演算装置
４とでバス６，７が分離された状態となる。よって、こ
の状態では、ＣＰＵ１によるメインプログラムＡ，Ｂの
処理と補助演算装置４によるプログラムＤの処理とが並
列に行われることとなる。

【００９４】そして、プログラムＤが終了すると（即
ち、補助演算装置４の動作が終了すると）、前述したよ
うに分離スイッチ８，９が閉じられて、ＣＰＵ１と補助
演算装置４とがバス６，７で接続された元の状態に戻る
こととなる。また、これと同時に、上記制御部４−１か
ら割り込みコントローラ１０へ割り込みリクエスト信号
が出力され、それに伴い、ＣＰＵ１は、図８（ｂ）の矢
印Ｙ７に示すように、プログラムＣの実行を開始するこ
ととなる。

【００９５】その後、ＣＰＵ１がプログラムＣの最後の
命令（割り込みリターン命令）を実行すると、ＣＰＵ１
は、図８（ｂ）の矢印Ｙ８に示すように、メインプログ
ラムＡ，Ｂの実行を再開することとなる。以上のように
本第２実施形態のマイクロコンピュータＭ２において
も、補助演算装置４の動作中に、分離スイッチ８，９を
開いて、ＣＰＵ１と補助演算装置４とでバス６，７が分
離された状態にしているため、図８（ｂ）に例示した如
く、メインプログラムＡ，ＢとプログラムＤとを並列に
処理することができ、その結果、当該マイクロコンピュ
ータＭ２全体の演算速度の高速化が達成される。

【００９６】即ち、仮に分離スイッチ８，９を備えてい
なければ、既述したようにＰＣＵ１と補助演算装置４と
が同時に動作することができないため、例えば図８
（ａ）に示すように、プログラムＣをサブルーチンに変
更して、プログラムＤの直後に実行しなければならず、
しかも、その間はメインプログラムＡ，Ｂを処理するこ
とができない。これに対して、本第２実施形態のマイク
ロコンピュータＭ２によれば、そのような問題は無い。

【００９７】そして更に、本第２実施形態のマイクロコ
ンピュータＭ２では、補助演算装置４と、補助演算装置
４が積和演算に用いるフィルタ係数を格納したＲＯＭ１
４とを、専用データバス１５及び専用アドレスバス１６
を介して接続するようにしているため、補助演算装置４
は、ＲＡＭ５とＲＯＭ１４との各々から、積和演算の演
算データａとフィルタ係数ｂとを同時に読み出して、積
和演算の処理を効率良く実行することができる。特に、
この種の積和演算を行うには一般に時間がかかるため、
本第２実施形態のマイクロコンピュータＭ２が有効であ
る。

【００９８】ここで、上記各実施形態のマイクロコンピ
ュータＭ１，Ｍ２の効果を一層明らかにするために、各
マイクロコンピュータＭ１，Ｍ２の動作と、分離スイッ
チ８，９を備えない従来構成のマイクロコンピュータの
動作とを、図９を用いて比較説明する。尚、図９（ａ）
は、従来構成のマイクロコンピュータの状態遷移を表し
ており、図９（ｂ）は、第１及び第２実施形態のマイク
ロコンピュータＭ１，Ｍ２の状態遷移を表している。ま
た、図９及び以下の説明において、「ＣｏＰｒｏ」と
は、補助演算装置４を意味している。

【００９９】まず、図９（ａ）に示すように、分離スイ
ッチ８，９を備えない従来構成のマイクロコンピュータ
の状態としては、リセット状態Ｊａ１と、ＣＰＵ動作状
態Ｊａ２と、ＣｏＰｒｏ動作状態Ｊａ３との、３状態で
ある。そして、リセット状態Ｊａ１は、ＣＰＵ内部のプ
ログラムカウンタや状態レジスタの内容をクリアする状
態である。また、ＣＰＵ動作状態Ｊａ２は、ＣＰＵ１が
ＲＯＭ２の命令内容を実行しているか、或いは、例外処
理時にＣＰＵ内部のシーケンサが動作している状態であ
り、この状態Ｊａ２の時に、ＣｏＰｒｏ（補助演算装置
４）は、内部レジスタの内容を保持したまま次サイクル
の命令（処理内容）を実行しない状態（ＣｏＰｒｏ停止
状態）にある。また更に、ＣｏＰｒｏ動作状態Ｊａ３
は、ＣＰＵ１のＣｏＰｒｏ起動命令（即ち、レジスタユ
ニット４−２−１にデータを書き込む命令）により指定
内容をＣｏＰｒｏで実行している状態であり、この状態
Ｊａ３の時に、ＣＰＵ１は、内部レジスタの内容を保持
したまま次サイクルの命令（処理内容）を実行しない状
態（ＣＰＵ停止状態）にある。

【０１００】次に、従来構成のマイクロコンピュータの
状態遷移条件について説明すると、まず、初期状態では
リセット状態Ｊａ１であり、リセット信号解除後、無条
件にＣＰＵ動作状態Ｊａ２へ遷移する。そして、ＣＰＵ
動作状態Ｊａ２では、ＣＰＵ命令や複数サイクルに及ぶ
ＣＰＵ命令の実行中には、状態遷移せず、ＣＰＵ１にて
ＣｏＰｒｏ起動命令が実行されると、ＣｏＰｒｏ動作状
態（ＣＰＵ停止状態）Ｊａ３へ遷移する。

【０１０１】また、ＣｏＰｒｏ動作状態Ｊａ３では、Ｃ
ｏＰｒｏが動作中には、状態遷移せず、ＣｏＰｒｏ動作
が終了すると、ＣＰＵ動作状態Ｊａ２へ遷移する。そし
て、全状態において、リセット時には、リセット状態Ｊ
ａ１へ遷移する。一方、図９（ｂ）に示すように、第１
及び第２実施形態のマイクロコンピュータＭ１，Ｍ２の
状態としては、リセット状態Ｊｂ１と、「ＣＰＵ動作，
ＣｏＰｒｏ停止」状態Ｊｂ２と、「ＣＰＵ動作，ＣｏＰ
ｒｏ動作」状態Ｊｂ３と、「ＣＰＵ停止，ＣｏＰｒｏ動
作」状態Ｊｂ４との、４状態である。

【０１０２】尚、リセット状態Ｊｂ１は、従来のリセッ
ト状態Ｊａ１と同様である。また、「ＣＰＵ動作，Ｃｏ
Ｐｒｏ停止」状態Ｊｂ２は、ＣＰＵ１は従来のＣＰＵ動
作状態Ｊａ２と同様で、且つ、ＣｏＰｒｏは停止状態で
ある。また更に、「ＣＰＵ動作，ＣｏＰｒｏ動作」状態
Ｊｂ３は、ＣＰＵ１は従来のＣＰＵ動作状態Ｊａ２と同
様で、且つ、ＣｏＰｒｏは従来のＣｏＰｒｏ動作状態Ｊ
ａ３と同様である。そして、「ＣＰＵ停止，ＣｏＰｒｏ
動作」状態Ｊｂ４は、ＣＰＵ１は停止状態であり、且
つ、ＣｏＰｒｏは従来のＣｏＰｒｏ動作状態Ｊａ３と同
様である。

【０１０３】次に、第１及び第２実施形態のマイクロコ
ンピュータＭ１，Ｍ２の状態遷移条件について説明する
と、まず、初期状態ではリセット状態Ｊｂ１であり、リ
セット信号解除後、無条件に「ＣＰＵ動作，ＣｏＰｒｏ
停止」状態Ｊｂ２へ遷移する。

【０１０４】そして、「ＣＰＵ動作，ＣｏＰｒｏ停止」
状態Ｊｂ２では、ＣＰＵ命令や複数サイクルに及ぶＣＰ
Ｕ命令の実行中には、状態遷移せず、ＣＰＵ１にてＣｏ
Ｐｒｏ起動命令が実行されると、「ＣＰＵ動作，ＣｏＰ
ｒｏ動作」状態Ｊｂ３へ遷移して、ＣＰＵ１とＣｏＰｒ
ｏとが並列動作する。

【０１０５】また、「ＣＰＵ動作，ＣｏＰｒｏ動作」状
態Ｊｂ３では、ＣｏＰｒｏ動作が終了すると、「ＣＰＵ
動作，ＣｏＰｒｏ停止」状態Ｊｂ２へ戻るが、この「Ｃ
ＰＵ動作，ＣｏＰｒｏ動作」状態Ｊｂ３にて、ＣＰＵ１
がＲＯＭ２から読み出した次の命令がＣｏＰｒｏ起動命
令であったときには、「ＣＰＵ停止，ＣｏＰｒｏ動作」
状態Ｊｂ４へ遷移する。尚、これは、ＣｏＰｒｏが動作
中には、前述したように、ＣｏＰｒｏからＣＰＵ１へ制
御線１３を介して出力される信号がハイレベルになって
いるためである。そして、この「ＣＰＵ停止，ＣｏＰｒ
ｏ動作」状態Ｊｂ４において、ＣｏＰｒｏは上記状態Ｊ
ｂ２で起動及び指定された演算処理（つまり、上記状態
Ｊｂ２でＣＰＵ１により実行されたＣｏＰｒｏ起動命令
に対応した演算処理）を行っており、ＣＰＵ１はＲＯＭ
２から読み出した上記次のＣｏＰｒｏ起動命令を実行し
ない停止状態となっている。

【０１０６】そして、「ＣＰＵ停止，ＣｏＰｒｏ動作」
状態Ｊｂ４では、ＣｏＰｒｏが動作中には、状態遷移せ
ず、ＣｏＰｒｏ動作が終了すると、「ＣＰＵ動作，Ｃｏ
Ｐｒｏ動作」状態Ｊｂ３へ遷移する。尚、この時にＣｏ
Ｐｒｏで実行する内容は、最初の「ＣＰＵ動作，ＣｏＰ
ｒｏ停止」状態Ｊｂ２時のＣｏＰｒｏ起動命令の内容で
はなく、「ＣＰＵ停止，ＣｏＰｒｏ動作」状態Ｊｂ４へ
遷移する直前にＣＰＵ１がＲＯＭ２から読み出したＣｏ
Ｐｒｏ起動命令であって、「ＣＰＵ停止，ＣｏＰｒｏ動
作」状態Ｊｂ４から「ＣＰＵ動作，ＣｏＰｒｏ動作」状
態Ｊｂ３へ戻ったときにＣＰＵ１にて実行されるＣｏＰ
ｒｏ起動命令の内容である。

【０１０７】また、全状態において、リセット時には、
リセット状態Ｊｂ１へ遷移する。ここで、図９（ａ），
（ｂ）の対比から明らかなように、従来構成のマイクロ
コンピュータでは、ＣＰＵ１とＣｏＰｒｏ（補助演算装
置４）とが並列に動作する状態はないが、第１及び第２
実施形態のマイクロコンピュータＭ１，Ｍ２では、ＣＰ
Ｕ１とＣｏＰｒｏとが並列動作する「ＣＰＵ動作，Ｃｏ
Ｐｒｏ動作」状態Ｊｂ３が存在する。そして、その状態
Ｊｂ３の存在が第１及び第２実施形態のマイクロコンピ
ュータＭ１，Ｍ２における最大の特徴であり、バス６，
７に分離スイッチ８，９を設けることによって、上記状
態Ｊｂ３を実現できるのである。

【０１０８】次に、第３実施形態のマイクロコンピュー
タについて、図１０を用いて説明する。尚、図１０にお
いて、前述した第１及び第２実施形態のマイクロコンピ
ュータＭ１，Ｍ２と同じ構成要素については、同一の符
号を付しているため、詳細な説明は省略する。

【０１０９】図１０に示すように、第３実施形態のマイ
クロコンピュータＭ３は、第１実施形態のマイクロコン
ピュータＭ１（図１）に対して、データバス６とアドレ
スバス７に分離スイッチ８，９が設けられておらず、そ
の代わりに、互いに独立した２組のアドレスポートＰＡ
１，ＰＡ２及びデータポートＰＤ１，ＰＤ２の各々を介
して２つのデータの読み出し及び書き込みを同時に行う
ことができる、デュアルポートメモリとしてのデュアル
ポートＲＡＭ１７を備えている。更に、デュアルポート
ＲＡＭ１７を設けたため、ＲＡＭ３とＲＡＭ５を削除し
ている。

【０１１０】そして、上記デュアルポートＲＡＭ１７の
一方のデータポートＰＤ１とアドレスポートＰＡ１は、
夫々、データバス６とアドレスバス７とに接続されてお
り、他方のデータポートＰＤ２とアドレスポートＰＡ２
は、夫々、上記データバス６及びアドレスバス７とは予
め分離された第２のデータバス１８と第２のアドレスバ
ス１９とを介して、補助演算装置４に接続されている。
具体的には、データポートＰＤ２は、第２のデータバス
１８を介して、補助演算装置４の演算部４−２に接続さ
れ、アドレスポートＰＡ２は、第２のアドレスバス１９
を介して、補助演算装置４の制御部４−１に接続されて
いる。

【０１１１】尚、本第３実施形態では、データバス６と
アドレスバス７が、請求項５に係る発明にて中央演算装
置と補助演算装置とを接続するバス（第１のバス）に相
当しており、第２のデータバス１８と第２のアドレスバ
ス１９が、請求項５に係る発明における第２のバスに相
当している。

【０１１２】以上のように構成された本第３実施形態の
マイクロコンピュータＭ３においては、デュアルポート
ＲＡＭ１７が、第１実施形態における２つのＲＡＭ３，
５（特にＲＡＭ５）の代わりに用いられる。つまり、Ｃ
ＰＵ１は、データバス６及びアドレスバス７とデュアル
ポートＲＡＭ１７の一方のデータポートＰＤ１及びアド
レスポートＰＡ１を介して、該デュアルポートＲＡＭ１
７に自己の演算結果や補助演算装置４での演算対象とな
る演算データを書き込み、また、そのデュアルポートＲ
ＡＭ１７から必要なデータを読み出す。

【０１１３】そして、補助演算装置４は、間接アドレッ
シングモードの演算動作を行う際には、第２のデータバ
ス１８及び第２のアドレスバス１９とデュアルポートＲ
ＡＭ１７の他方のデータポートＰＤ２及びアドレスポー
トＰＡ２を介して、該デュアルポートＲＡＭ１７から、
ＣＰＵ１によって書き込まれた演算対象の演算データを
読み出す。

【０１１４】特に、ＣＰＵ１と補助演算装置４との各々
によるデュアルポートＲＡＭ１７へのアクセスは、互い
の影響を受けることなく独立に行うことができる。よっ
て、本第３実施形態のマイクロコンピュータＭ３によっ
ても、第１実施形態のマイクロコンピュータＭ１と同様
に、ＣＰＵ１と補助演算装置４とでデータを共有しつ
つ、ＣＰＵ１と補助演算装置４との並列処理動作が可能
となり、その結果、演算速度の高速化が達成される。

【０１１５】次に、第４実施形態のマイクロコンピュー
タについて、図１１を用いて説明する。尚、図１１にお
いて、前述した第１〜第３実施形態のマイクロコンピュ
ータＭ１〜Ｍ３と同じ構成要素については、同一の符号
を付しているため、詳細な説明は省略する。

【０１１６】図１１に示すように、第４実施形態のマイ
クロコンピュータＭ４は、第２実施形態のマイクロコン
ピュータＭ２（図５）に対して、第１実施形態と第３実
施形態との関係と全く同様に、データバス６とアドレス
バス７に分離スイッチ８，９が設けられておらず、その
代わりに、デュアルポートメモリとしてのデュアルポー
トＲＡＭ１７を備えている。また、デュアルポートＲＡ
Ｍ１７を設けたため、ＲＡＭ３とＲＡＭ５を削除してい
る。そして、上記デュアルポートＲＡＭ１７の一方のデ
ータポートＰＤ１とアドレスポートＰＡ１は、夫々、デ
ータバス６とアドレスバス７とに接続されており、他方
のデータポートＰＤ２とアドレスポートＰＡ２は、夫
々、第２のデータバス１８と第２のアドレスバス１９と
を介して、補助演算装置４に接続されている。

【０１１７】換言すれば、本第４実施形態のマイクロコ
ンピュータＭ４は、第３実施形態のマイクロコンピュー
タＭ３（図１０）に対して、補助演算装置４が特定の演
算を行う際に用いる定数データを予め格納したＲＯＭ１
４と、そのＲＯＭ１４と補助演算装置４とを接続する専
用データバス１５及び専用アドレスバス１６とを、追加
して備えている。

【０１１８】尚、本第４実施形態では、上記専用データ
バス１５と専用アドレスバス１６が、請求項６，７に係
る発明における専用バスに相当しており、上記ＲＯＭ１
４が、定数データを記憶したメモリに相当している。そ
して、このような本第４実施形態のマイクロコンピュー
タＭ４によっても、第２実施形態のマイクロコンピュー
タＭ２と同じ効果を得ることができる。

【０１１９】尚、上記第３及び第４実施形態のマイクロ
コンピュータＭ３，Ｍ４においても、第１及び第２実施
形態のマイクロコンピュータＭ１，Ｍ２と同様に、図９
（ｂ）の如く状態が遷移する。以上、本発明の一実施形
態について説明したが、本発明は、上記各実施形態に限
定されるものではなく、種々の形態を採り得ることは言
うまでもない。

【０１２０】例えば、上記各実施形態の補助演算装置４
では、演算部４−２への演算データの取得方法として、
直接アドレッシングモードと間接アドレッシングモード
とを採用したが、間接アドレッシングモードの代わり
に、例えば、ディスプレースメント付きアドレッシング
モード、ポストインクリメント付きアドレッシングモー
ド、或いはデクリメント付きアドレッシングモード等
の、他のアドレッシングモードを採用しても良い。

【０１２１】また、上記各実施形態の補助演算装置４で
は、レジスタユニット４−２−１のアドレス毎にアドレ
ッシングモードが決っていたが、例えば、ＣＰＵ１によ
ってレジスタユニット４−２−１に書き込まれるデータ
中の特定のビットを、アドレッシングモードの識別ビッ
トとし、補助演算装置４の制御部４−１が、その識別ビ
ットによってアドレッシングモードの種別を判別するよ
うにしても良い。そして、この場合には、レジスタユニ
ット４−２−１のアドレス数を少なくすることができ
る。

【０１２２】また更に、レジスタユニット４−２−１に
書き込まれるデータ中の特定のビットを、命令の種類を
示す命令識別ビットとすることも可能である。一方、上
記第２及び第４実施形態のマイクロコンピュータＭ２，
Ｍ４において、ＲＯＭ１４の代わりにＲＡＭを用い、そ
のＲＡＭへ、例えば当該マイクロコンピュータＭ２，Ｍ
４の動作開始時等に定数データを転送しておくようにし
ても良い。

【０１２３】また、上記第３及び第４実施形態のマイク
ロコンピュータＭ３，Ｍ４においては、補助演算装置４
が演算結果をデュアルポートＲＡＭ１７に書き込むよう
にしても良い。そして、この場合、ＣＰＵ１は、デュア
ルポートＲＡＭ１７のデータポートＰＤ１及びアドレス
ポートＰＡ１側から補助演算装置４の演算結果を読み出
せば良い。

【図面の簡単な説明】

【図１】 第１実施形態のマイクロコンピュータの構成
を表すブロック図である。

【図２】 第１実施形態の補助演算装置に備えられたレ
ジスタユニットを説明する説明図である。

【図３】 第１実施形態のマイクロコンピュータにおけ
るＣＰＵと補助演算装置との動作タイミングを示すタイ
ムチャートである。

【図４】 第１実施形態のマイクロコンピュータの全体
動作の一例を説明する説明図である。

【図５】 第２実施形態のマイクロコンピュータの構成
を表すブロック図である。

【図６】 第２実施形態の補助演算装置に備えられたレ
ジスタユニットを説明する説明図である。

【図７】 第２実施形態のマイクロコンピュータにおけ
るＣＰＵと補助演算装置との動作タイミングを示すタイ
ムチャートである。

【図８】 第２実施形態のマイクロコンピュータの全体
動作の一例を説明する説明図である。

【図９】 第１及び第２実施形態のマイクロコンピュー
タの効果を説明する説明図である。

【図１０】 第３実施形態のマイクロコンピュータの構
成を表すブロック図である。

【図１１】 第４実施形態のマイクロコンピュータの構
成を表すブロック図である。

【符号の説明】

Ｍ１，Ｍ２，Ｍ３，Ｍ４…マイクロコンピュータ １…ＣＰＵ（中央演算装置） ２，１４…ＲＯＭ ３，５…ＲＡＭ ４…補助演算
装置 ４−１…制御部 ４−１−１…デコーダユニット ４−１−２…アドレス生成ユニット ４−２…演算部 ４−２−１…レジスタユニット ４−２−２…演算ユ
ニット ４−３…制御線 ６…データバス ７…アドレスバ
ス ８，９…分離スイッチ １０…割り込みコントローラ １１，１２，１３…制御線 １５…専用データバス １６…専用アドレスバス １７…デュアルポートＲＡ
Ｍ １８…第２のデータバス １９…第２のアドレスバス

───────────────────────────────────────────────────── フロントページの続き (72)発明者 石原 秀昭 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内

Claims (7)

【特許請求の範囲】
1. 【請求項１】 中央演算装置と補助演算装置とがバスを
   介して接続された情報処理装置において、 前記バスにて前記中央演算装置と前記補助演算装置とを
   接続する経路上に、該経路を制御信号に応じて連通／遮
   断するスイッチが設けられており、該スイッチの遮断に
   より、前記中央演算装置と前記補助演算装置とが並列に
   動作することを特徴とする情報処理装置。
2. 【請求項２】 前記補助演算装置は、複数種類の演算内
   容に夫々対応付けされたアドレスを有するレジスタ部を
   備えており、該レジスタ部の何れかのアドレスに前記中
   央演算装置によってデータが書き込まれると、そのアド
   レスに対応した内容の演算処理を該アドレスに書き込ま
   れたデータを用いて実行すると共に、その演算処理の実
   行状態に応じて前記スイッチを開閉制御するよう構成さ
   れていること、 を特徴とする請求項１に記載の情報処理装置。
3. 【請求項３】 前記補助演算装置は、前記バスとは予め
   分離された専用バスに接続されていること、 を特徴とする請求項１又は請求項２に記載の情報処理装
   置。
4. 【請求項４】 前記専用バスには、前記補助演算装置が
   演算に用いる定数データを記憶したメモリが接続されて
   いること、 を特徴とする請求項３に記載の情報処理装置。
5. 【請求項５】 中央演算装置と補助演算装置とがバスを
   介して接続され、 更に、前記補助演算装置は、複数種類の演算内容に夫々
   対応付けされたアドレスを有するレジスタ部を備えてお
   り、該レジスタ部の何れかのアドレスに前記中央演算装
   置によってデータが書き込まれると、そのアドレスに対
   応した内容の演算処理を該アドレスに書き込まれたデー
   タを用いて実行するよう構成された情報処理装置であっ
   て、 互いに独立した２組のポートの各々を介して、２つのデ
   ータの読み出し及び書き込みを同時に行うことができる
   デュアルポートメモリを備え、 該デュアルポートメモリの２組のポートのうち、一方の
   ポートが前記バスに接続され、他方のポートが前記バス
   とは予め分離された第２のバスを介して前記補助演算装
   置に接続されており、前記中央演算装置と前記補助演算
   装置とが並列に動作することを特徴とする情報処理装
   置。
6. 【請求項６】 前記補助演算装置は、前記バス及び前記
   第２のバスとは予め分離された専用バスに接続されてい
   ること、 を特徴とする請求項５に記載の情報処理装置。
7. 【請求項７】 前記専用バスには、前記補助演算装置が
   演算に用いる定数データを記憶したメモリが接続されて
   いること、 を特徴とする請求項６に記載の情報処理装置。