JPH11283376A - ラッチ回路 - Google Patents
ラッチ回路Info
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- JPH11283376A JPH11283376A JP8149198A JP8149198A JPH11283376A JP H11283376 A JPH11283376 A JP H11283376A JP 8149198 A JP8149198 A JP 8149198A JP 8149198 A JP8149198 A JP 8149198A JP H11283376 A JPH11283376 A JP H11283376A
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- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
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Abstract
(57)【要約】
【課題】 第面積の半導体チップにおいて、信号伝達経
路の長短の差に拘わらず誤信号のラッチが生じないラッ
チ回路を提供する。 【解決手段】 ラッチ回路は、相補信号線１１，１２の
信号電位差を検出する差動増幅器１８と、相補信号線１
１，１２の信号電位差が拡大した時にラッチ活性化信号
を発生するラッチ信号生成手段２０と、ラッチ信号生成
手段２０の発生に応答して開となるトランスファーゲー
ト１１，１２と、トランスファーゲート１１．１２から
伝達されるデータ信号をラッチするラッチ部１６，１７
とから構成される。
路の長短の差に拘わらず誤信号のラッチが生じないラッ
チ回路を提供する。 【解決手段】 ラッチ回路は、相補信号線１１，１２の
信号電位差を検出する差動増幅器１８と、相補信号線１
１，１２の信号電位差が拡大した時にラッチ活性化信号
を発生するラッチ信号生成手段２０と、ラッチ信号生成
手段２０の発生に応答して開となるトランスファーゲー
ト１１，１２と、トランスファーゲート１１．１２から
伝達されるデータ信号をラッチするラッチ部１６，１７
とから構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、ラッチ回路に関
し、特に、半導体装置内で伝送されるデータ信号を自動
的にラッチする自動ラッチ回路に関する。
し、特に、半導体装置内で伝送されるデータ信号を自動
的にラッチする自動ラッチ回路に関する。
【０００２】
【従来の技術】半導体装置は、微細化及び高集積化が進
むと同時に、大容量化も進んできていることから、今
後、製品によっては、チップ面積が増大する製品もあ
る。大面積でかつ高速作動の半導体装置を実現するため
には、大きな半導体チップ上のいかなる場所からも、誤
動作することなく、しかも高速に動作する信号伝達素子
が求められている。
むと同時に、大容量化も進んできていることから、今
後、製品によっては、チップ面積が増大する製品もあ
る。大面積でかつ高速作動の半導体装置を実現するため
には、大きな半導体チップ上のいかなる場所からも、誤
動作することなく、しかも高速に動作する信号伝達素子
が求められている。
【０００３】半導体メモリでは、データを正確にラッチ
する（取り込む）機能素子の一つとして、一般的にラッ
チ回路が使用されている。ラッチ回路は、半導体記憶装
置（メモリ）では、メモリセルから読み出されるデータ
を、デジット線の出口やセンスアンプの出口などでラッ
チするために用いられる。ラッチ回路でラッチされたデ
ータは、正確に保持することができる。
する（取り込む）機能素子の一つとして、一般的にラッ
チ回路が使用されている。ラッチ回路は、半導体記憶装
置（メモリ）では、メモリセルから読み出されるデータ
を、デジット線の出口やセンスアンプの出口などでラッ
チするために用いられる。ラッチ回路でラッチされたデ
ータは、正確に保持することができる。
【０００４】図４は、従来の半導体メモリで用いられて
いるラッチ回路を示し、相補型のデータ伝送（線）路を
成すデジット線またはセンスアンプの出力伝送路（以
下、単にデジット線と呼ぶ）からのデータラッチに用い
られる。ラッチ回路は、並列接続された一対のＮｃｈト
ランジスタ及びＰｃｈトランジスタ１１，１２の組合せ
として構成されるトランスファーゲートと、一対のイン
バータ１６，１７の入出力が相互にたすき掛けに接続さ
れたフリップフロップ部（ラッチ部）とから構成され
る。トランスファゲート１１，１２は、デジット線１
３，１４とフリップフロップ部１６，１７との間に配設
されている。デジット線１３，１４には、一対の相補信
号が前段回路より出力されてくるため、一方のデジット
線１３に対し他方のデジット線１４には、その逆相のデ
ータが伝わる。インバータ１６，１７は、トランスファ
ゲート１１，１２を介して取り込んだデータを図示しな
い次段のゲートに伝達増幅するために設けられる。１５
は、ラッチ制御用信号であり、トランスファーゲート１
１，１２のラッチ動作のタイミングを制御するために、
それらのゲート電極に入力される。
いるラッチ回路を示し、相補型のデータ伝送（線）路を
成すデジット線またはセンスアンプの出力伝送路（以
下、単にデジット線と呼ぶ）からのデータラッチに用い
られる。ラッチ回路は、並列接続された一対のＮｃｈト
ランジスタ及びＰｃｈトランジスタ１１，１２の組合せ
として構成されるトランスファーゲートと、一対のイン
バータ１６，１７の入出力が相互にたすき掛けに接続さ
れたフリップフロップ部（ラッチ部）とから構成され
る。トランスファゲート１１，１２は、デジット線１
３，１４とフリップフロップ部１６，１７との間に配設
されている。デジット線１３，１４には、一対の相補信
号が前段回路より出力されてくるため、一方のデジット
線１３に対し他方のデジット線１４には、その逆相のデ
ータが伝わる。インバータ１６，１７は、トランスファ
ゲート１１，１２を介して取り込んだデータを図示しな
い次段のゲートに伝達増幅するために設けられる。１５
は、ラッチ制御用信号であり、トランスファーゲート１
１，１２のラッチ動作のタイミングを制御するために、
それらのゲート電極に入力される。
【０００５】図５は、図４のラッチ回路におけるデータ
伝送路上の信号電位とラッチのタイミングとを示すタイ
ミングチャートである。期間Ｔ１〜Ｔ３は、伝送路１
３，１４の電位状態に関連して示され、期間Ｔ４〜Ｔ６
はラッチ回路のトランスファゲートの状態に関連して示
されている。期間Ｔ１及びＴ３にデータ伝送路１３，１
４が等電位化（イコライズ）され、その中間の期間Ｔ２
には、相補信号を成すデータ信号が、前段回路からデー
タ伝送路１３，１４に伝達される。トランスファゲート
１１，１２は、期間Ｔ４には閉となり、期間Ｔ５にはス
ルー（開）し、期間Ｔ６には閉となる。期間Ｔ４〜６の
各状態は、ＣＰＵからのクロック信号で制御されるラッ
チ制御用タイミング信号１５によってトランスファーゲ
ート１１，１２を制御することで得られる。
伝送路上の信号電位とラッチのタイミングとを示すタイ
ミングチャートである。期間Ｔ１〜Ｔ３は、伝送路１
３，１４の電位状態に関連して示され、期間Ｔ４〜Ｔ６
はラッチ回路のトランスファゲートの状態に関連して示
されている。期間Ｔ１及びＴ３にデータ伝送路１３，１
４が等電位化（イコライズ）され、その中間の期間Ｔ２
には、相補信号を成すデータ信号が、前段回路からデー
タ伝送路１３，１４に伝達される。トランスファゲート
１１，１２は、期間Ｔ４には閉となり、期間Ｔ５にはス
ルー（開）し、期間Ｔ６には閉となる。期間Ｔ４〜６の
各状態は、ＣＰＵからのクロック信号で制御されるラッ
チ制御用タイミング信号１５によってトランスファーゲ
ート１１，１２を制御することで得られる。
【０００６】ラッチ回路では、イコライズ期間Ｔ１では
トランスファゲート１１，１２は閉じておいて（ラッチ
状態）、データ波形１２、２３が発生する信号伝達期間
Ｔ２の少し前の期間Ｔ５で、トランスファゲート１１，
１２を開いてデータをラッチ部１６，１７に伝え（スル
ー状態）、データ波形２２、２３が発生している期間Ｔ
２内の期間Ｔ５の終わりにトランスファゲート１６，１
７を閉じる（ラッチ状態）。
トランスファゲート１１，１２は閉じておいて（ラッチ
状態）、データ波形１２、２３が発生する信号伝達期間
Ｔ２の少し前の期間Ｔ５で、トランスファゲート１１，
１２を開いてデータをラッチ部１６，１７に伝え（スル
ー状態）、データ波形２２、２３が発生している期間Ｔ
２内の期間Ｔ５の終わりにトランスファゲート１６，１
７を閉じる（ラッチ状態）。
【０００７】上記のように、トランスファゲート１１，
１２を開いてデータをラッチするタイミングは重要であ
り、期間Ｔ２内でも、データ波形２２、２３の振幅が小
さい時点でラッチすると、ラッチ部１６，１７が、デー
タを正しく認識できないため、誤信号をラッチする原因
となる。特に高速動作が要求される半導体装置において
は、データの読み出し期間Ｔ２も短いため、ラッチのタ
イミングが厳しいものとなる。
１２を開いてデータをラッチするタイミングは重要であ
り、期間Ｔ２内でも、データ波形２２、２３の振幅が小
さい時点でラッチすると、ラッチ部１６，１７が、デー
タを正しく認識できないため、誤信号をラッチする原因
となる。特に高速動作が要求される半導体装置において
は、データの読み出し期間Ｔ２も短いため、ラッチのタ
イミングが厳しいものとなる。
【０００８】
【発明が解決しようとする課題】半導体チップの面積が
大型化した場合には、更にラッチタイミングが厳しくな
る。図６は、かかる半導体メモリの模式的平面図であ
る。半導体チップ３０上には、アレイ状に並んだ多数の
メモリ領域３１と、特定のメモリ領域３１ａ，３１ｂか
らデータを伝送するデータ伝送線路３２ａ，３２ｂと、
ラッチ回路３３とが示されており、ラッチ回路３３に
は、ラッチ制御信号が制御線３４を介して制御部３５か
ら与えられる。ここで、問題になるのが、メモリ領域３
１ａ，３１ｂからラッチ回路３２にデータが伝達されま
での時間差である。これは、データ伝送路３２ａ，３２
ｂの長さが異なるために生じる。例えば、制御部３５か
ら伝達されるラッチ制御用信号によって、トランスファ
ゲートの開閉タイミングをメモリ領域３１ａから伝達さ
れるデータにあわせた場合には、データ伝送路３２ａ，
３２ｂの長さの差に起因して、メモリ領域３１ｂから伝
達されるデータに対しては、ラッチタイミングが早す
ぎ、誤ラッチの可能性が高くなる。つまり、データおよ
び制御信号の伝達経路の遠近は、半導体装置の高速化に
起因してラッチに有効なデータ幅が減少することと相ま
って、データ信号を誤ラッチする問題を発生させる。
大型化した場合には、更にラッチタイミングが厳しくな
る。図６は、かかる半導体メモリの模式的平面図であ
る。半導体チップ３０上には、アレイ状に並んだ多数の
メモリ領域３１と、特定のメモリ領域３１ａ，３１ｂか
らデータを伝送するデータ伝送線路３２ａ，３２ｂと、
ラッチ回路３３とが示されており、ラッチ回路３３に
は、ラッチ制御信号が制御線３４を介して制御部３５か
ら与えられる。ここで、問題になるのが、メモリ領域３
１ａ，３１ｂからラッチ回路３２にデータが伝達されま
での時間差である。これは、データ伝送路３２ａ，３２
ｂの長さが異なるために生じる。例えば、制御部３５か
ら伝達されるラッチ制御用信号によって、トランスファ
ゲートの開閉タイミングをメモリ領域３１ａから伝達さ
れるデータにあわせた場合には、データ伝送路３２ａ，
３２ｂの長さの差に起因して、メモリ領域３１ｂから伝
達されるデータに対しては、ラッチタイミングが早す
ぎ、誤ラッチの可能性が高くなる。つまり、データおよ
び制御信号の伝達経路の遠近は、半導体装置の高速化に
起因してラッチに有効なデータ幅が減少することと相ま
って、データ信号を誤ラッチする問題を発生させる。
【０００９】本発明は、上記に鑑み、信号伝達経路の遠
近に拘わらず、信号伝達の高速性を維持しつつ誤ラッチ
を生じないラッチ回路を提供することを目的とする。
近に拘わらず、信号伝達の高速性を維持しつつ誤ラッチ
を生じないラッチ回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明のラッチ回路は、ラッチすべきデータ信号を
伝達するデータ伝送路に所定以上の信号電位が発生した
ことを検知する電位検知手段と、該電位検知手段による
検知結果に応答して所定時間ラッチ活性化信号を発生さ
せるラッチ信号生成手段と、前記ラッチ活性化信号に応
答して前記データ伝送路からデータ信号をラッチするラ
ッチ手段とを有することを特徴とする。
に、本発明のラッチ回路は、ラッチすべきデータ信号を
伝達するデータ伝送路に所定以上の信号電位が発生した
ことを検知する電位検知手段と、該電位検知手段による
検知結果に応答して所定時間ラッチ活性化信号を発生さ
せるラッチ信号生成手段と、前記ラッチ活性化信号に応
答して前記データ伝送路からデータ信号をラッチするラ
ッチ手段とを有することを特徴とする。
【００１１】本発明のラッチ回路では、データ伝送路上
に信号が発生した時点でラッチ活性化信号を発生させ、
ラッチ手段がこれに応答してデータ信号をラッチする構
成を採用したので、単に信号が伝達されるタイミングで
ラッチ手段を制御する従来のラッチ回路とは異なり、デ
ータ伝送路の長短によって誤信号が発生するおそれが低
減する。
に信号が発生した時点でラッチ活性化信号を発生させ、
ラッチ手段がこれに応答してデータ信号をラッチする構
成を採用したので、単に信号が伝達されるタイミングで
ラッチ手段を制御する従来のラッチ回路とは異なり、デ
ータ伝送路の長短によって誤信号が発生するおそれが低
減する。
【００１２】本発明のラッチ回路は、ラッチするデータ
信号が一対の相補信号の場合には、検知手段は相補信号
を比較増幅する差動増幅器であるとすることができ、ま
た、データ信号が単相データ信号を構成する場合には、
検知手段はデータ信号の信号電位を基準電位と比較増幅
する差動増幅器であるとすることができる。
信号が一対の相補信号の場合には、検知手段は相補信号
を比較増幅する差動増幅器であるとすることができ、ま
た、データ信号が単相データ信号を構成する場合には、
検知手段はデータ信号の信号電位を基準電位と比較増幅
する差動増幅器であるとすることができる。
【００１３】前記検知手段はバイポーラトランジスタ又
はＭＯＳトランジスタのいずれで構成してもよい。バイ
ポーラトランジスタで構成すると、より高速のラッチが
可能である。また、ラッチ手段は、トランスファゲート
及びフリップフロップ部の組み合わせとして構成するこ
とが出来る。
はＭＯＳトランジスタのいずれで構成してもよい。バイ
ポーラトランジスタで構成すると、より高速のラッチが
可能である。また、ラッチ手段は、トランスファゲート
及びフリップフロップ部の組み合わせとして構成するこ
とが出来る。
【００１４】
【発明の実施の形態】以下、図面を参照し、本発明の実
施形態例に基づいて本発明を更に詳細に説明する。図１
は、本発明の一実施形態例の自動ラッチ回路を示すブロ
ック図である。本実施形態例のラッチ回路は、相補信号
を伝達するデジット線（又はセンスアンプの出力伝送
路）１３，１４の信号電位差を検出する差動増幅器１８
と、差動増幅器１８の検出結果をデジタル信号として伝
達する排他的否定論理和（ＥｘＮＯＲ）ゲート１９と、
差動増幅器１８の検出結果に応答して所定期間“Ｈレベ
ル”となるラッチ活性化信号を生成するラッチ信号生成
回路２０と、ラッチ信号生成回路２０の出力を伝達する
インバータ２１と、、ラッチ活性化信号によって活性化
されるトランスファゲート１１，１２と、トランスファ
ーゲート１１、１２を経由してデータ信号を受け取って
これをラッチする、一対のインバータから構成されるラ
ッチ部（フリップフロップ）１６、１７とから構成され
る。信号伝送路が、単相の信号を伝達する１本の信号線
から構成される場合には、差動増幅器は、信号電位と所
定の基準電位とを比較する増幅器とすることが出来る。
施形態例に基づいて本発明を更に詳細に説明する。図１
は、本発明の一実施形態例の自動ラッチ回路を示すブロ
ック図である。本実施形態例のラッチ回路は、相補信号
を伝達するデジット線（又はセンスアンプの出力伝送
路）１３，１４の信号電位差を検出する差動増幅器１８
と、差動増幅器１８の検出結果をデジタル信号として伝
達する排他的否定論理和（ＥｘＮＯＲ）ゲート１９と、
差動増幅器１８の検出結果に応答して所定期間“Ｈレベ
ル”となるラッチ活性化信号を生成するラッチ信号生成
回路２０と、ラッチ信号生成回路２０の出力を伝達する
インバータ２１と、、ラッチ活性化信号によって活性化
されるトランスファゲート１１，１２と、トランスファ
ーゲート１１、１２を経由してデータ信号を受け取って
これをラッチする、一対のインバータから構成されるラ
ッチ部（フリップフロップ）１６、１７とから構成され
る。信号伝送路が、単相の信号を伝達する１本の信号線
から構成される場合には、差動増幅器は、信号電位と所
定の基準電位とを比較する増幅器とすることが出来る。
【００１５】差動増幅器１８は、双方のデジット線１
３，１４からベース入力を受けるバイポーラトランジス
タ１８ａ、１８ｂ、出力コレクタ抵抗１８ｃ，１８ｄ、
及び、定電流源１８ｅから成るＥＣＬ回路として構成さ
れる。定電流源１８ｅは、図の例では、ゲートが一定の
電位に維持されるｎチャンネルトランジスタとして構成
される。差動増幅器１８の出力を伝達するＥｘＮＯＲゲ
ート１９は、データ伝送路１３，１４の電位差が差動増
幅器１８のしきい値以下のときは“Ｈレベル”であり、
電位差がしきい値を越えると“Ｌレベル”の活性化信号
を発生する。
３，１４からベース入力を受けるバイポーラトランジス
タ１８ａ、１８ｂ、出力コレクタ抵抗１８ｃ，１８ｄ、
及び、定電流源１８ｅから成るＥＣＬ回路として構成さ
れる。定電流源１８ｅは、図の例では、ゲートが一定の
電位に維持されるｎチャンネルトランジスタとして構成
される。差動増幅器１８の出力を伝達するＥｘＮＯＲゲ
ート１９は、データ伝送路１３，１４の電位差が差動増
幅器１８のしきい値以下のときは“Ｈレベル”であり、
電位差がしきい値を越えると“Ｌレベル”の活性化信号
を発生する。
【００１６】ラッチ信号生成回路２０は、奇数個のイン
バータが縦続接続される信号遅延部２０ａと、一方の入
力にはＥｘＮＯＲゲート１９の出力が直接に入力され、
他方の入力にはＥｘＮＯＲゲート１９の出力が信号遅延
部２０ａを経由して入力されるＮＯＲゲート２０ｂとか
ら成るワンショットパルス発生回路である。ラッチ信号
生成回路２０は、ＥｘＮＯＲ１９の出力が“Ｈレベル”
から“Ｌレベル”に低下した後に所定期間“Ｈレベル”
のワンショットパルスを発生することによって、トラン
スファゲート１１，１２を活性化（スルー）する。
バータが縦続接続される信号遅延部２０ａと、一方の入
力にはＥｘＮＯＲゲート１９の出力が直接に入力され、
他方の入力にはＥｘＮＯＲゲート１９の出力が信号遅延
部２０ａを経由して入力されるＮＯＲゲート２０ｂとか
ら成るワンショットパルス発生回路である。ラッチ信号
生成回路２０は、ＥｘＮＯＲ１９の出力が“Ｈレベル”
から“Ｌレベル”に低下した後に所定期間“Ｈレベル”
のワンショットパルスを発生することによって、トラン
スファゲート１１，１２を活性化（スルー）する。
【００１７】図２は、上記自動ラッチ回路の信号タイミ
ングチャートを示す。データ伝送路１３，１４には、信
号伝達期間中にそれそれ信号電位２２，２３が伝達され
る。期間Ｔ１はイコライズの期間であり、データ伝送路
相互は、図示しないスイッチングトランジスタを介して
カップリングされ、等電位にある。差動増幅器１８の出
力を受けるＥｘＮＯＲゲート１９の出力はこの期間は
“Ｈレベル”である。期間Ｔ２はデータ伝送路１３，１
４にデータ信号が伝送される期間であり、双方のデータ
伝送路１３，１４の電位差が拡がる。差動増幅器１３
は、この拡がった電位差をそのスレッショホールド電圧
に基づいて検知し、その結果、ＥｘＮＯＲゲートの出力
を“Ｌレベル”に低下させる。ラッチ信号生成回路２０
は、これを受けて期間Ｔ５の間ワンショットのラッチ活
性化パルスを発生し、トランスファゲート１１，１２を
スルー（開）する。これによって、相補信号はラッチ部
１６，１７によってラッチされる。期間Ｔ５は期間Ｔ２
に比して短く設定してあり、トランスファゲート１１，
１２は、期間Ｔ２中に再び閉状態に移行する。その後、
ラッチ回路は、データ伝送路に再びデータが伝送される
時刻迄の期間Ｔ６は、ラッチを継続する。
ングチャートを示す。データ伝送路１３，１４には、信
号伝達期間中にそれそれ信号電位２２，２３が伝達され
る。期間Ｔ１はイコライズの期間であり、データ伝送路
相互は、図示しないスイッチングトランジスタを介して
カップリングされ、等電位にある。差動増幅器１８の出
力を受けるＥｘＮＯＲゲート１９の出力はこの期間は
“Ｈレベル”である。期間Ｔ２はデータ伝送路１３，１
４にデータ信号が伝送される期間であり、双方のデータ
伝送路１３，１４の電位差が拡がる。差動増幅器１３
は、この拡がった電位差をそのスレッショホールド電圧
に基づいて検知し、その結果、ＥｘＮＯＲゲートの出力
を“Ｌレベル”に低下させる。ラッチ信号生成回路２０
は、これを受けて期間Ｔ５の間ワンショットのラッチ活
性化パルスを発生し、トランスファゲート１１，１２を
スルー（開）する。これによって、相補信号はラッチ部
１６，１７によってラッチされる。期間Ｔ５は期間Ｔ２
に比して短く設定してあり、トランスファゲート１１，
１２は、期間Ｔ２中に再び閉状態に移行する。その後、
ラッチ回路は、データ伝送路に再びデータが伝送される
時刻迄の期間Ｔ６は、ラッチを継続する。
【００１８】本実施形態例の自動ラッチ回路では、信号
伝送のタイミングクロックに合わせてラッチ用制御信号
を送るのではなく、データ伝送路に実際にデータが転送
されたことを検知してトランスファーゲートを作動さ
せ、ラッチ動作を行う構成を採用した。従って、伝送路
の経路の長短に起因する誤ラッチは生じなく、大きなチ
ップサイズの半導体装置においても信頼性が高い信号伝
送が可能となる。
伝送のタイミングクロックに合わせてラッチ用制御信号
を送るのではなく、データ伝送路に実際にデータが転送
されたことを検知してトランスファーゲートを作動さ
せ、ラッチ動作を行う構成を採用した。従って、伝送路
の経路の長短に起因する誤ラッチは生じなく、大きなチ
ップサイズの半導体装置においても信頼性が高い信号伝
送が可能となる。
【００１９】ラッチ信号生成回路２０の信号遅延部２０
ａの遅延時間は、ワンショットパルスの期間Ｔ５が、伝
送される相補信号のデータ幅に相当する期間Ｔ２に比し
て短く、かつ、トランスファゲート１１，１２及びラッ
チ部１６，１７の作動に十分な長さとなるように設定し
てある。
ａの遅延時間は、ワンショットパルスの期間Ｔ５が、伝
送される相補信号のデータ幅に相当する期間Ｔ２に比し
て短く、かつ、トランスファゲート１１，１２及びラッ
チ部１６，１７の作動に十分な長さとなるように設定し
てある。
【００２０】本実施形態例の自動ラッチ回路では、実際
の相補信号の信号伝達経路を成すデジット線とトランス
ファーゲートとの間には、新たな論理段を加えてはいな
いので、信号伝達に実質的な遅延は生じない。
の相補信号の信号伝達経路を成すデジット線とトランス
ファーゲートとの間には、新たな論理段を加えてはいな
いので、信号伝達に実質的な遅延は生じない。
【００２１】なお、上記実施形態例では、差動増幅器に
バイポーラトランジスタを採用した例を挙げたが、図３
に示すように、差動増幅器にはＭＯＳＦＥＴを採用して
もよい。この場合、差動対を構成するトランジスタ２４
ａ，２４ｂ、出力抵抗２４ｃ，２４ｄ、及び、定電流源
２４ｅの全てをＭＯＳＦＥＴで構成することができる。
上記実施形態例のバイポーラトランジスタによって構成
される差動増幅器は、特に高速作動の半導体装置に好適
に利用され、また、図３の差動増幅器は、低消費電力の
半導体装置に好適に利用される。
バイポーラトランジスタを採用した例を挙げたが、図３
に示すように、差動増幅器にはＭＯＳＦＥＴを採用して
もよい。この場合、差動対を構成するトランジスタ２４
ａ，２４ｂ、出力抵抗２４ｃ，２４ｄ、及び、定電流源
２４ｅの全てをＭＯＳＦＥＴで構成することができる。
上記実施形態例のバイポーラトランジスタによって構成
される差動増幅器は、特に高速作動の半導体装置に好適
に利用され、また、図３の差動増幅器は、低消費電力の
半導体装置に好適に利用される。
【００２２】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の自動ラッチ回路は、上記実
施形態例の構成にのみ限定されるものではなく、上記実
施形態例の構成から種々の修正及び変更を施したラッチ
回路も、本発明の範囲に含まれる。
づいて説明したが、本発明の自動ラッチ回路は、上記実
施形態例の構成にのみ限定されるものではなく、上記実
施形態例の構成から種々の修正及び変更を施したラッチ
回路も、本発明の範囲に含まれる。
【００２３】
【発明の効果】以上、説明したように、本発明のラッチ
回路では、チップ面積が増大し、かつ、高速動作が求め
られる半導体装置におけるデータ信号のラッチに際し
て、誤ラッチを防止しかつ信頼性の高い高速ラッチが可
能である。
回路では、チップ面積が増大し、かつ、高速動作が求め
られる半導体装置におけるデータ信号のラッチに際し
て、誤ラッチを防止しかつ信頼性の高い高速ラッチが可
能である。
【図１】本発明の一実施形態例の自動ラッチ回路のブロ
ック図。
ック図。
【図２】図１の自動ラッチ回路の信号タイミングチャー
ト。
ト。
【図３】差動増幅器の別の例を示す回路図。
【図４】従来のラッチ回路のブロック図。
【図５】図４のラッチ回路の信号タイミングチャート。
【図６】一般的な大面積チップにおける誤信号発生の様
子を示す半導体装置の模式的平面図。
子を示す半導体装置の模式的平面図。
１１，１２ トランスファーゲート １３，１４ データ伝送（線）路 １５ ラッチ制御用信号 １６，１７ インバータ １８ 差動増幅器 １８ａ、１８ｂ バイポーラトランジスタ １８ｃ、１８ｄ 出力抵抗素子 １８ｅ 定電流源用Ｎｃｈトランジスタ １９ ＥｘＮＯＲ ２０ ラッチ信号生成回路 ２０ａ 遅延回路 ２０ｂ ＸＮＯＲ回路素子 ２１ インバータ ２２、２３ データ信号 ２４ 差動増幅器
Claims (6)
- 【請求項１】 ラッチすべきデータ信号を伝達するデー
タ伝送路に所定以上の信号電位が発生したことを検知す
る電位検知手段と、該電位検知手段による検知結果に応
答して所定時間ラッチ活性化信号を発生させるラッチ信
号生成手段と、前記ラッチ活性化信号に応答して前記デ
ータ伝送路からデータ信号をラッチするラッチ手段とを
有することを特徴とするラッチ回路。 - 【請求項２】 前記データ信号が一対の相補信号を構成
し、前記検知手段が該一対の相補信号を比較増幅する差
動増幅器である、請求項１に記載のラッチ回路。 - 【請求項３】 前記データ信号が単相データ信号を構成
し、前記検知手段が該単相データ信号の信号電位を基準
電位と比較増幅する差動増幅器である、請求項１に記載
のラッチ回路。 - 【請求項４】 前記検知手段バイポーラトランジスタか
ら構成される、請求項２又は３に記載のラッチ回路。 - 【請求項５】 前記検知手段がＭＯＳトランジスタから
構成される、請求項２又は３に記載のラッチ回路。 - 【請求項６】 前記ラッチ手段は、前記ラッチ活性化信
号に応答して前記データ信号をスルーさせるトランスフ
ァゲートと、該トランスファゲートからデータ信号が伝
達されるフリップフロップ部とから構成される、請求項
１乃至５のいずれか一に記載のラッチ回路。
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|---|---|---|---|
| JP8149198A JP3206737B2 (ja) | 1998-03-27 | 1998-03-27 | ラッチ回路 |
| US09/273,488 US6101122A (en) | 1998-03-27 | 1999-03-22 | Data latch circuit |
| KR1019990010637A KR19990078324A (ko) | 1998-03-27 | 1999-03-26 | 데이터래치회로 |
| EP99105134A EP0945981A3 (en) | 1998-03-27 | 1999-03-26 | Data latch circuit |
| CNB99104522XA CN1311473C (zh) | 1998-03-27 | 1999-03-29 | 数据锁存电路 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8149198A JP3206737B2 (ja) | 1998-03-27 | 1998-03-27 | ラッチ回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH11283376A true JPH11283376A (ja) | 1999-10-15 |
| JP3206737B2 JP3206737B2 (ja) | 2001-09-10 |
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ID=13747879
Family Applications (1)
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|---|---|---|---|
| JP8149198A Expired - Fee Related JP3206737B2 (ja) | 1998-03-27 | 1998-03-27 | ラッチ回路 |
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|---|---|
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| JP (1) | JP3206737B2 (ja) |
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| CN (1) | CN1311473C (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1999
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- 1999-03-26 EP EP99105134A patent/EP0945981A3/en not_active Withdrawn
- 1999-03-26 KR KR1019990010637A patent/KR19990078324A/ko not_active Application Discontinuation
- 1999-03-29 CN CNB99104522XA patent/CN1311473C/zh not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Publication date |
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| JP3206737B2 (ja) | 2001-09-10 |
| KR19990078324A (ko) | 1999-10-25 |
| EP0945981A3 (en) | 2006-07-05 |
| EP0945981A2 (en) | 1999-09-29 |
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