JPH1126584A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1126584A JPH1126584A JP19512297A JP19512297A JPH1126584A JP H1126584 A JPH1126584 A JP H1126584A JP 19512297 A JP19512297 A JP 19512297A JP 19512297 A JP19512297 A JP 19512297A JP H1126584 A JPH1126584 A JP H1126584A
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- insulating film
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Abstract
(57)【要約】
【課題】 歩留りと集積度との両方を同時に高めること
ができるトレンチ素子分離構造の半導体装置及びその製
造方法を提供する。 【解決手段】 層間絶縁膜であるＳｉＯ2 膜４４とはエ
ッチング特性の異なるＳｉＮ膜４２で少なくともトレン
チ３２の開口部における内側面を覆う。このため、接続
孔４５が素子分離領域上にまで広がっても、接続孔４５
の形成に際して、トレンチ３２に臨むＳｉ基板３１の側
面の露出を防止することができて、接続孔４５内に形成
される配線とウェル３４との間におけるリーク電流の発
生を防止することができ、また、拡散層４３の面積を縮
小することができる。
ができるトレンチ素子分離構造の半導体装置及びその製
造方法を提供する。 【解決手段】 層間絶縁膜であるＳｉＯ2 膜４４とはエ
ッチング特性の異なるＳｉＮ膜４２で少なくともトレン
チ３２の開口部における内側面を覆う。このため、接続
孔４５が素子分離領域上にまで広がっても、接続孔４５
の形成に際して、トレンチ３２に臨むＳｉ基板３１の側
面の露出を防止することができて、接続孔４５内に形成
される配線とウェル３４との間におけるリーク電流の発
生を防止することができ、また、拡散層４３の面積を縮
小することができる。
Description
【０００１】
【発明の属する技術分野】本願の発明は、トレンチ素子
分離構造を有する半導体装置及びその製造方法に関する
ものである。
分離構造を有する半導体装置及びその製造方法に関する
ものである。
【０００２】
【従来の技術】図４は、トレンチ素子分離構造を有して
おり且つソース／ドレインに対する接続孔がゲート電極
に対して自己整合的に形成されているＭＩＳトランジス
タの一従来例を示している。この一従来例のＭＩＳトラ
ンジスタでは、Ｓｉ基板１１に素子分離用のトレンチ１
２が設けられており、このトレンチ１２がＳｉＯ2 膜１
３で埋められている。
おり且つソース／ドレインに対する接続孔がゲート電極
に対して自己整合的に形成されているＭＩＳトランジス
タの一従来例を示している。この一従来例のＭＩＳトラ
ンジスタでは、Ｓｉ基板１１に素子分離用のトレンチ１
２が設けられており、このトレンチ１２がＳｉＯ2 膜１
３で埋められている。
【０００３】Ｓｉ基板１１にはウェル１４が設けられて
おり、素子活性領域の表面にはＳｉＯ2 膜１５等から成
るゲート絶縁膜が設けられている。ＳｉＯ2 膜１５、１
３等の上には多結晶Ｓｉ膜１６等から成るゲート電極が
設けられており、多結晶Ｓｉ膜１６上にはオフセット絶
縁膜としてのＳｉＮ膜１７が積層されている。
おり、素子活性領域の表面にはＳｉＯ2 膜１５等から成
るゲート絶縁膜が設けられている。ＳｉＯ2 膜１５、１
３等の上には多結晶Ｓｉ膜１６等から成るゲート電極が
設けられており、多結晶Ｓｉ膜１６上にはオフセット絶
縁膜としてのＳｉＮ膜１７が積層されている。
【０００４】多結晶Ｓｉ膜１６及びＳｉＮ膜１７の両側
の素子活性領域には低濃度の拡散層２１が設けられてお
り、多結晶Ｓｉ膜１６及びＳｉＮ膜１７の側面にはＳｉ
Ｎ膜２２から成る側壁保護膜が設けられている。ＳｉＮ
膜２２及びＳｉＯ2 膜１３に囲まれている素子活性領域
には高濃度の拡散層２３が設けられており、拡散層２
１、２３でＬＤＤ構造のソース／ドレインが構成されて
いる。
の素子活性領域には低濃度の拡散層２１が設けられてお
り、多結晶Ｓｉ膜１６及びＳｉＮ膜１７の側面にはＳｉ
Ｎ膜２２から成る側壁保護膜が設けられている。ＳｉＮ
膜２２及びＳｉＯ2 膜１３に囲まれている素子活性領域
には高濃度の拡散層２３が設けられており、拡散層２
１、２３でＬＤＤ構造のソース／ドレインが構成されて
いる。
【０００５】Ｓｉ基板１１上にはＳｉＯ2 膜２４から成
る層間絶縁膜が設けられており、ＳｉＮの除去速度がＳ
ｉＯ2 の除去速度よりも遅い条件でＳｉＯ2 膜２４がエ
ッチングされて、拡散層２３に対する接続孔２５が多結
晶Ｓｉ膜１６に対して自己整合的に形成されている。
る層間絶縁膜が設けられており、ＳｉＮの除去速度がＳ
ｉＯ2 の除去速度よりも遅い条件でＳｉＯ2 膜２４がエ
ッチングされて、拡散層２３に対する接続孔２５が多結
晶Ｓｉ膜１６に対して自己整合的に形成されている。
【０００６】つまり、接続孔２５を形成するためのリソ
グラフィにおけるマスクの合わせずれ等によって拡散層
２３に対する接続孔２５の位置がずれて、側壁保護膜で
あるＳｉＮ膜２２上やオフセット絶縁膜であるＳｉＮ膜
１７上にまで接続孔２５が広がっても、これらのＳｉＮ
膜２２、１７のエッチングが抑制されて、多結晶Ｓｉ膜
１６は露出しない。このため、接続孔２５内に形成され
る配線（図示せず）とゲート電極である多結晶Ｓｉ膜１
６との短絡が防止されている。
グラフィにおけるマスクの合わせずれ等によって拡散層
２３に対する接続孔２５の位置がずれて、側壁保護膜で
あるＳｉＮ膜２２上やオフセット絶縁膜であるＳｉＮ膜
１７上にまで接続孔２５が広がっても、これらのＳｉＮ
膜２２、１７のエッチングが抑制されて、多結晶Ｓｉ膜
１６は露出しない。このため、接続孔２５内に形成され
る配線（図示せず）とゲート電極である多結晶Ｓｉ膜１
６との短絡が防止されている。
【０００７】
【発明が解決しようとする課題】ところが、上述の様に
拡散層２３に対する接続孔２５の位置がずれて接続孔２
５がトレンチ１２上にまで広がると、トレンチ１２を埋
めているＳｉＯ2 膜１３と層間絶縁膜であるＳｉＯ2 膜
２４とでは除去速度に差がないので、接続孔２５を形成
する際のＳｉＯ2 膜２４に対するオーバエッチングによ
ってＳｉＯ2 膜１３もエッチングされて、トレンチ１２
の拡散層２３側の内側面を露出させる凹部２６がＳｉＯ
2 膜１３に形成される。
拡散層２３に対する接続孔２５の位置がずれて接続孔２
５がトレンチ１２上にまで広がると、トレンチ１２を埋
めているＳｉＯ2 膜１３と層間絶縁膜であるＳｉＯ2 膜
２４とでは除去速度に差がないので、接続孔２５を形成
する際のＳｉＯ2 膜２４に対するオーバエッチングによ
ってＳｉＯ2 膜１３もエッチングされて、トレンチ１２
の拡散層２３側の内側面を露出させる凹部２６がＳｉＯ
2 膜１３に形成される。
【０００８】そして、深い凹部２６が形成されると、拡
散層２３の側面のみならずウェル１４の側面も露出す
る。このため、拡散層２３とウェル１４とが逆バイアス
されていても、接続孔２５内に形成される配線とウェル
１４との間でリーク電流が発生するので、歩留りが低く
なる。
散層２３の側面のみならずウェル１４の側面も露出す
る。このため、拡散層２３とウェル１４とが逆バイアス
されていても、接続孔２５内に形成される配線とウェル
１４との間でリーク電流が発生するので、歩留りが低く
なる。
【０００９】そこで、従来は、拡散層２３に対する接続
孔２５の位置がずれてもトレンチ１２上にまでは接続孔
２５が広がらない様に、拡散層２３の面積を広くしてい
た。しかし、この様に拡散層２３の面積を広くすると、
ＭＩＳトランジスタの集積度を高めることができない。
孔２５の位置がずれてもトレンチ１２上にまでは接続孔
２５が広がらない様に、拡散層２３の面積を広くしてい
た。しかし、この様に拡散層２３の面積を広くすると、
ＭＩＳトランジスタの集積度を高めることができない。
【００１０】つまり、従来は、接続孔２５内に形成され
る配線とウェル１４との間におけるリーク電流の発生を
防止して歩留りを高めることと集積度を高めることとの
両方を同時には実現することができなかった。従って、
本願の発明は、歩留りと集積度との両方を同時に高める
ことができるトレンチ素子分離構造の半導体装置及びそ
の製造方法を提供することを目的としている。
る配線とウェル１４との間におけるリーク電流の発生を
防止して歩留りを高めることと集積度を高めることとの
両方を同時には実現することができなかった。従って、
本願の発明は、歩留りと集積度との両方を同時に高める
ことができるトレンチ素子分離構造の半導体装置及びそ
の製造方法を提供することを目的としている。
【００１１】
【課題を解決するための手段】請求項１に係る半導体装
置は、半導体基板に素子分離用のトレンチが設けられて
おり、前記半導体基板上に層間絶縁膜が設けられている
半導体装置において、前記層間絶縁膜とはエッチング特
性の異なる絶縁膜で少なくとも前記トレンチの開口部に
おける内側面が覆われていることを特徴としている。
置は、半導体基板に素子分離用のトレンチが設けられて
おり、前記半導体基板上に層間絶縁膜が設けられている
半導体装置において、前記層間絶縁膜とはエッチング特
性の異なる絶縁膜で少なくとも前記トレンチの開口部に
おける内側面が覆われていることを特徴としている。
【００１２】請求項１に係る半導体装置では、素子分離
用のトレンチの開口部における内側面を覆っている絶縁
膜と層間絶縁膜とでエッチング特性が互いに異なるの
で、半導体基板に対する接続孔を層間絶縁膜に形成する
際に、絶縁膜の除去速度が層間絶縁膜の除去速度よりも
遅い条件のエッチングを行えば、接続孔の位置がずれて
接続孔が素子分離領域上にまで広がっても、トレンチに
臨む半導体基板の側面の露出を防止することができる。
用のトレンチの開口部における内側面を覆っている絶縁
膜と層間絶縁膜とでエッチング特性が互いに異なるの
で、半導体基板に対する接続孔を層間絶縁膜に形成する
際に、絶縁膜の除去速度が層間絶縁膜の除去速度よりも
遅い条件のエッチングを行えば、接続孔の位置がずれて
接続孔が素子分離領域上にまで広がっても、トレンチに
臨む半導体基板の側面の露出を防止することができる。
【００１３】請求項２に係る半導体装置は、前記絶縁膜
と同一層の絶縁膜から成る側壁保護膜が前記半導体基板
上の配線の側面に設けられていることを特徴としてい
る。
と同一層の絶縁膜から成る側壁保護膜が前記半導体基板
上の配線の側面に設けられていることを特徴としてい
る。
【００１４】請求項２に係る半導体装置では、層間絶縁
膜とはエッチング特性の異なる絶縁膜から成る側壁保護
膜が配線の側面に設けられているので、絶縁膜の除去速
度が層間絶縁膜の除去速度よりも遅い条件のエッチング
を行えば、配線に対して自己整合的に接続孔を形成する
ことができる。
膜とはエッチング特性の異なる絶縁膜から成る側壁保護
膜が配線の側面に設けられているので、絶縁膜の除去速
度が層間絶縁膜の除去速度よりも遅い条件のエッチング
を行えば、配線に対して自己整合的に接続孔を形成する
ことができる。
【００１５】しかも、素子分離用のトレンチの開口部に
おける内側面を覆っている絶縁膜と配線の側壁保護膜に
なっている絶縁膜とが同一層であるので、これらの絶縁
膜を同時に形成及び加工することができる。このため、
トレンチの開口部を半導体基板の表面よりも低くするた
めの工程を追加するだけで、接続孔を配線に対して自己
整合的に形成することとトレンチに臨む半導体基板の側
面の露出を防止することとの両方を実現することができ
る。
おける内側面を覆っている絶縁膜と配線の側壁保護膜に
なっている絶縁膜とが同一層であるので、これらの絶縁
膜を同時に形成及び加工することができる。このため、
トレンチの開口部を半導体基板の表面よりも低くするた
めの工程を追加するだけで、接続孔を配線に対して自己
整合的に形成することとトレンチに臨む半導体基板の側
面の露出を防止することとの両方を実現することができ
る。
【００１６】請求項３に係る半導体装置の製造方法は、
半導体基板に素子分離用のトレンチが設けられており、
前記半導体基板上とこの半導体基板上の配線上とに層間
絶縁膜が設けられている半導体装置の製造方法におい
て、開口部が前記半導体基板の表面よりも低い前記トレ
ンチを形成する工程と、前記層間絶縁膜とはエッチング
特性の異なる絶縁膜で前記配線及び前記トレンチを覆う
工程と、前記絶縁膜を異方的にエッチングして、前記絶
縁膜から成る側壁保護膜を前記配線の側面に形成すると
共に前記トレンチのうちで少なくとも前記開口部の内側
面を覆う前記絶縁膜を残す工程とを具備することを特徴
としている。
半導体基板に素子分離用のトレンチが設けられており、
前記半導体基板上とこの半導体基板上の配線上とに層間
絶縁膜が設けられている半導体装置の製造方法におい
て、開口部が前記半導体基板の表面よりも低い前記トレ
ンチを形成する工程と、前記層間絶縁膜とはエッチング
特性の異なる絶縁膜で前記配線及び前記トレンチを覆う
工程と、前記絶縁膜を異方的にエッチングして、前記絶
縁膜から成る側壁保護膜を前記配線の側面に形成すると
共に前記トレンチのうちで少なくとも前記開口部の内側
面を覆う前記絶縁膜を残す工程とを具備することを特徴
としている。
【００１７】請求項３に係る半導体装置の製造方法で
は、層間絶縁膜とはエッチング特性の異なる絶縁膜から
成る側壁保護膜を配線の側面に形成するので、半導体基
板に対する接続孔を層間絶縁膜に形成する際に、絶縁膜
の除去速度が層間絶縁膜の除去速度よりも遅い条件のエ
ッチングを行えば、配線に対して自己整合的に接続孔を
形成することができる。
は、層間絶縁膜とはエッチング特性の異なる絶縁膜から
成る側壁保護膜を配線の側面に形成するので、半導体基
板に対する接続孔を層間絶縁膜に形成する際に、絶縁膜
の除去速度が層間絶縁膜の除去速度よりも遅い条件のエ
ッチングを行えば、配線に対して自己整合的に接続孔を
形成することができる。
【００１８】また、層間絶縁膜とはエッチング特性の異
なる絶縁膜で素子分離用のトレンチの開口部における内
側面を覆うので、半導体基板に対する接続孔を層間絶縁
膜に形成する際に、絶縁膜の除去速度が層間絶縁膜の除
去速度よりも遅い条件のエッチングを行えば、接続孔の
位置がずれて接続孔が素子分離領域上にまで広がって
も、トレンチに臨む半導体基板の側面の露出を防止する
ことができる。
なる絶縁膜で素子分離用のトレンチの開口部における内
側面を覆うので、半導体基板に対する接続孔を層間絶縁
膜に形成する際に、絶縁膜の除去速度が層間絶縁膜の除
去速度よりも遅い条件のエッチングを行えば、接続孔の
位置がずれて接続孔が素子分離領域上にまで広がって
も、トレンチに臨む半導体基板の側面の露出を防止する
ことができる。
【００１９】しかも、同一層の絶縁膜を同時にエッチン
グすることによって、配線の側壁保護膜にする絶縁膜と
素子分離用のトレンチの開口部における内側面を覆う絶
縁膜とを形成するので、開口部が半導体基板の表面より
も低いトレンチを形成するだけで、接続孔を配線に対し
て自己整合的に形成することとトレンチに臨む半導体基
板の側面の露出を防止することとの両方を実現すること
ができる。
グすることによって、配線の側壁保護膜にする絶縁膜と
素子分離用のトレンチの開口部における内側面を覆う絶
縁膜とを形成するので、開口部が半導体基板の表面より
も低いトレンチを形成するだけで、接続孔を配線に対し
て自己整合的に形成することとトレンチに臨む半導体基
板の側面の露出を防止することとの両方を実現すること
ができる。
【００２０】
【発明の実施の形態】以下、トレンチ素子分離構造を有
しており且つソース／ドレインに対する接続孔がゲート
電極に対して自己整合的に形成されているＭＩＳトラン
ジスタ及びその製造方法に適用した本願の発明の一実施
形態を、図１〜３を参照しながら説明する。
しており且つソース／ドレインに対する接続孔がゲート
電極に対して自己整合的に形成されているＭＩＳトラン
ジスタ及びその製造方法に適用した本願の発明の一実施
形態を、図１〜３を参照しながら説明する。
【００２１】本実施形態のＭＩＳトランジスタを製造す
るためには、図２（ａ）に示す様に、Ｓｉ基板３１上に
ＳｉＮ膜（図示せず）を形成し、このＳｉＮ膜を貫通す
る素子分離用のトレンチ３２をＳｉ基板３１に形成す
る。そして、トレンチ３２内を含むＳｉ基板３１上の全
面にＳｉＯ2 膜３３を堆積させ、ＳｉＮ膜をストッパに
した化学的機械的研磨でＳｉＯ2 膜３３をトレンチ３２
内にのみ残す。
るためには、図２（ａ）に示す様に、Ｓｉ基板３１上に
ＳｉＮ膜（図示せず）を形成し、このＳｉＮ膜を貫通す
る素子分離用のトレンチ３２をＳｉ基板３１に形成す
る。そして、トレンチ３２内を含むＳｉ基板３１上の全
面にＳｉＯ2 膜３３を堆積させ、ＳｉＮ膜をストッパに
した化学的機械的研磨でＳｉＯ2 膜３３をトレンチ３２
内にのみ残す。
【００２２】その後、ＳｉＮ膜を除去し、Ｓｉ基板３１
にウェル３４を形成した後、ゲート絶縁膜としてのＳｉ
Ｏ2 膜３５等を素子活性領域の表面に形成する。そし
て、多結晶Ｓｉ膜３６とオフセット絶縁膜としてのＳｉ
Ｎ膜３７とをＳｉＯ2 膜３５、３３上に順次に堆積さ
せ、ゲート電極のパターンのレジスト３８をマスクにし
てＳｉＮ膜３７及び多結晶Ｓｉ膜３６をエッチングす
る。
にウェル３４を形成した後、ゲート絶縁膜としてのＳｉ
Ｏ2 膜３５等を素子活性領域の表面に形成する。そし
て、多結晶Ｓｉ膜３６とオフセット絶縁膜としてのＳｉ
Ｎ膜３７とをＳｉＯ2 膜３５、３３上に順次に堆積さ
せ、ゲート電極のパターンのレジスト３８をマスクにし
てＳｉＮ膜３７及び多結晶Ｓｉ膜３６をエッチングす
る。
【００２３】次に、図２（ｂ）に示す様に、レジスト３
８を残したままＲＩＥでＳｉＯ2 膜３３、３５を異方的
にエッチングして、トレンチ３２内のＳｉＯ2 膜３３の
表面をＳｉ基板３１の表面よりも低くする。
８を残したままＲＩＥでＳｉＯ2 膜３３、３５を異方的
にエッチングして、トレンチ３２内のＳｉＯ2 膜３３の
表面をＳｉ基板３１の表面よりも低くする。
【００２４】次に、図２（ｃ）に示す様に、レジスト３
８を除去し、ＳｉＮ膜３７及びＳｉＯ2 膜３３をマスク
にした不純物のイオン注入を行って、多結晶Ｓｉ膜３６
及びＳｉＮ膜３７の両側の素子活性領域にＬＤＤ構造の
ソース／ドレイン用の低濃度の拡散層４１を形成する。
そして、トレンチ３２内を含むＳｉ基板３１上の全面に
ＳｉＮ膜４２をＣＶＤ法で堆積させる。
８を除去し、ＳｉＮ膜３７及びＳｉＯ2 膜３３をマスク
にした不純物のイオン注入を行って、多結晶Ｓｉ膜３６
及びＳｉＮ膜３７の両側の素子活性領域にＬＤＤ構造の
ソース／ドレイン用の低濃度の拡散層４１を形成する。
そして、トレンチ３２内を含むＳｉ基板３１上の全面に
ＳｉＮ膜４２をＣＶＤ法で堆積させる。
【００２５】次に、図３（ａ）に示す様に、ＲＩＥでＳ
ｉＮ膜４２の全面を異方的にエッチングして、多結晶Ｓ
ｉ膜３６及びＳｉＮ膜３７の側面にＳｉＮ膜４２から成
る側壁保護膜を形成すると同時に、ＳｉＯ2 膜３３より
も上部のトレンチ３２をＳｉＮ膜４２から成る側壁保護
膜で埋める。つまり、トレンチ３２の内部はＳｉＯ2膜
３３で埋め、ＳｉＯ2 膜３３よりも上部のトレンチ３２
の開口部はＳｉＮ膜４２で埋める。
ｉＮ膜４２の全面を異方的にエッチングして、多結晶Ｓ
ｉ膜３６及びＳｉＮ膜３７の側面にＳｉＮ膜４２から成
る側壁保護膜を形成すると同時に、ＳｉＯ2 膜３３より
も上部のトレンチ３２をＳｉＮ膜４２から成る側壁保護
膜で埋める。つまり、トレンチ３２の内部はＳｉＯ2膜
３３で埋め、ＳｉＯ2 膜３３よりも上部のトレンチ３２
の開口部はＳｉＮ膜４２で埋める。
【００２６】次に、図３（ｂ）に示す様に、ＳｉＮ膜３
７、４２をマスクにした不純物のイオン注入を行って、
ＳｉＮ膜４２に囲まれている素子活性領域にＬＤＤ構造
のソース／ドレイン用の高濃度の拡散層４３を形成す
る。そして、図３（ｃ）に示す様に、ＣＶＤ法でＳｉ基
板３１上にＳｉＯ2 膜４４を堆積させて、層間絶縁膜を
形成する。
７、４２をマスクにした不純物のイオン注入を行って、
ＳｉＮ膜４２に囲まれている素子活性領域にＬＤＤ構造
のソース／ドレイン用の高濃度の拡散層４３を形成す
る。そして、図３（ｃ）に示す様に、ＣＶＤ法でＳｉ基
板３１上にＳｉＯ2 膜４４を堆積させて、層間絶縁膜を
形成する。
【００２７】次に、拡散層４３に対する接続孔のパター
ンの開口を有するレジスト（図示せず）をリソグラフィ
でＳｉＯ2 膜４４上に形成し、このレジストをマスクに
して、図１に示す様に、下記の条件のＲＩＥでＳｉＯ2
膜４４を異方的にエッチングして接続孔４５を形成す
る。
ンの開口を有するレジスト（図示せず）をリソグラフィ
でＳｉＯ2 膜４４上に形成し、このレジストをマスクに
して、図１に示す様に、下記の条件のＲＩＥでＳｉＯ2
膜４４を異方的にエッチングして接続孔４５を形成す
る。
【００２８】接続孔を形成するためのＲＩＥの条件 ガス：Ｃ4 Ｆ8 ／ＣＯ／Ａｒ＝１０／２００／２００ｓ
ｃｃｍ 圧力：５Ｐａ 高周波電力：１６００Ｗ
ｃｃｍ 圧力：５Ｐａ 高周波電力：１６００Ｗ
【００２９】上記のＲＩＥの条件ではＳｉＮの除去速度
がＳｉＯ2 の除去速度よりも遅いので、拡散層４３に対
する接続孔４５が多結晶Ｓｉ膜３６及び素子分離領域の
両方に対して自己整合的に形成される。つまり、接続孔
４５の位置がずれて、多結晶Ｓｉ膜３６や素子分離領域
上にまで接続孔４５が広がっても、ＳｉＮ膜３７、４２
のエッチングが抑制されて、多結晶Ｓｉ膜３６のみなら
ずＳｉＯ2 膜３３も露出しない。
がＳｉＯ2 の除去速度よりも遅いので、拡散層４３に対
する接続孔４５が多結晶Ｓｉ膜３６及び素子分離領域の
両方に対して自己整合的に形成される。つまり、接続孔
４５の位置がずれて、多結晶Ｓｉ膜３６や素子分離領域
上にまで接続孔４５が広がっても、ＳｉＮ膜３７、４２
のエッチングが抑制されて、多結晶Ｓｉ膜３６のみなら
ずＳｉＯ2 膜３３も露出しない。
【００３０】このため、図４に示した一従来例の様には
トレンチ３２の拡散層４３側の内側面を露出させる凹部
がトレンチ３２内のＳｉＮ膜４２に形成されず、接続孔
４５内に形成される配線（図示せず）とウェル３４との
短絡が防止される。
トレンチ３２の拡散層４３側の内側面を露出させる凹部
がトレンチ３２内のＳｉＮ膜４２に形成されず、接続孔
４５内に形成される配線（図示せず）とウェル３４との
短絡が防止される。
【００３１】ところで、以上の実施形態では、ＳｉＮ膜
３７及び多結晶Ｓｉ膜３６をゲート電極のパターンにエ
ッチングした後で且つ低濃度の拡散層４１を形成する前
に、トレンチ３２内のＳｉＯ2 膜３３をエッチングして
いるが、ＳｉＯ2 膜３３のエッチングは、ＳｉＮ膜３７
及び多結晶Ｓｉ膜３６をゲート電極のパターンにエッチ
ングした後で且つＳｉＮ膜４２の堆積前であればいつで
もよく、例えば、低濃度の拡散層４１を形成した後に行
ってもよい。
３７及び多結晶Ｓｉ膜３６をゲート電極のパターンにエ
ッチングした後で且つ低濃度の拡散層４１を形成する前
に、トレンチ３２内のＳｉＯ2 膜３３をエッチングして
いるが、ＳｉＯ2 膜３３のエッチングは、ＳｉＮ膜３７
及び多結晶Ｓｉ膜３６をゲート電極のパターンにエッチ
ングした後で且つＳｉＮ膜４２の堆積前であればいつで
もよく、例えば、低濃度の拡散層４１を形成した後に行
ってもよい。
【００３２】なお、ＳｉＮ膜３７及び多結晶Ｓｉ膜３６
をゲート電極のパターンにエッチングした後にトレンチ
３２内のＳｉＯ2 膜３３をエッチングするのは、トレン
チ３２内のＳｉＯ2 膜３３をエッチングした後に多結晶
Ｓｉ膜３６等の堆積及びエッチングを行うと、トレンチ
３２と素子活性領域との境界部で多結晶Ｓｉ膜３６に段
差部が形成され、この段差部において電界集中が生じ
て、狭チャネル効果等による特性の異常が生じるからで
ある。
をゲート電極のパターンにエッチングした後にトレンチ
３２内のＳｉＯ2 膜３３をエッチングするのは、トレン
チ３２内のＳｉＯ2 膜３３をエッチングした後に多結晶
Ｓｉ膜３６等の堆積及びエッチングを行うと、トレンチ
３２と素子活性領域との境界部で多結晶Ｓｉ膜３６に段
差部が形成され、この段差部において電界集中が生じ
て、狭チャネル効果等による特性の異常が生じるからで
ある。
【００３３】また、以上の実施形態では、トレンチ３２
の内部をＳｉＯ2 膜３３で埋め、ＳｉＯ2 膜３３よりも
上部のトレンチ３２の開口部のみをＳｉＮ膜４２で埋め
ているが、トレンチ３２の全体をＳｉＮ膜４２で埋めて
もよく、また、ＣＶＤ法や熱酸化法等でトレンチ３２の
内面に絶縁膜を形成した後に多結晶Ｓｉ膜等の導電膜や
絶縁膜でトレンチ３２を埋めてもよい。
の内部をＳｉＯ2 膜３３で埋め、ＳｉＯ2 膜３３よりも
上部のトレンチ３２の開口部のみをＳｉＮ膜４２で埋め
ているが、トレンチ３２の全体をＳｉＮ膜４２で埋めて
もよく、また、ＣＶＤ法や熱酸化法等でトレンチ３２の
内面に絶縁膜を形成した後に多結晶Ｓｉ膜等の導電膜や
絶縁膜でトレンチ３２を埋めてもよい。
【００３４】更に、以上の実施形態では、トレンチ３２
の開口部をＳｉＮ膜４２で埋めているが、必ずしもトレ
ンチ３２の開口部の全面がＳｉＮ膜４２で埋められてい
る必要はなく、少なくともトレンチ３２の開口部におけ
る内側面が、ＳｉＮ膜４２から成る側壁保護膜で覆われ
ていればよい。また、以上の実施形態は、ＭＩＳトラン
ジスタ及びその製造方法に本願の発明を適用したもので
あるが、本願の発明はＭＩＳトランジスタ以外の半導体
装置及びその製造方法にも適用することができる。
の開口部をＳｉＮ膜４２で埋めているが、必ずしもトレ
ンチ３２の開口部の全面がＳｉＮ膜４２で埋められてい
る必要はなく、少なくともトレンチ３２の開口部におけ
る内側面が、ＳｉＮ膜４２から成る側壁保護膜で覆われ
ていればよい。また、以上の実施形態は、ＭＩＳトラン
ジスタ及びその製造方法に本願の発明を適用したもので
あるが、本願の発明はＭＩＳトランジスタ以外の半導体
装置及びその製造方法にも適用することができる。
【００３５】
【発明の効果】請求項１に係る半導体装置では、半導体
基板に対する接続孔の位置がずれて接続孔が素子分離領
域上にまで広がっても、素子分離用のトレンチに臨む半
導体基板の側面の露出を防止することができるので、接
続孔内に形成される配線と半導体基板との間におけるリ
ーク電流の発生を防止することができて、歩留りを高め
ることができる。
基板に対する接続孔の位置がずれて接続孔が素子分離領
域上にまで広がっても、素子分離用のトレンチに臨む半
導体基板の側面の露出を防止することができるので、接
続孔内に形成される配線と半導体基板との間におけるリ
ーク電流の発生を防止することができて、歩留りを高め
ることができる。
【００３６】また、この様に、半導体基板に対する接続
孔が素子分離領域上にまで広がっても、接続孔内に形成
される配線と半導体基板との間におけるリーク電流の発
生を防止することができるので、接続孔内に形成される
配線と接続されるべき半導体基板の領域を縮小すること
ができて、集積度を高めることができる。
孔が素子分離領域上にまで広がっても、接続孔内に形成
される配線と半導体基板との間におけるリーク電流の発
生を防止することができるので、接続孔内に形成される
配線と接続されるべき半導体基板の領域を縮小すること
ができて、集積度を高めることができる。
【００３７】請求項２に係る半導体装置では、トレンチ
の開口部を半導体基板の表面よりも低くするための工程
を追加するだけで、接続孔を配線に対して自己整合的に
形成することとトレンチに臨む半導体基板の側面の露出
を防止することとの両方を実現することができるので、
製造コストの増大を抑制しつつ歩留りの向上と集積度の
更なる向上とを達成することができる。
の開口部を半導体基板の表面よりも低くするための工程
を追加するだけで、接続孔を配線に対して自己整合的に
形成することとトレンチに臨む半導体基板の側面の露出
を防止することとの両方を実現することができるので、
製造コストの増大を抑制しつつ歩留りの向上と集積度の
更なる向上とを達成することができる。
【００３８】請求項３に係る半導体装置の製造方法で
は、開口部が半導体基板の表面よりも低いトレンチを形
成するだけで、接続孔を配線に対して自己整合的に形成
することとトレンチに臨む半導体基板の側面の露出を防
止することとの両方を実現することができるので、製造
コストの増大を抑制しつつ集積度及び歩留りの高い半導
体装置を製造することができる。
は、開口部が半導体基板の表面よりも低いトレンチを形
成するだけで、接続孔を配線に対して自己整合的に形成
することとトレンチに臨む半導体基板の側面の露出を防
止することとの両方を実現することができるので、製造
コストの増大を抑制しつつ集積度及び歩留りの高い半導
体装置を製造することができる。
【図１】本願の発明の一実施形態としてのＭＩＳトラン
ジスタの側断面図である。
ジスタの側断面図である。
【図２】一実施形態としてのＭＩＳトランジスタの製造
方法の前半を工程順に示す側断面図である。
方法の前半を工程順に示す側断面図である。
【図３】一実施形態としてのＭＩＳトランジスタの製造
方法の後半を工程順に示す側断面図である。
方法の後半を工程順に示す側断面図である。
【図４】本願の発明の一従来例としてのＭＩＳトランジ
スタの側断面図である。
スタの側断面図である。
３１…Ｓｉ基板（半導体基板）、３２…トレンチ、３６
…多結晶Ｓｉ膜（配線）、４２…ＳｉＮ膜（絶縁膜）、
４４…ＳｉＯ2 膜（層間絶縁膜）
…多結晶Ｓｉ膜（配線）、４２…ＳｉＮ膜（絶縁膜）、
４４…ＳｉＯ2 膜（層間絶縁膜）
Claims (3)
- 【請求項１】 半導体基板に素子分離用のトレンチが設
けられており、前記半導体基板上に層間絶縁膜が設けら
れている半導体装置において、 前記層間絶縁膜とはエッチング特性の異なる絶縁膜で少
なくとも前記トレンチの開口部における内側面が覆われ
ていることを特徴とする半導体装置。 - 【請求項２】 前記絶縁膜と同一層の絶縁膜から成る側
壁保護膜が前記半導体基板上の配線の側面に設けられて
いることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 半導体基板に素子分離用のトレンチが設
けられており、前記半導体基板上とこの半導体基板上の
配線上とに層間絶縁膜が設けられている半導体装置の製
造方法において、 開口部が前記半導体基板の表面よりも低い前記トレンチ
を形成する工程と、 前記層間絶縁膜とはエッチング特性の異なる絶縁膜で前
記配線及び前記トレンチを覆う工程と、 前記絶縁膜を異方的にエッチングして、前記絶縁膜から
成る側壁保護膜を前記配線の側面に形成すると共に前記
トレンチのうちで少なくとも前記開口部の内側面を覆う
前記絶縁膜を残す工程とを具備することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19512297A JPH1126584A (ja) | 1997-07-04 | 1997-07-04 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19512297A JPH1126584A (ja) | 1997-07-04 | 1997-07-04 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1126584A true JPH1126584A (ja) | 1999-01-29 |
Family
ID=16335865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19512297A Pending JPH1126584A (ja) | 1997-07-04 | 1997-07-04 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1126584A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010232677A (ja) * | 2010-06-18 | 2010-10-14 | Renesas Electronics Corp | 半導体装置の製造方法 |
| JP2012028789A (ja) * | 2011-08-15 | 2012-02-09 | Renesas Electronics Corp | 半導体装置 |
| US9322939B2 (en) | 2009-09-08 | 2016-04-26 | Koninklijke Philips N.V. | Imaging measurement system with a printed photodetector array |
| JP2020524907A (ja) * | 2017-06-22 | 2020-08-20 | 東京エレクトロン株式会社 | 埋め込み型電力レール |
-
1997
- 1997-07-04 JP JP19512297A patent/JPH1126584A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9322939B2 (en) | 2009-09-08 | 2016-04-26 | Koninklijke Philips N.V. | Imaging measurement system with a printed photodetector array |
| JP2010232677A (ja) * | 2010-06-18 | 2010-10-14 | Renesas Electronics Corp | 半導体装置の製造方法 |
| JP2012028789A (ja) * | 2011-08-15 | 2012-02-09 | Renesas Electronics Corp | 半導体装置 |
| JP2020524907A (ja) * | 2017-06-22 | 2020-08-20 | 東京エレクトロン株式会社 | 埋め込み型電力レール |
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