JPH11259383A - Ｒａｓ情報取得回路及びそれを備えた情報処理システム - Google Patents
Ｒａｓ情報取得回路及びそれを備えた情報処理システムInfo
- Publication number
- JPH11259383A JPH11259383A JP10061461A JP6146198A JPH11259383A JP H11259383 A JPH11259383 A JP H11259383A JP 10061461 A JP10061461 A JP 10061461A JP 6146198 A JP6146198 A JP 6146198A JP H11259383 A JPH11259383 A JP H11259383A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- ras
- information
- information acquisition
- ras information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/3065—Monitoring arrangements determined by the means or processing involved in reporting the monitored data
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/3055—Monitoring arrangements for monitoring the status of the computing system or of the computing system component, e.g. monitoring if the computing system is on, off, available, not available
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computing Systems (AREA)
- Debugging And Monitoring (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【課題】 複数のバス間に接続され、それら複数のバス
間にて情報の授受を行わせるバスブリッジを備えてなる
情報処理システムにおいて、システムの異常動作の原因
究明、ひいてはシステムの障害復旧が容易に行えるＲＡ
Ｓ情報取得回路を提供する。 【解決手段】 バスブリッジ３外部に設けられた複数の
バス１，２とは独立して動作するＲＡＳ情報取得バス４
を介して外部から伝達されてくるコマンドに応じてバス
ブリッジ３内のＲＡＳ情報及びバスブリッジ３に接続さ
れたバス上のプロセッサ又はＩ／ＯデバイスのＲＡＳ情
報を取得する情報取得手段３４ａと、この情報取得手段
で取得されたＲＡＳ情報をＲＡＳ情報取得バス４を介し
て外部に送出する情報送出手段３４ｂとを設ける。
間にて情報の授受を行わせるバスブリッジを備えてなる
情報処理システムにおいて、システムの異常動作の原因
究明、ひいてはシステムの障害復旧が容易に行えるＲＡ
Ｓ情報取得回路を提供する。 【解決手段】 バスブリッジ３外部に設けられた複数の
バス１，２とは独立して動作するＲＡＳ情報取得バス４
を介して外部から伝達されてくるコマンドに応じてバス
ブリッジ３内のＲＡＳ情報及びバスブリッジ３に接続さ
れたバス上のプロセッサ又はＩ／ＯデバイスのＲＡＳ情
報を取得する情報取得手段３４ａと、この情報取得手段
で取得されたＲＡＳ情報をＲＡＳ情報取得バス４を介し
て外部に送出する情報送出手段３４ｂとを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、１次バスと２次バ
ス間、例えばサーバシステムにおけるホストバスとＰＣ
Ｉバス間、あるいはプロセッサバスとＩ／Ｏバス間等の
ような複数のバス間に接続され、それら複数のバス間に
て情報の授受を行わせるバスブリッジを備えてなる情報
処理システムにおける障害復旧に有用なＲＡＳ情報取得
回路及びそれを備えた情報処理システムに関するもので
ある。
ス間、例えばサーバシステムにおけるホストバスとＰＣ
Ｉバス間、あるいはプロセッサバスとＩ／Ｏバス間等の
ような複数のバス間に接続され、それら複数のバス間に
て情報の授受を行わせるバスブリッジを備えてなる情報
処理システムにおける障害復旧に有用なＲＡＳ情報取得
回路及びそれを備えた情報処理システムに関するもので
ある。
【０００２】
【従来の技術】サーバシステムにおけるホストバスとＰ
ＣＩバス間にて情報の授受を行わせるバスブリッジを備
えてなる従来の情報処理システムの要部を図４を参照し
て説明する。この図４において、１はホストバス、２は
近年、パーソナルコンピュータにおいて多用されている
ＰＣＩバスである。３はバスブリッジで、ホストバス１
とＰＣＩバス２との間に接続され、両バス１，２間にて
情報の授受を行わせる。このバスブリッジ３は、ホスト
バス１を制御するホストバス制御回路３１、ＰＣＩバス
２を制御するＰＣＩバス制御回路３２、ホストバス・Ｐ
ＣＩバスＩ／Ｆ制御回路３３から構成される。
ＣＩバス間にて情報の授受を行わせるバスブリッジを備
えてなる従来の情報処理システムの要部を図４を参照し
て説明する。この図４において、１はホストバス、２は
近年、パーソナルコンピュータにおいて多用されている
ＰＣＩバスである。３はバスブリッジで、ホストバス１
とＰＣＩバス２との間に接続され、両バス１，２間にて
情報の授受を行わせる。このバスブリッジ３は、ホスト
バス１を制御するホストバス制御回路３１、ＰＣＩバス
２を制御するＰＣＩバス制御回路３２、ホストバス・Ｐ
ＣＩバスＩ／Ｆ制御回路３３から構成される。
【０００３】また、ｓ１１はホストバス１からのデータ
転送開始要求をホストバス・ＰＣＩバスＩ／Ｆ制御回路
３３に伝達する転送開始要求信号、ｓ１２はデータ転送
が終了したことを示す転送終了信号、ｓ１３はデータ転
送先を示す転送アドレス信号、ｓ１４は転送データであ
る。更に、信号ｓ２１はＰＣＩバス２からのデータ転送
開始要求をホストバス・ＰＣＩバスＩ／Ｆ制御回路３３
に伝達する転送開始要求信号、ｓ２２はデータ転送が終
了したことを示す転送終了信号、ｓ２３はデータ転送先
を示す転送アドレス信号、ｓ２４は転送データである。
転送開始要求をホストバス・ＰＣＩバスＩ／Ｆ制御回路
３３に伝達する転送開始要求信号、ｓ１２はデータ転送
が終了したことを示す転送終了信号、ｓ１３はデータ転
送先を示す転送アドレス信号、ｓ１４は転送データであ
る。更に、信号ｓ２１はＰＣＩバス２からのデータ転送
開始要求をホストバス・ＰＣＩバスＩ／Ｆ制御回路３３
に伝達する転送開始要求信号、ｓ２２はデータ転送が終
了したことを示す転送終了信号、ｓ２３はデータ転送先
を示す転送アドレス信号、ｓ２４は転送データである。
【０００４】このような情報処理システムにおいて、ホ
ストバス１側からの、ＰＣＩバス２上のあるアドレスの
データのリードは次のように行われる。まず、ホストバ
ス１からの要求により、ホストバス制御回路３１が、転
送開始要求信号ｓ１を有効にしホストバス・ＰＣＩバス
Ｉ／Ｆ制御回路３３に対して信号ｓ３が示すアドレスに
対するデータ転送の開始を要求する。この要求は、ホス
トバス・ＰＣＩバスＩ／Ｆ制御回路３３で受け付けられ
た後、ＰＣＩバス２に対して実行される。ＰＣＩバス２
におけるデータ転送が終了すると、ホストバス・ＰＣＩ
バスＩ／Ｆ制御回路３３は、ホストバス制御回路３１に
対して転送終了信号ｓ２を送出し、データ転送を終了す
る。
ストバス１側からの、ＰＣＩバス２上のあるアドレスの
データのリードは次のように行われる。まず、ホストバ
ス１からの要求により、ホストバス制御回路３１が、転
送開始要求信号ｓ１を有効にしホストバス・ＰＣＩバス
Ｉ／Ｆ制御回路３３に対して信号ｓ３が示すアドレスに
対するデータ転送の開始を要求する。この要求は、ホス
トバス・ＰＣＩバスＩ／Ｆ制御回路３３で受け付けられ
た後、ＰＣＩバス２に対して実行される。ＰＣＩバス２
におけるデータ転送が終了すると、ホストバス・ＰＣＩ
バスＩ／Ｆ制御回路３３は、ホストバス制御回路３１に
対して転送終了信号ｓ２を送出し、データ転送を終了す
る。
【０００５】一方、ＰＣＩバス２側からのホストバス１
側に対してのデータ転送要求は、次のように行われる。
すなわち、ＰＣＩバス２からの要求により、ＰＣＩバス
制御回路３２が、転送開始要求信号ｓ５を有効にしホス
トバス・ＰＣＩバスＩ／Ｆ制御回路３３に対して信号ｓ
７が示すアドレスに対するデータ転送の開始を要求す
る。この要求は、ホストバス・ＰＣＩバスＩ／Ｆ制御回
路３３で受け付けられた後、ホストバス１に対して実行
される。ホストバス１におけるデータ転送が終了する
と、ホストバス・ＰＣＩバスＩ／Ｆ制御回路３３は、Ｐ
ＣＩバス制御回路３２に対して転送終了信号ｓ６を送出
し、データ転送を終了する。
側に対してのデータ転送要求は、次のように行われる。
すなわち、ＰＣＩバス２からの要求により、ＰＣＩバス
制御回路３２が、転送開始要求信号ｓ５を有効にしホス
トバス・ＰＣＩバスＩ／Ｆ制御回路３３に対して信号ｓ
７が示すアドレスに対するデータ転送の開始を要求す
る。この要求は、ホストバス・ＰＣＩバスＩ／Ｆ制御回
路３３で受け付けられた後、ホストバス１に対して実行
される。ホストバス１におけるデータ転送が終了する
と、ホストバス・ＰＣＩバスＩ／Ｆ制御回路３３は、Ｐ
ＣＩバス制御回路３２に対して転送終了信号ｓ６を送出
し、データ転送を終了する。
【０００６】
【発明が解決しようとする課題】上述したように従来の
情報処理システムにおいては、そのバスブリッジ３は１
次バスと２次バス間、ここではホストバス１とＰＣＩバ
ス２間にて情報の授受を行わせるバスブリッジ機能のみ
をもつものであった。このため、バスブリッジ３内のＲ
ＡＳ情報やバスブリッジ３に接続された２次バスである
ＰＣＩバス２上のＩ／Ｏデバイス等のＲＡＳ情報を取得
するには、システム中のプロセッサが現在実行中のプロ
グラムを中断し、ＲＡＳ情報取得用のプログラムを実行
しなければならず、ＲＡＳ情報を容易に取得することが
できなかった。また、上記プロセッサが実行しているプ
ログラムが無限ループに陥っている場合や、プロセッサ
バスがハングアップ等の動作不能状態に陥っている場合
には、プロセッサは上記ＲＡＳ情報取得用プログラムの
実行をすることができないため、ＲＡＳ情報の取得自体
ができなかった。
情報処理システムにおいては、そのバスブリッジ３は１
次バスと２次バス間、ここではホストバス１とＰＣＩバ
ス２間にて情報の授受を行わせるバスブリッジ機能のみ
をもつものであった。このため、バスブリッジ３内のＲ
ＡＳ情報やバスブリッジ３に接続された２次バスである
ＰＣＩバス２上のＩ／Ｏデバイス等のＲＡＳ情報を取得
するには、システム中のプロセッサが現在実行中のプロ
グラムを中断し、ＲＡＳ情報取得用のプログラムを実行
しなければならず、ＲＡＳ情報を容易に取得することが
できなかった。また、上記プロセッサが実行しているプ
ログラムが無限ループに陥っている場合や、プロセッサ
バスがハングアップ等の動作不能状態に陥っている場合
には、プロセッサは上記ＲＡＳ情報取得用プログラムの
実行をすることができないため、ＲＡＳ情報の取得自体
ができなかった。
【０００７】ＲＡＳ情報は、システムの異常動作の原因
究明を容易に行うために有用な情報であり、上述したよ
うにＲＡＳ情報が容易に取得することができなかった
り、全く取得することができないことはシステムの障害
復旧に手間取ることを意味し、従来、この点の改善が要
望されていた。
究明を容易に行うために有用な情報であり、上述したよ
うにＲＡＳ情報が容易に取得することができなかった
り、全く取得することができないことはシステムの障害
復旧に手間取ることを意味し、従来、この点の改善が要
望されていた。
【０００８】本発明は、上記のような要望に鑑みなされ
たもので、システムの異常動作の原因究明、ひいてはシ
ステムの障害復旧が容易に行えるＲＡＳ情報取得回路及
びそれを備えた情報処理システムを提供することを目的
とする。
たもので、システムの異常動作の原因究明、ひいてはシ
ステムの障害復旧が容易に行えるＲＡＳ情報取得回路及
びそれを備えた情報処理システムを提供することを目的
とする。
【０００９】
【課題を解決するための手段】上記目的は、複数のバス
間に接続され、それら複数のバス間にて情報の授受を行
わせるバスブリッジを備えてなる情報処理システムにお
いて、前記バスブリッジ外部に設けられた前記複数のバ
スとは独立して動作するＲＡＳ情報取得バスを介して外
部から伝達されてくるコマンドに応じて前記バスブリッ
ジ内のＲＡＳ情報及びバスブリッジに接続された前記バ
ス上のプロセッサ又はＩ／ＯデバイスのＲＡＳ情報を取
得する情報取得手段と、この情報取得手段で取得された
ＲＡＳ情報を前記ＲＡＳ情報取得バスを介して外部に送
出する情報送出手段とを設けてなるＲＡＳ情報取得回路
及びそれを備えた情報処理システムにより達成される。
間に接続され、それら複数のバス間にて情報の授受を行
わせるバスブリッジを備えてなる情報処理システムにお
いて、前記バスブリッジ外部に設けられた前記複数のバ
スとは独立して動作するＲＡＳ情報取得バスを介して外
部から伝達されてくるコマンドに応じて前記バスブリッ
ジ内のＲＡＳ情報及びバスブリッジに接続された前記バ
ス上のプロセッサ又はＩ／ＯデバイスのＲＡＳ情報を取
得する情報取得手段と、この情報取得手段で取得された
ＲＡＳ情報を前記ＲＡＳ情報取得バスを介して外部に送
出する情報送出手段とを設けてなるＲＡＳ情報取得回路
及びそれを備えた情報処理システムにより達成される。
【００１０】バスブリッジにより情報が授受される複数
のバスとは独立して動作するＲＡＳ情報取得バスを介し
てバス上のプロセッサやＩ／ＯデバイスのＲＡＳ情報を
取得するようにすれば、システム中のプロセッサが現在
実行中のプログラムを中断することなくそれらのＲＡＳ
情報を容易に取得することができ、上記プロセッサ、Ｉ
／Ｏデバイスの動作中の状態をリアルタイムで知ること
ができる。また、ＲＡＳ情報取得バスはバスブリッジ外
部に設けられ、システム中のプロセッサを介することな
しにＲＡＳ情報が取得できるため、上記プロセッサが実
行しているプログラムが無限ループに陥っている場合
や、プロセッサバスがハングアップ等の動作不能状態に
陥っている場合でも、ＲＡＳ情報の取得が可能である。
これによれば、システムの異常動作の原因究明、ひいて
はシステムの障害復旧が容易に行える。
のバスとは独立して動作するＲＡＳ情報取得バスを介し
てバス上のプロセッサやＩ／ＯデバイスのＲＡＳ情報を
取得するようにすれば、システム中のプロセッサが現在
実行中のプログラムを中断することなくそれらのＲＡＳ
情報を容易に取得することができ、上記プロセッサ、Ｉ
／Ｏデバイスの動作中の状態をリアルタイムで知ること
ができる。また、ＲＡＳ情報取得バスはバスブリッジ外
部に設けられ、システム中のプロセッサを介することな
しにＲＡＳ情報が取得できるため、上記プロセッサが実
行しているプログラムが無限ループに陥っている場合
や、プロセッサバスがハングアップ等の動作不能状態に
陥っている場合でも、ＲＡＳ情報の取得が可能である。
これによれば、システムの異常動作の原因究明、ひいて
はシステムの障害復旧が容易に行える。
【００１１】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。図１は、本発明によるＲＡＳ情報取
得回路の一実施形態及びそれを備えた情報処理システム
の一実施形態の要部を示すブロック図である。この図１
において、１及び２は図４と同様にホストバス及びＰＣ
Ｉバスを示す。３も図４と同様にバスブリッジを示す
が、ここでは、ホストバス１を制御するホストバス制御
回路３１、ＰＣＩバス２を制御するＰＣＩバス制御回路
３２、ホストバス・ＰＣＩバスＩ／Ｆ制御回路３３の
他、ＲＡＳ情報取得回路３４を備えてなる。このバスブ
リッジ３は、ホストバス１とＰＣＩバス２との間に接続
され、両バス１，２間にて情報の授受を行わせる。また
バスブリッジ３は、上記のようにＲＡＳ情報取得回路３
４をも備え、このＲＡＳ情報取得回路３４によりＲＡＳ
情報の外部への送出も可能である。
施形態を説明する。図１は、本発明によるＲＡＳ情報取
得回路の一実施形態及びそれを備えた情報処理システム
の一実施形態の要部を示すブロック図である。この図１
において、１及び２は図４と同様にホストバス及びＰＣ
Ｉバスを示す。３も図４と同様にバスブリッジを示す
が、ここでは、ホストバス１を制御するホストバス制御
回路３１、ＰＣＩバス２を制御するＰＣＩバス制御回路
３２、ホストバス・ＰＣＩバスＩ／Ｆ制御回路３３の
他、ＲＡＳ情報取得回路３４を備えてなる。このバスブ
リッジ３は、ホストバス１とＰＣＩバス２との間に接続
され、両バス１，２間にて情報の授受を行わせる。また
バスブリッジ３は、上記のようにＲＡＳ情報取得回路３
４をも備え、このＲＡＳ情報取得回路３４によりＲＡＳ
情報の外部への送出も可能である。
【００１２】４は、バスブリッジ３外部に設けられた、
上記両バス１，２とは独立して動作するＲＡＳ情報取得
バス、例えばＩＩＣ（インタＩＣ）バスで、一端は上記
ＲＡＳ情報取得回路３４に、他端は外部の例えばＲＡＳ
情報解析手段（図示せず）に、各々接続されている。こ
こで、上記ＲＡＳ情報取得回路３４は、ＩＩＣバス４を
介して外部、例えばＲＡＳ情報解析手段から伝達されて
くるコマンドに応じてバスブリッジ３内のＲＡＳ情報及
びバスブリッジ３に接続されたバス１，２上のプロセッ
サやＩ／Ｏデバイス（図示せず）のＲＡＳ情報を取得す
る情報取得手段３４ａと、この情報取得手段３４ａで取
得されたＲＡＳ情報をＩＩＣバス４を介して外部に送出
する情報送出手段３４ｂとを備えてなる。
上記両バス１，２とは独立して動作するＲＡＳ情報取得
バス、例えばＩＩＣ（インタＩＣ）バスで、一端は上記
ＲＡＳ情報取得回路３４に、他端は外部の例えばＲＡＳ
情報解析手段（図示せず）に、各々接続されている。こ
こで、上記ＲＡＳ情報取得回路３４は、ＩＩＣバス４を
介して外部、例えばＲＡＳ情報解析手段から伝達されて
くるコマンドに応じてバスブリッジ３内のＲＡＳ情報及
びバスブリッジ３に接続されたバス１，２上のプロセッ
サやＩ／Ｏデバイス（図示せず）のＲＡＳ情報を取得す
る情報取得手段３４ａと、この情報取得手段３４ａで取
得されたＲＡＳ情報をＩＩＣバス４を介して外部に送出
する情報送出手段３４ｂとを備えてなる。
【００１３】ｓ３１はホストバス１からのデータ転送開
始要求をＲＡＳ情報取得回路３４に伝達する転送開始要
求信号、ｓ３２はデータ転送が終了したことを示す転送
終了信号、ｓ３３データ転送先を示す転送アドレス信
号、ｓ３４は転送データである。また、ｓ４１はＲＡＳ
情報取得回路３４からのデータ転送開始要求をホストバ
ス・ＰＣＩバスＩ／Ｆ制御回路３３に伝達する転送開始
要求信号、ｓ４２はデータ転送が終了したことを示す転
送終了信号、ｓ４３はデータ転送先を示す転送アドレス
信号、ｓ４４は転送データである。
始要求をＲＡＳ情報取得回路３４に伝達する転送開始要
求信号、ｓ３２はデータ転送が終了したことを示す転送
終了信号、ｓ３３データ転送先を示す転送アドレス信
号、ｓ３４は転送データである。また、ｓ４１はＲＡＳ
情報取得回路３４からのデータ転送開始要求をホストバ
ス・ＰＣＩバスＩ／Ｆ制御回路３３に伝達する転送開始
要求信号、ｓ４２はデータ転送が終了したことを示す転
送終了信号、ｓ４３はデータ転送先を示す転送アドレス
信号、ｓ４４は転送データである。
【００１４】更に、ｓ５１はＰＣＩバス２からのデータ
転送開始要求をＲＡＳ情報取得回路３４に伝達する転送
開始要求信号、ｓ５２はデータ転送が終了したことを示
す転送終了信号、ｓ５３はデータ転送先を示す転送アド
レス信号、ｓ５４は転送データである。また、ｓ６１は
ＲＡＳ情報取得回路３４からのデータ転送開始要求をホ
ストバス・ＰＣＩバスＩ／Ｆ制御回路３３に伝達する転
送開始要求信号、ｓ６２はデータ転送が終了したことを
示す転送終了信号、ｓ６３はデータ転送先を示す転送ア
ドレス信号、ｓ６４は転送データである。
転送開始要求をＲＡＳ情報取得回路３４に伝達する転送
開始要求信号、ｓ５２はデータ転送が終了したことを示
す転送終了信号、ｓ５３はデータ転送先を示す転送アド
レス信号、ｓ５４は転送データである。また、ｓ６１は
ＲＡＳ情報取得回路３４からのデータ転送開始要求をホ
ストバス・ＰＣＩバスＩ／Ｆ制御回路３３に伝達する転
送開始要求信号、ｓ６２はデータ転送が終了したことを
示す転送終了信号、ｓ６３はデータ転送先を示す転送ア
ドレス信号、ｓ６４は転送データである。
【００１５】図２は図１中のＲＡＳ情報取得回路３４の
具体例を示す回路図である。この図２に示すように、Ｒ
ＡＳ情報取得回路３４（情報取得手段３４ａ，情報送出
手段３４ｂ）は、ＩＩＣバスＩ／Ｆ制御回路３４１、コ
マンドレジスタ３４２、アドレスレジスタ３４３、デー
タレジスタ３４４、コマンド制御回路３４５及び論理回
路３４６〜３４８で構成されている。
具体例を示す回路図である。この図２に示すように、Ｒ
ＡＳ情報取得回路３４（情報取得手段３４ａ，情報送出
手段３４ｂ）は、ＩＩＣバスＩ／Ｆ制御回路３４１、コ
マンドレジスタ３４２、アドレスレジスタ３４３、デー
タレジスタ３４４、コマンド制御回路３４５及び論理回
路３４６〜３４８で構成されている。
【００１６】ここで、上記ＩＩＣバスＩ／Ｆ制御回路３
４１は、ＩＩＣバス４を介するＲＡＳ情報取得の際にア
クセス対象となるアドレスやコマンドをＩＩＣバス４か
ら受け取ったり、リード（取得）された所望のデータを
ＩＩＣバス４に送出したりするものである。コマンドレ
ジスタ３４２、アドレスレジスタ３４３、データレジス
タ３４４は、各々コマンド、アドレス、データを一時的
に格納するレジスタで、このうち、コマンドレジスタ３
４２はＩＩＣバス４を介してコマンド書換え可能であ
り、また、データレジスタ３４４はＩＩＣバス４を介し
てデータ読出し可能である。コマンド制御回路３４５は
コマンドレジスタ３４２にライトされたコマンドを実行
・制御すると共にデータレジスタ３４４の書換えを制御
するものである。論理回路３４６〜３４８は、バスブリ
ッジ３を、両バス１，２間にて情報の授受を行わせる通
常動作を可能とするか、又はＲＡＳ情報取得回路３４及
びＩＩＣバス４によるＲＡＳ情報取得動作を可能とする
かの選択を行う回路である。これにより、例えばホスト
バス１からバスブリッジ３にアクセスがあった場合には
通常動作可能とし、そのようなアクセスがなく、かつＩ
ＩＣバス４からバスブリッジ３（ＲＡＳ情報取得回路３
４）にアクセスがあった場合にはＲＡＳ情報取得動作を
可能とする。なお、この図２において図１と同一符号は
同一又は相当部分を示す。
４１は、ＩＩＣバス４を介するＲＡＳ情報取得の際にア
クセス対象となるアドレスやコマンドをＩＩＣバス４か
ら受け取ったり、リード（取得）された所望のデータを
ＩＩＣバス４に送出したりするものである。コマンドレ
ジスタ３４２、アドレスレジスタ３４３、データレジス
タ３４４は、各々コマンド、アドレス、データを一時的
に格納するレジスタで、このうち、コマンドレジスタ３
４２はＩＩＣバス４を介してコマンド書換え可能であ
り、また、データレジスタ３４４はＩＩＣバス４を介し
てデータ読出し可能である。コマンド制御回路３４５は
コマンドレジスタ３４２にライトされたコマンドを実行
・制御すると共にデータレジスタ３４４の書換えを制御
するものである。論理回路３４６〜３４８は、バスブリ
ッジ３を、両バス１，２間にて情報の授受を行わせる通
常動作を可能とするか、又はＲＡＳ情報取得回路３４及
びＩＩＣバス４によるＲＡＳ情報取得動作を可能とする
かの選択を行う回路である。これにより、例えばホスト
バス１からバスブリッジ３にアクセスがあった場合には
通常動作可能とし、そのようなアクセスがなく、かつＩ
ＩＣバス４からバスブリッジ３（ＲＡＳ情報取得回路３
４）にアクセスがあった場合にはＲＡＳ情報取得動作を
可能とする。なお、この図２において図１と同一符号は
同一又は相当部分を示す。
【００１７】図３は上述本発明回路，システムで使用さ
れるコマンド例を示す図である。次に、図１〜図３を参
照して上述本発明回路，システムの動作について説明す
る。ここでは、ＩＩＣバス４からＰＣＩバス２上のコン
フィギュレーション空間のデータ（ＲＡＳ情報）をリー
ド（取得）する場合の動作を例に採って説明する。
れるコマンド例を示す図である。次に、図１〜図３を参
照して上述本発明回路，システムの動作について説明す
る。ここでは、ＩＩＣバス４からＰＣＩバス２上のコン
フィギュレーション空間のデータ（ＲＡＳ情報）をリー
ド（取得）する場合の動作を例に採って説明する。
【００１８】まず、前記ＲＡＳ情報解析手段のＲＡＳ情
報取得回路制御手段（図示せず）が、ＩＩＣバス４を介
してアクセス対象のアドレスをアドレスレジスタ３４３
に書き込み、次いで、コマンドレジスタ３４２にＰＣＩ
バスコンフィギュレーション空間リードコマンド"１０
００００１０"（図３参照）を書き込む。これにより、
コマンド制御回路３４５にはコマンドレジスタ３４２の
内容が信号ｓ７１を介して入力され、ＲＡＳ情報取得要
求信号ｓ７２はそれにより有効にされる。この時、ホス
トバス制御回路３１からの転送開始要求信号ｓ３１が無
効であれば、上記ＲＡＳ情報取得要求信号ｓ７２によっ
てホストバス・ＰＣＩバスＩ／Ｆ制御回路３３に対する
転送開始要求信号ｓ４１が有効にされ、また、転送アド
レス信号ｓ４３にアドレスレジスタ３４３の内容（アド
レス信号ｓ７７）が与えられる。
報取得回路制御手段（図示せず）が、ＩＩＣバス４を介
してアクセス対象のアドレスをアドレスレジスタ３４３
に書き込み、次いで、コマンドレジスタ３４２にＰＣＩ
バスコンフィギュレーション空間リードコマンド"１０
００００１０"（図３参照）を書き込む。これにより、
コマンド制御回路３４５にはコマンドレジスタ３４２の
内容が信号ｓ７１を介して入力され、ＲＡＳ情報取得要
求信号ｓ７２はそれにより有効にされる。この時、ホス
トバス制御回路３１からの転送開始要求信号ｓ３１が無
効であれば、上記ＲＡＳ情報取得要求信号ｓ７２によっ
てホストバス・ＰＣＩバスＩ／Ｆ制御回路３３に対する
転送開始要求信号ｓ４１が有効にされ、また、転送アド
レス信号ｓ４３にアドレスレジスタ３４３の内容（アド
レス信号ｓ７７）が与えられる。
【００１９】上記転送開始要求についての処理がＰＣＩ
バス２上で終了すると、ホストバス・ＰＣＩバスＩ／Ｆ
制御回路３３からＲＡＳ情報取得回路３４に対する転送
終了信号ｓ４２が有効にされると共に、所望のデータ
（ここではＰＣＩバスコンフィギュレーション空間のデ
ータ）ｓ４４がＲＡＳ情報取得回路３４に送出される。
ＲＡＳ情報取得回路３４では、コマンド制御回路３４５
からの出力であるＲＡＳ情報取得要求信号ｓ７２によっ
て転送終了信号ｓ７３が有効にされてコマンド制御回路
３４５に入力される。コマンド制御回路３４５は、有効
にされた転送終了信号ｓ７３によってデータセット信号
ｓ７６を有効にし、ＰＣＩバス２からのリードデータ
（所望のデータ）ｓ４４を論理回路３４６，３４８を介
してデータレジスタ３４４にセットする。更にコマンド
制御回路３４５は、コマンドレジスタ３４２の最上位ビ
ット（ｂ７）を"０"にクリアする。
バス２上で終了すると、ホストバス・ＰＣＩバスＩ／Ｆ
制御回路３３からＲＡＳ情報取得回路３４に対する転送
終了信号ｓ４２が有効にされると共に、所望のデータ
（ここではＰＣＩバスコンフィギュレーション空間のデ
ータ）ｓ４４がＲＡＳ情報取得回路３４に送出される。
ＲＡＳ情報取得回路３４では、コマンド制御回路３４５
からの出力であるＲＡＳ情報取得要求信号ｓ７２によっ
て転送終了信号ｓ７３が有効にされてコマンド制御回路
３４５に入力される。コマンド制御回路３４５は、有効
にされた転送終了信号ｓ７３によってデータセット信号
ｓ７６を有効にし、ＰＣＩバス２からのリードデータ
（所望のデータ）ｓ４４を論理回路３４６，３４８を介
してデータレジスタ３４４にセットする。更にコマンド
制御回路３４５は、コマンドレジスタ３４２の最上位ビ
ット（ｂ７）を"０"にクリアする。
【００２０】一方、上記ＲＡＳ情報取得回路制御手段に
より、ＩＩＣバス４を介してコマンドレジスタ３４２を
リードし、最上位ビットが"０"にクリアされていること
を確認後、データレジスタ３４４をリードすると、所望
のデータｓ４４が得られる。これにより、上記ＲＡＳ情
報解析手段において、ＩＩＣバス４を介してＰＣＩバス
２上のコンフィギュレーション空間のデータ（ＲＡＳ情
報）をリード（取得）することができる。
より、ＩＩＣバス４を介してコマンドレジスタ３４２を
リードし、最上位ビットが"０"にクリアされていること
を確認後、データレジスタ３４４をリードすると、所望
のデータｓ４４が得られる。これにより、上記ＲＡＳ情
報解析手段において、ＩＩＣバス４を介してＰＣＩバス
２上のコンフィギュレーション空間のデータ（ＲＡＳ情
報）をリード（取得）することができる。
【００２１】ＩＩＣバス４から、上記ＰＣＩバスコンフ
ィギュレーション空間以外の他の空間、例えばＰＣＩバ
スＩ／Ｏ空間、ホストバスメモリ空間、あるいはバスブ
リッジ内レジスタ（図３参照）にアクセスする場合も上
記と同様の手順にて実行可能で、ＲＡＳ情報取得回路３
４によりＰＣＩバスＩ／Ｏ空間のデータ、ホストバスメ
モリ空間のデータ、あるいはバスブリッジ内レジスタの
データ等のＲＡＳ情報をリード（取得）可能である。
ィギュレーション空間以外の他の空間、例えばＰＣＩバ
スＩ／Ｏ空間、ホストバスメモリ空間、あるいはバスブ
リッジ内レジスタ（図３参照）にアクセスする場合も上
記と同様の手順にて実行可能で、ＲＡＳ情報取得回路３
４によりＰＣＩバスＩ／Ｏ空間のデータ、ホストバスメ
モリ空間のデータ、あるいはバスブリッジ内レジスタの
データ等のＲＡＳ情報をリード（取得）可能である。
【００２２】なお上述実施形態では、バスブリッジ３に
接続されるバスがホストバス１とＰＣＩバス２である場
合について説明したが、他のバスであってもよい。例え
ば、ＰＣＩバス２同士やホストバス１同士であってもよ
く、あるいはマイクロチャネルバスやＩＳＡバス等であ
ってもよい。また、ＲＡＳ情報取得バスとしてＩＩＣバ
ス４を用いた場合について説明したが、その他のバスを
ＲＡＳ情報取得バスとして用いてもよい。
接続されるバスがホストバス１とＰＣＩバス２である場
合について説明したが、他のバスであってもよい。例え
ば、ＰＣＩバス２同士やホストバス１同士であってもよ
く、あるいはマイクロチャネルバスやＩＳＡバス等であ
ってもよい。また、ＲＡＳ情報取得バスとしてＩＩＣバ
ス４を用いた場合について説明したが、その他のバスを
ＲＡＳ情報取得バスとして用いてもよい。
【００２３】更に、ＲＡＳ情報取得バス（ＩＩＣバス）
４の接続先もＲＡＳ情報解析手段のみに限定されること
はない。ＲＡＳ情報取得バス（ＩＩＣバス）４を介して
のＲＡＳ情報取得回路３４の制御手段としては、例えば
マイクロコントローラを用いたものであってもよいし、
ＬＡＮ搭載システムマネージメントカード類を用いたも
のでもよい。また、本システムとは別個のパーソナルコ
ンピュータ等を接続してＲＡＳ情報取得回路３４を制御
するようにしてもよい。
４の接続先もＲＡＳ情報解析手段のみに限定されること
はない。ＲＡＳ情報取得バス（ＩＩＣバス）４を介して
のＲＡＳ情報取得回路３４の制御手段としては、例えば
マイクロコントローラを用いたものであってもよいし、
ＬＡＮ搭載システムマネージメントカード類を用いたも
のでもよい。また、本システムとは別個のパーソナルコ
ンピュータ等を接続してＲＡＳ情報取得回路３４を制御
するようにしてもよい。
【００２４】
【発明の効果】以上説明したように本発明では、バスブ
リッジにより情報が授受される複数のバスとは独立して
動作するＲＡＳ情報取得バスを介してＲＡＳ情報を取得
するようにしたので、システムにて現在実行中のプログ
ラムを中断することなくＲＡＳ情報を容易に取得でき
る。また、ＲＡＳ情報取得バスはバスブリッジ外部に設
けられ、システムを介することなくＲＡＳ情報が取得で
きるため、システムが実行しているプログラムが無限ル
ープに陥っている場合や、システムがハングアップ等の
動作不能状態に陥っている場合でもＲＡＳ情報の取得が
可能である。したがって本発明によれば、システムの異
常動作の原因究明、ひいてはシステムの障害復旧が容易
に行えるという効果がある。
リッジにより情報が授受される複数のバスとは独立して
動作するＲＡＳ情報取得バスを介してＲＡＳ情報を取得
するようにしたので、システムにて現在実行中のプログ
ラムを中断することなくＲＡＳ情報を容易に取得でき
る。また、ＲＡＳ情報取得バスはバスブリッジ外部に設
けられ、システムを介することなくＲＡＳ情報が取得で
きるため、システムが実行しているプログラムが無限ル
ープに陥っている場合や、システムがハングアップ等の
動作不能状態に陥っている場合でもＲＡＳ情報の取得が
可能である。したがって本発明によれば、システムの異
常動作の原因究明、ひいてはシステムの障害復旧が容易
に行えるという効果がある。
【図１】本発明によるＲＡＳ情報取得回路の一実施形態
及びそれを備えた情報処理システムの一実施形態の要部
を示すブロック図である。
及びそれを備えた情報処理システムの一実施形態の要部
を示すブロック図である。
【図２】図１中のＲＡＳ情報取得回路の具体例を示す回
路図である。
路図である。
【図３】図１中の本発明回路，システムで使用されるコ
マンド例を示す図である。
マンド例を示す図である。
【図４】複数のバス間にて情報の授受を行わせるバスブ
リッジを備えてなる従来の情報処理システムの要部を示
すブロック図である。
リッジを備えてなる従来の情報処理システムの要部を示
すブロック図である。
１…ホストバス（１次バス）、２…ＰＣＩバス（２次バ
ス）、３…バスブリッジ、４…ＩＩＣバス（ＲＡＳ情報
取得バス）、３１…ホストバス制御回路、３２…ＰＣＩ
バス制御回路、３３…ホストバス・ＰＣＩバスＩ／Ｆ制
御回路、３４…ＲＡＳ情報取得回路、３４ａ…情報取得
手段、３４ｂ…情報送出手段、３４１…ＩＩＣバスＩ／
Ｆ制御回路、３４２…コマンドレジスタ、３４３…アド
レスレジスタ、３４４…データレジスタ、３４５…コマ
ンド制御回路、３４６〜３４８…論理回路。
ス）、３…バスブリッジ、４…ＩＩＣバス（ＲＡＳ情報
取得バス）、３１…ホストバス制御回路、３２…ＰＣＩ
バス制御回路、３３…ホストバス・ＰＣＩバスＩ／Ｆ制
御回路、３４…ＲＡＳ情報取得回路、３４ａ…情報取得
手段、３４ｂ…情報送出手段、３４１…ＩＩＣバスＩ／
Ｆ制御回路、３４２…コマンドレジスタ、３４３…アド
レスレジスタ、３４４…データレジスタ、３４５…コマ
ンド制御回路、３４６〜３４８…論理回路。
Claims (2)
- 【請求項１】 複数のバス間に接続され、それら複数の
バス間にて情報の授受を行わせるバスブリッジを備えて
なる情報処理システムにおいて、前記バスブリッジ外部
に設けられた前記複数のバスとは独立して動作するＲＡ
Ｓ情報取得バスを介して外部から伝達されてくるコマン
ドに応じて前記バスブリッジ内のＲＡＳ情報及びバスブ
リッジに接続された前記バス上のプロセッサ又はＩ／Ｏ
デバイスのＲＡＳ情報を取得する情報取得手段と、この
情報取得手段で取得されたＲＡＳ情報を前記ＲＡＳ情報
取得バスを介して外部に送出する情報送出手段とを具備
することを特徴とするＲＡＳ情報取得回路。 - 【請求項２】 複数のバス間に接続され、それら複数の
バス間にて情報の授受を行わせるバスブリッジを備えて
なる情報処理システムにおいて、前記バスブリッジ外部
に設けられた前記複数のバスとは独立して動作するＲＡ
Ｓ情報取得バスと、このＲＡＳ情報取得バスを介して外
部から伝達されてくるコマンドに応じて前記バスブリッ
ジ内のＲＡＳ情報及びバスブリッジに接続された前記バ
ス上のプロセッサ又はＩ／ＯデバイスのＲＡＳ情報を取
得すると共に、取得されたＲＡＳ情報を前記ＲＡＳ情報
取得バスを介して外部に送出するＲＡＳ情報取得回路と
を具備することを特徴とする情報処理システム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10061461A JPH11259383A (ja) | 1998-03-12 | 1998-03-12 | Ｒａｓ情報取得回路及びそれを備えた情報処理システム |
| US09/265,865 US6430710B1 (en) | 1998-03-12 | 1999-03-11 | Data processing system with RAS data acquisition function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10061461A JPH11259383A (ja) | 1998-03-12 | 1998-03-12 | Ｒａｓ情報取得回路及びそれを備えた情報処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11259383A true JPH11259383A (ja) | 1999-09-24 |
Family
ID=13171710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10061461A Pending JPH11259383A (ja) | 1998-03-12 | 1998-03-12 | Ｒａｓ情報取得回路及びそれを備えた情報処理システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6430710B1 (ja) |
| JP (1) | JPH11259383A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012008941A (ja) * | 2010-06-28 | 2012-01-12 | Fujitsu Ltd | 制御装置、切替装置、光伝送装置、及び制御方法 |
| EP2713273A2 (en) | 2012-08-30 | 2014-04-02 | Fujitsu Limited | Information processing apparatus and fault processing method for information processing apparatus |
| US8832501B2 (en) | 2010-09-01 | 2014-09-09 | Fujitsu Limited | System and method of processing failure |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7032022B1 (en) | 1999-06-10 | 2006-04-18 | Alcatel | Statistics aggregation for policy-based network |
| EP1145519B1 (en) | 1999-06-10 | 2005-08-31 | Alcatel Internetworking, Inc. | System and method for policy-based network management of virtual private networks |
| US6691257B1 (en) * | 2000-04-13 | 2004-02-10 | Stratus Technologies Bermuda Ltd. | Fault-tolerant maintenance bus protocol and method for using the same |
| US6735715B1 (en) * | 2000-04-13 | 2004-05-11 | Stratus Technologies Bermuda Ltd. | System and method for operating a SCSI bus with redundant SCSI adaptors |
| US6708283B1 (en) | 2000-04-13 | 2004-03-16 | Stratus Technologies, Bermuda Ltd. | System and method for operating a system with redundant peripheral bus controllers |
| US6883109B2 (en) * | 2001-07-30 | 2005-04-19 | Hewlett-Packard Development Company, L.P. | Method for accessing scan chains and updating EEPROM-resident FPGA code through a system management processor and JTAG bus |
| US6954929B2 (en) * | 2001-07-30 | 2005-10-11 | Hewlett-Packard Development Company, L.P. | Method for just-in-time updating of programming parts |
| US20040225783A1 (en) * | 2001-07-30 | 2004-11-11 | Erickson Michael John | Bus to multiple jtag bus bridge |
| US6918027B2 (en) * | 2001-07-30 | 2005-07-12 | Hewlett-Packard Development Company, L.P. | System and method for in-system programming through an on-system JTAG bridge of programmable logic devices on multiple circuit boards of a system |
| US20030101310A1 (en) * | 2001-11-29 | 2003-05-29 | Granato Jack L. | Using a PC for testing devices |
| US7644207B2 (en) * | 2006-08-21 | 2010-01-05 | National Instruments Corporation | High speed bus for isolated data acquisition applications |
| CN112306802A (zh) * | 2020-10-29 | 2021-02-02 | 平安科技（深圳）有限公司 | 系统的数据获取方法、装置、介质和电子设备 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07302236A (ja) * | 1994-05-06 | 1995-11-14 | Hitachi Ltd | 情報処理システムおよびその方法並びに情報処理システムにおけるサービス提供方法 |
| US5742753A (en) * | 1996-06-06 | 1998-04-21 | The Boeing Company | Mesh interconnected array in a fault-tolerant computer system |
| US6000043A (en) * | 1996-06-28 | 1999-12-07 | Intel Corporation | Method and apparatus for management of peripheral devices coupled to a bus |
-
1998
- 1998-03-12 JP JP10061461A patent/JPH11259383A/ja active Pending
-
1999
- 1999-03-11 US US09/265,865 patent/US6430710B1/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012008941A (ja) * | 2010-06-28 | 2012-01-12 | Fujitsu Ltd | 制御装置、切替装置、光伝送装置、及び制御方法 |
| US8832501B2 (en) | 2010-09-01 | 2014-09-09 | Fujitsu Limited | System and method of processing failure |
| EP2713273A2 (en) | 2012-08-30 | 2014-04-02 | Fujitsu Limited | Information processing apparatus and fault processing method for information processing apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| US6430710B1 (en) | 2002-08-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH11259383A (ja) | Ｒａｓ情報取得回路及びそれを備えた情報処理システム | |
| JP2001236304A (ja) | マイクロコンピュータ | |
| JP2996440B2 (ja) | データ処理システムの診断方式 | |
| US20060190637A1 (en) | Control apparatus, information processing apparatus, and data transferring method | |
| JP2695017B2 (ja) | データ転送方式 | |
| US6105080A (en) | Host adapter DMA controller with automated host reply capability | |
| JP2000207247A (ja) | コンピュ―タシステムおよびこのコンピュ―タシステムを動作させる方法 | |
| US5933613A (en) | Computer system and inter-bus control circuit | |
| JPH10116187A (ja) | マイクロコンピュータ | |
| JP2001333137A (ja) | 自主動作通信制御装置及び自主動作通信制御方法 | |
| US6381663B1 (en) | Mechanism for implementing bus locking with a mixed architecture | |
| CN101169767B (zh) | 访问控制设备及访问控制方法 | |
| JPS6024980B2 (ja) | マイクロコンピユ−タ | |
| JPS60502073A (ja) | ワンチツプ・マイクロプロセツサを結合する回路装置 | |
| JP2001027920A (ja) | バスブリッジ回路及びそのパワーマネージメント方法 | |
| JP2003022212A (ja) | 双方向ｒａｍ | |
| JPH05250310A (ja) | データ処理装置 | |
| JPH0934726A (ja) | 割り込み制御方法 | |
| JP2837522B2 (ja) | 入出力命令制御方式 | |
| JP2734992B2 (ja) | 情報処理装置 | |
| JPH05225114A (ja) | Ｉｏ制御装置 | |
| JP2671743B2 (ja) | マイクロコンピュータ | |
| JP2824890B2 (ja) | Ｓｃｓｉプロトコル制御装置 | |
| JP2558902B2 (ja) | 半導体集積回路装置 | |
| JPH0675796A (ja) | パリティエラー記録装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040120 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040318 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040608 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040706 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20041202 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20050527 |