JPH11251876A - パルス発生回路 - Google Patents
パルス発生回路Info
- Publication number
- JPH11251876A JPH11251876A JP10062116A JP6211698A JPH11251876A JP H11251876 A JPH11251876 A JP H11251876A JP 10062116 A JP10062116 A JP 10062116A JP 6211698 A JP6211698 A JP 6211698A JP H11251876 A JPH11251876 A JP H11251876A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- circuit
- pulse width
- input
- generation circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 入力パルスよりもパルス幅の大きいパルスを
出力することができ、また、入力パルスのパルス幅に近
いパルス幅を有するパルスを発生する場合でも、電源ノ
イズ等によってパルスの発生タイミングがずれないパル
ス発生回路を提供することを目的とするものである。 【解決手段】 入力パルスの終了タイミングをトリガと
して新たにパルスを発生する回路において、上記入力パ
ルスのパルス幅を伸長するパルス幅伸長回路と、上記パ
ルス幅伸長回路によって伸長されたパルスと上記入力パ
ルスとを用いて新たにパルスを発生するパルス発生手段
とを有するパルス発生回路である。
出力することができ、また、入力パルスのパルス幅に近
いパルス幅を有するパルスを発生する場合でも、電源ノ
イズ等によってパルスの発生タイミングがずれないパル
ス発生回路を提供することを目的とするものである。 【解決手段】 入力パルスの終了タイミングをトリガと
して新たにパルスを発生する回路において、上記入力パ
ルスのパルス幅を伸長するパルス幅伸長回路と、上記パ
ルス幅伸長回路によって伸長されたパルスと上記入力パ
ルスとを用いて新たにパルスを発生するパルス発生手段
とを有するパルス発生回路である。
Description
【０００１】
【発明の属する技術分野】本発明は、入力パルスの終了
タイミングをトリガとして新たにパルスを発生する回路
に係り、特に、新たに発生するパルスのパルス幅を長く
することができ、また、誤動作を防止することができる
パルス発生回路に関するものである。
タイミングをトリガとして新たにパルスを発生する回路
に係り、特に、新たに発生するパルスのパルス幅を長く
することができ、また、誤動作を防止することができる
パルス発生回路に関するものである。
【０００２】
【従来の技術】図１３は、従来のパルス発生回路ＰＧを
示す図である。
示す図である。
【０００３】従来のパルス発生回路ＰＧは、入力パルス
として負論理の信号を用いる場合の例であり、遅延回路
２と、論理ゲート３とを有する。なお、＊（ＩＮ）は、
負論理の入力パルスであり、φは、正論理の出力パルス
である。「＊」は、その後に記載されているカッコ内の
信号が反転されているという意味である。
として負論理の信号を用いる場合の例であり、遅延回路
２と、論理ゲート３とを有する。なお、＊（ＩＮ）は、
負論理の入力パルスであり、φは、正論理の出力パルス
である。「＊」は、その後に記載されているカッコ内の
信号が反転されているという意味である。
【０００４】図１４は、従来のパルス発生回路ＰＧに使
用されている遅延回路２の具体例を示す図である。
用されている遅延回路２の具体例を示す図である。
【０００５】遅延回路２は、２・ｍ個（ｍは自然数）の
インバータゲート８が縦列接続されている回路であり、
つまり、インバータゲート８を偶数段縦列接続すること
によって、遅延回路２が実現されている。
インバータゲート８が縦列接続されている回路であり、
つまり、インバータゲート８を偶数段縦列接続すること
によって、遅延回路２が実現されている。
【０００６】図１５（１）は、従来のパルス発生回路Ｐ
Ｇの動作を示し、入力パルス＊（ＩＮ）のパルス幅Ｔ1
が遅延回路２の遅延時間ｄ2 よりも長い場合における動
作を示すタイミングチャートである。
Ｇの動作を示し、入力パルス＊（ＩＮ）のパルス幅Ｔ1
が遅延回路２の遅延時間ｄ2 よりも長い場合における動
作を示すタイミングチャートである。
【０００７】パルス発生回路ＰＧに入力パルス＊（Ｉ
Ｎ）が入力されると、遅延時間ｄ2 だけ遅れたパルスを
遅延回路２が出力し、入力パルス＊（ＩＮ）の終了タイ
ミングを起点としてパルス幅Ｔ2 のパルスφを論理ゲー
ト３が出力する。この場合、出力パルスφのパルス幅Ｔ
2 ＝遅延時間ｄ2 になり、遅延時間ｄ2 を調整すること
によって、出力パルスφのパルス幅Ｔ2 を設定すること
ができる。
Ｎ）が入力されると、遅延時間ｄ2 だけ遅れたパルスを
遅延回路２が出力し、入力パルス＊（ＩＮ）の終了タイ
ミングを起点としてパルス幅Ｔ2 のパルスφを論理ゲー
ト３が出力する。この場合、出力パルスφのパルス幅Ｔ
2 ＝遅延時間ｄ2 になり、遅延時間ｄ2 を調整すること
によって、出力パルスφのパルス幅Ｔ2 を設定すること
ができる。
【０００８】たとえば、ＳＲＡＭにおける書込み制御信
号をパルス発生回路ＰＧに入力すれば、ライトリカバリ
期間（ＳＲＡＭに所定データを書き込んでから、読出し
動作可能な状態に復帰するまでの時間）中に、パルス発
生回路ＰＧがワード線やセンス回路を非活性に制御する
信号を発生することができるので、ワード線やセンス回
路が非活性になった時間に対応する電力だけ、ＳＲＡＭ
における低電力化を図ることができる。
号をパルス発生回路ＰＧに入力すれば、ライトリカバリ
期間（ＳＲＡＭに所定データを書き込んでから、読出し
動作可能な状態に復帰するまでの時間）中に、パルス発
生回路ＰＧがワード線やセンス回路を非活性に制御する
信号を発生することができるので、ワード線やセンス回
路が非活性になった時間に対応する電力だけ、ＳＲＡＭ
における低電力化を図ることができる。
【０００９】
【発明が解決しようとする課題】ところで、上記従来例
においては、パルス発生回路ＰＧが発生するパルスのパ
ルス幅が短く、ライトリカバリ期間のうちの一部の時間
だけ、ワード線やセンス回路を非活性にすることがで
き、したがって、ＳＲＡＭにおける低電力化を充分に図
ることができない。
においては、パルス発生回路ＰＧが発生するパルスのパ
ルス幅が短く、ライトリカバリ期間のうちの一部の時間
だけ、ワード線やセンス回路を非活性にすることがで
き、したがって、ＳＲＡＭにおける低電力化を充分に図
ることができない。
【００１０】図１５（２）は、従来のパルス発生回路Ｐ
Ｇにおいて、遅延時間ｄ2 が入力パルスのパルス幅Ｔ1
よりも大きい場合における動作を示すタイミングチャー
トである。
Ｇにおいて、遅延時間ｄ2 が入力パルスのパルス幅Ｔ1
よりも大きい場合における動作を示すタイミングチャー
トである。
【００１１】ＳＲＡＭにおける低電力化を充分に図ろう
とすると、パルス発生回路ＰＧが発生するパルスのパル
ス幅を長くすればよく、このためには、入力パルスのパ
ルス幅Ｔ1 よりも遅延時間ｄ2 を長くすることが考えら
れる。このようにした場合、図１５（２）に示すよう
に、出力パルスφの発生タイミングは、入力パルス＊
（ＩＮ）の終了タイミングとは無関係になり、したがっ
て、パルス幅を長くすることはできず、ＳＲＡＭにおけ
る低電力化を充分に図ることができない。
とすると、パルス発生回路ＰＧが発生するパルスのパル
ス幅を長くすればよく、このためには、入力パルスのパ
ルス幅Ｔ1 よりも遅延時間ｄ2 を長くすることが考えら
れる。このようにした場合、図１５（２）に示すよう
に、出力パルスφの発生タイミングは、入力パルス＊
（ＩＮ）の終了タイミングとは無関係になり、したがっ
て、パルス幅を長くすることはできず、ＳＲＡＭにおけ
る低電力化を充分に図ることができない。
【００１２】一方、遅延回路２における遅延時間ｄ2
を、入力パルスのパルス幅Ｔ1 よりも小さく設定した場
合でも、動作マージン（Ｔ1 −ｄ2 ）が少ないと、電源
電圧の変動等によって実動作時に、図１５（２）に示す
場合と同じように、遅延時間ｄ 2 がパルス幅Ｔ1 よりも
大きくなる可能性がある。この場合、出力パルスφの発
生タイミングが、入力パルス＊（ＩＮ）の終了タイミン
グと同期しなくなる。
を、入力パルスのパルス幅Ｔ1 よりも小さく設定した場
合でも、動作マージン（Ｔ1 −ｄ2 ）が少ないと、電源
電圧の変動等によって実動作時に、図１５（２）に示す
場合と同じように、遅延時間ｄ 2 がパルス幅Ｔ1 よりも
大きくなる可能性がある。この場合、出力パルスφの発
生タイミングが、入力パルス＊（ＩＮ）の終了タイミン
グと同期しなくなる。
【００１３】上記のように、出力パルスφの発生タイミ
ングが、入力パルス＊（ＩＮ）の終了タイミングと同期
しなくなると、パルス発生回路ＰＧを適用し、ＳＲＡＭ
におけるライトリカバリ期間中にワード線やセンス回路
を非活性に制御しようとしても、書込み制御信号のパル
ス幅よりも非活性期間を長くすることができないので、
ＳＲＡＭの低電力化を充分に図ることができないという
問題がある。
ングが、入力パルス＊（ＩＮ）の終了タイミングと同期
しなくなると、パルス発生回路ＰＧを適用し、ＳＲＡＭ
におけるライトリカバリ期間中にワード線やセンス回路
を非活性に制御しようとしても、書込み制御信号のパル
ス幅よりも非活性期間を長くすることができないので、
ＳＲＡＭの低電力化を充分に図ることができないという
問題がある。
【００１４】また、上記従来例では、動作マージン（Ｔ
1 −ｄ2 ）が少ないので、入力パルスのパルス幅に近い
パルスを発生したとしても、実動作時に電源ノイズ等に
よって、ワード線を非活性にするタイミングがずれこと
があり、この場合には、低電圧動作のＳＲＡＭにおいて
メモリセルに書き込んだデータが破壊され、誤動作が生
じるという問題がある。
1 −ｄ2 ）が少ないので、入力パルスのパルス幅に近い
パルスを発生したとしても、実動作時に電源ノイズ等に
よって、ワード線を非活性にするタイミングがずれこと
があり、この場合には、低電圧動作のＳＲＡＭにおいて
メモリセルに書き込んだデータが破壊され、誤動作が生
じるという問題がある。
【００１５】本発明は、入力パルスよりもパルス幅の大
きいパルスを出力することができ、また、入力パルスの
パルス幅に近いパルス幅を有するパルスを発生する場合
でも、電源ノイズ等によってパルスの発生タイミングが
ずれないパルス発生回路を提供することを目的とするも
のである。
きいパルスを出力することができ、また、入力パルスの
パルス幅に近いパルス幅を有するパルスを発生する場合
でも、電源ノイズ等によってパルスの発生タイミングが
ずれないパルス発生回路を提供することを目的とするも
のである。
【００１６】
【課題を解決するための手段】本発明は、入力パルスの
終了タイミングをトリガとして新たにパルスを発生する
回路において、上記入力パルスのパルス幅を伸長するパ
ルス幅伸長回路と、上記パルス幅伸長回路によって伸長
されたパルスと上記入力パルスとを用いて新たにパルス
を発生するパルス発生手段とを有するパルス発生回路で
ある。
終了タイミングをトリガとして新たにパルスを発生する
回路において、上記入力パルスのパルス幅を伸長するパ
ルス幅伸長回路と、上記パルス幅伸長回路によって伸長
されたパルスと上記入力パルスとを用いて新たにパルス
を発生するパルス発生手段とを有するパルス発生回路で
ある。
【００１７】
【発明の実施の形態および実施例】図１は、本発明の第
１の実施例であるパルス発生回路ＰＧ１を示す回路図で
ある。
１の実施例であるパルス発生回路ＰＧ１を示す回路図で
ある。
【００１８】パルス発生回路ＰＧ１は、負論理の信号を
入力パルスとして入力し、パルス幅を伸長するパルス幅
伸長回路１と、遅延回路２と、論理ゲート３とを有し、
負論理の入力パルス＊（ＩＮ）を入力し、正論理の出力
パルスφを出力する回路である。なお、「＊」は、
「＊」の後に示されているカッコ内の信号が反転されて
いるという意味である。
入力パルスとして入力し、パルス幅を伸長するパルス幅
伸長回路１と、遅延回路２と、論理ゲート３とを有し、
負論理の入力パルス＊（ＩＮ）を入力し、正論理の出力
パルスφを出力する回路である。なお、「＊」は、
「＊」の後に示されているカッコ内の信号が反転されて
いるという意味である。
【００１９】遅延回路２は、図１４に示す回路と同様の
回路である。論理ゲート３は、遅延回路２の出力パルス
を反転する反転手段と、ＡＮＤゲートとを有するもので
ある。また、論理ゲート３は、パルス幅伸長回路によっ
て伸長されたパルスと上記入力パルスとを用いて新たに
パルスを発生するパルス発生手段の例である。パルス発
生回路ＰＧ１は、従来例と比較すると、パルス幅伸長回
路１を有する点が異なる。
回路である。論理ゲート３は、遅延回路２の出力パルス
を反転する反転手段と、ＡＮＤゲートとを有するもので
ある。また、論理ゲート３は、パルス幅伸長回路によっ
て伸長されたパルスと上記入力パルスとを用いて新たに
パルスを発生するパルス発生手段の例である。パルス発
生回路ＰＧ１は、従来例と比較すると、パルス幅伸長回
路１を有する点が異なる。
【００２０】つまり、パルス発生回路ＰＧ１は、入力パ
ルスの終了タイミングをトリガとして新たにパルスを発
生する回路において、上記入力パルスのパルス幅を伸長
するパルス幅伸長回路と、パルス幅伸長回路によって伸
長されたパルスと上記入力パルスとを用いて新たにパル
スを発生するパルス発生手段とを有するパルス発生回路
の例である。
ルスの終了タイミングをトリガとして新たにパルスを発
生する回路において、上記入力パルスのパルス幅を伸長
するパルス幅伸長回路と、パルス幅伸長回路によって伸
長されたパルスと上記入力パルスとを用いて新たにパル
スを発生するパルス発生手段とを有するパルス発生回路
の例である。
【００２１】図２は、パルス発生回路ＰＧ１におけるパ
ルス幅伸長回路１の具体例を示す回路図である。
ルス幅伸長回路１の具体例を示す回路図である。
【００２２】パルス幅伸長回路１は、遅延回路４と、論
理ゲート５とを有し、負論理の入力信号＊（ＴIN) を入
力し、負論理の出力信号＊（ＴOUT ）を出力する回路で
ある。論理ゲート５は、ＡＮＤゲートである。
理ゲート５とを有し、負論理の入力信号＊（ＴIN) を入
力し、負論理の出力信号＊（ＴOUT ）を出力する回路で
ある。論理ゲート５は、ＡＮＤゲートである。
【００２３】図３は、上記実施例例におけるパルス幅伸
長回路１の動作を示すタイミングチャートである。
長回路１の動作を示すタイミングチャートである。
【００２４】パルス幅伸長回路１に入力信号＊（ＴIN)
が入力されると、遅延回路４による遅延時間ｄ1 だけ遅
れた信号を遅延回路４が出力する。遅延回路４によって
遅延された信号と入力信号＊（ＴIN) とを、論理ゲート
５が論理演算することによって、入力信号＊（ＴIN) の
パルス幅よりも遅延時間ｄ1 だけパルス幅が増大した出
力信号＊（ＴOUT ）を得ることができる。
が入力されると、遅延回路４による遅延時間ｄ1 だけ遅
れた信号を遅延回路４が出力する。遅延回路４によって
遅延された信号と入力信号＊（ＴIN) とを、論理ゲート
５が論理演算することによって、入力信号＊（ＴIN) の
パルス幅よりも遅延時間ｄ1 だけパルス幅が増大した出
力信号＊（ＴOUT ）を得ることができる。
【００２５】パルス幅伸長回路１は、出力信号＊（Ｔ
out ）のパルス幅Ｔ1 ’（＝Ｔ1 ＋ｄ1 ）を、入力信号
＊（Ｔin）のパルス幅Ｔ1 の２倍まで伸長することがで
きる。この場合、入力パルスのパルス幅Ｔ1 −遅延時間
ｄ1 が、パルス幅伸長回路１の動作マージンである。
out ）のパルス幅Ｔ1 ’（＝Ｔ1 ＋ｄ1 ）を、入力信号
＊（Ｔin）のパルス幅Ｔ1 の２倍まで伸長することがで
きる。この場合、入力パルスのパルス幅Ｔ1 −遅延時間
ｄ1 が、パルス幅伸長回路１の動作マージンである。
【００２６】遅延回路２の具体例として、図１４に示す
回路と同じ回路を使用するようにしてもよい。つまり、
２・ｍ個（ｍは自然数）のインバータゲート８が偶数段
縦列接続されている回路を、遅延回路２として使用する
ようにしてもよい。
回路と同じ回路を使用するようにしてもよい。つまり、
２・ｍ個（ｍは自然数）のインバータゲート８が偶数段
縦列接続されている回路を、遅延回路２として使用する
ようにしてもよい。
【００２７】図４は、パルス発生回路ＰＧ１の動作を示
すタイミングチャートである。
すタイミングチャートである。
【００２８】パルス発生回路ＰＧ１に入力信号＊（Ｉ
Ｎ）が入力されると、入力信号＊（ＩＮ）のパルス幅よ
りも、遅延回路２の遅延時間ｄ1 だけ伸長されたパルス
幅Ｔ1’の信号が、パルス幅伸長回路１に出力される。
続いて、遅延時間ｄ2 だけ遅れたパルス幅Ｔ1 ’の信号
を遅延回路２が出力する。この結果、入力信号＊（Ｉ
Ｎ）の立ち上がりエッジを起点をして、パルス幅Ｔ2 の
パルスφが出力される。このときに、パルス幅Ｔ2 ＝遅
延時間ｄ1 ＋遅延時間ｄ2 であり、遅延時間ｄ1 と遅延
時間ｄ2 とを調整することによって、出力パルスφのパ
ルス幅Ｔ2 を設定することができる。
Ｎ）が入力されると、入力信号＊（ＩＮ）のパルス幅よ
りも、遅延回路２の遅延時間ｄ1 だけ伸長されたパルス
幅Ｔ1’の信号が、パルス幅伸長回路１に出力される。
続いて、遅延時間ｄ2 だけ遅れたパルス幅Ｔ1 ’の信号
を遅延回路２が出力する。この結果、入力信号＊（Ｉ
Ｎ）の立ち上がりエッジを起点をして、パルス幅Ｔ2 の
パルスφが出力される。このときに、パルス幅Ｔ2 ＝遅
延時間ｄ1 ＋遅延時間ｄ2 であり、遅延時間ｄ1 と遅延
時間ｄ2 とを調整することによって、出力パルスφのパ
ルス幅Ｔ2 を設定することができる。
【００２９】したがって、パルス発生回路ＰＧ２によれ
ば、従来のパルス発生回路ＰＧよりも、出力パルスのパ
ルス幅を遅延時間ｄ1 だけ大きくすることができる。こ
のために、動作マージン（＝パルス幅Ｔ1 −遅延時間ｄ
2 ）を充分に確保することができ、しかも、充分なパル
ス幅を有するパルス（入力パルスのパルス幅程度または
それ以上のパルス幅を有するパルス）を得ることができ
る。
ば、従来のパルス発生回路ＰＧよりも、出力パルスのパ
ルス幅を遅延時間ｄ1 だけ大きくすることができる。こ
のために、動作マージン（＝パルス幅Ｔ1 −遅延時間ｄ
2 ）を充分に確保することができ、しかも、充分なパル
ス幅を有するパルス（入力パルスのパルス幅程度または
それ以上のパルス幅を有するパルス）を得ることができ
る。
【００３０】図５は、本発明の第２の実施例であるパル
ス発生回路ＰＧ２を示す回路図である。
ス発生回路ＰＧ２を示す回路図である。
【００３１】パルス発生回路ＰＧ２は、パルス幅伸長回
路１がｎ個縦列に接続されている回路（ｎは２以上の整
数）と、遅延回路２と、論理ゲート３とを有するもので
あり、パルス発生回路ＰＧ１と比較すると、パルス幅伸
長回路１がｎ個縦列に接続している点が異なる。
路１がｎ個縦列に接続されている回路（ｎは２以上の整
数）と、遅延回路２と、論理ゲート３とを有するもので
あり、パルス発生回路ＰＧ１と比較すると、パルス幅伸
長回路１がｎ個縦列に接続している点が異なる。
【００３２】図６は、パルス発生回路ＰＧ２の動作を示
すタイミングチャートである。
すタイミングチャートである。
【００３３】パルス発生回路ＰＧ２において、ｎ個目の
パルス幅伸長回路１が出力するパルス（遅延回路２に入
力されるパルス）のパルス幅は、入力パルス＊（ＩＮ）
のパルス幅よりも、遅延時間ｄ1 のｎ倍だけ伸長され
る。したがって、パルス発生回路ＰＧ２において、出力
パルスφのパルス幅Ｔ2 は、ｎ・（遅延時間ｄ1 ）＋遅
延時間ｄ2 であり、パルス発生回路ＰＧ１に比べて、出
力パルスφのパルス幅をさらに大きくすることができ
る。
パルス幅伸長回路１が出力するパルス（遅延回路２に入
力されるパルス）のパルス幅は、入力パルス＊（ＩＮ）
のパルス幅よりも、遅延時間ｄ1 のｎ倍だけ伸長され
る。したがって、パルス発生回路ＰＧ２において、出力
パルスφのパルス幅Ｔ2 は、ｎ・（遅延時間ｄ1 ）＋遅
延時間ｄ2 であり、パルス発生回路ＰＧ１に比べて、出
力パルスφのパルス幅をさらに大きくすることができ
る。
【００３４】パルス発生回路ＰＧ２において、遅延時間
ｄ2 を小さくすれば、パルス幅伸長回路１の動作マージ
ン（＝パルス幅Ｔ1 −遅延時間ｄ2 ）を充分に確保する
ことができ、また、遅延時間ｄ2 を小さくしたとして
も、パルス伸長回路１の段数ｎを増やすことによって、
出力パルスφのパルス幅Ｔ2 を細かく制御することがで
きる。
ｄ2 を小さくすれば、パルス幅伸長回路１の動作マージ
ン（＝パルス幅Ｔ1 −遅延時間ｄ2 ）を充分に確保する
ことができ、また、遅延時間ｄ2 を小さくしたとして
も、パルス伸長回路１の段数ｎを増やすことによって、
出力パルスφのパルス幅Ｔ2 を細かく制御することがで
きる。
【００３５】また、パルス発生回路ＰＧ２におけるｎ個
のパルス幅伸長回路１の各パルス伸長時間（遅延時間）
ｄ1 を、ｎ個のパルス幅伸長回路１のうちの一部または
全てについて、異なった値に設定するように変形しても
よい。この変形例において、パルス発生回路ＰＧ２と同
様に出力パルスφのパルス幅をさらに大きくすることが
でき、しかも、パルス発生回路ＰＧ２の場合よりも、出
力パルスφのパルス幅をより細かく設定することができ
る。
のパルス幅伸長回路１の各パルス伸長時間（遅延時間）
ｄ1 を、ｎ個のパルス幅伸長回路１のうちの一部または
全てについて、異なった値に設定するように変形しても
よい。この変形例において、パルス発生回路ＰＧ２と同
様に出力パルスφのパルス幅をさらに大きくすることが
でき、しかも、パルス発生回路ＰＧ２の場合よりも、出
力パルスφのパルス幅をより細かく設定することができ
る。
【００３６】図７は、本発明の第３の実施例であるパル
ス発生回路ＰＧ３を示す回路図である。
ス発生回路ＰＧ３を示す回路図である。
【００３７】パルス発生回路ＰＧ３は、正論理の信号Ｉ
Ｎを入力パルスとして入力し、パルス幅を伸長するパル
ス幅伸長回路１’と、遅延回路２と、論理ゲート６とを
有する。論理ゲート６は、遅延回路２の出力パルスを反
転するインバータと、ＯＲゲートとを有する。パルス発
生回路ＰＧ３は、正論理の入力パルスＩＮを入力し、負
正論理の出力パルス＊（φ）を出力する。パルス発生回
路ＰＧ３は、パルス発生回路ＰＧ１と比較すると、論理
ゲート６と、パルス幅伸長回路１’で用いる論理ゲート
７とが異なるが、他の構成は、パルス発生回路ＰＧ１と
同じである。
Ｎを入力パルスとして入力し、パルス幅を伸長するパル
ス幅伸長回路１’と、遅延回路２と、論理ゲート６とを
有する。論理ゲート６は、遅延回路２の出力パルスを反
転するインバータと、ＯＲゲートとを有する。パルス発
生回路ＰＧ３は、正論理の入力パルスＩＮを入力し、負
正論理の出力パルス＊（φ）を出力する。パルス発生回
路ＰＧ３は、パルス発生回路ＰＧ１と比較すると、論理
ゲート６と、パルス幅伸長回路１’で用いる論理ゲート
７とが異なるが、他の構成は、パルス発生回路ＰＧ１と
同じである。
【００３８】図８は、パルス発生回路ＰＧ３におけるパ
ルス幅伸長回路１’の具体例を示す回路図である。
ルス幅伸長回路１’の具体例を示す回路図である。
【００３９】パルス幅伸長回路１’は、遅延回路４と、
論理ゲート７とを有し、正論理の入力信号ＴINを入力
し、正論理の出力信号ＴOUT を出力する回路である。論
理ゲート７は、ＯＲゲートである。
論理ゲート７とを有し、正論理の入力信号ＴINを入力
し、正論理の出力信号ＴOUT を出力する回路である。論
理ゲート７は、ＯＲゲートである。
【００４０】図９は、パルス発生回路ＰＧ３におけるパ
ルス幅伸長回路１’の動作を示すタイミングチャートで
ある。
ルス幅伸長回路１’の動作を示すタイミングチャートで
ある。
【００４１】図１０は、パルス発生回路ＰＧ３の動作を
示すタイミングチャートである。
示すタイミングチャートである。
【００４２】パルス発生回路ＰＧ３の動作は、基本的に
はパルス発生回路ＰＧ１の動作と同じであり、信号の極
性が反転している点だけが異なり、また、パルス発生回
路ＰＧ３においても、従来のパルス発生回路ＰＧよりも
出力パルスのパルス幅を遅延時間ｄ1 だけ大きくするこ
とができ、このために、動作マージン（＝パルス幅Ｔ1
−遅延時間ｄ2 ）を充分に確保することができ、しか
も、充分なパルス幅を有するパルス（入力パルスのパル
ス幅程度またはそれ以上のパルス幅を有するパルス）を
得ることができる。
はパルス発生回路ＰＧ１の動作と同じであり、信号の極
性が反転している点だけが異なり、また、パルス発生回
路ＰＧ３においても、従来のパルス発生回路ＰＧよりも
出力パルスのパルス幅を遅延時間ｄ1 だけ大きくするこ
とができ、このために、動作マージン（＝パルス幅Ｔ1
−遅延時間ｄ2 ）を充分に確保することができ、しか
も、充分なパルス幅を有するパルス（入力パルスのパル
ス幅程度またはそれ以上のパルス幅を有するパルス）を
得ることができる。
【００４３】図１１は、本発明の第４の実施例であるパ
ルス発生回路ＰＧ４を示す回路図である。
ルス発生回路ＰＧ４を示す回路図である。
【００４４】パルス発生回路ＰＧ４は、パルス幅伸長回
路１’がｎ個縦列に接続されている回路（ｎは２以上の
整数）と、遅延回路２と、論理ゲート６とを有するもの
であり、パルス発生回路ＰＧ３と比較すると、パルス幅
伸長回路１’がｎ個縦列に接続されている点が異なる。
路１’がｎ個縦列に接続されている回路（ｎは２以上の
整数）と、遅延回路２と、論理ゲート６とを有するもの
であり、パルス発生回路ＰＧ３と比較すると、パルス幅
伸長回路１’がｎ個縦列に接続されている点が異なる。
【００４５】図１２は、パルス発生回路ＰＧ４の動作を
示すタイミングチャートである。
示すタイミングチャートである。
【００４６】パルス発生回路ＰＧ４の動作は、基本的に
は、パルス発生回路ＰＧ２と同じであり、信号の極性が
反転している点だけが異なり、パルス発生回路ＰＧ４に
おいても、ｎ個目のパルス幅伸長回路１’が出力するパ
ルス（遅延回路２に入力されるパルス）のパルス幅は、
入力パルスＩＮのパルス幅よりも、遅延時間ｄ1 のｎ倍
だけ伸長され、出力パルスφのパルス幅Ｔ2 は、ｎ・
（遅延時間ｄ1 ）＋遅延時間ｄ2 であり、パルス発生回
路ＰＧ３に比べて、出力パルスφのパルス幅をさらに大
きくすることができる。したがって、パルス発生回路Ｐ
Ｇ４において、遅延時間ｄ2 を小さくすれば、パルス幅
伸長回路の動作マージン（＝パルス幅Ｔ1’−遅延時間
ｄ2 ）を充分に確保することができ、また、遅延時間ｄ
2 を小さくしたとしても、パルス伸長回路１の段数ｎを
増やせば、出力パルスφのパルス幅Ｔ2 を制御すること
ができる。
は、パルス発生回路ＰＧ２と同じであり、信号の極性が
反転している点だけが異なり、パルス発生回路ＰＧ４に
おいても、ｎ個目のパルス幅伸長回路１’が出力するパ
ルス（遅延回路２に入力されるパルス）のパルス幅は、
入力パルスＩＮのパルス幅よりも、遅延時間ｄ1 のｎ倍
だけ伸長され、出力パルスφのパルス幅Ｔ2 は、ｎ・
（遅延時間ｄ1 ）＋遅延時間ｄ2 であり、パルス発生回
路ＰＧ３に比べて、出力パルスφのパルス幅をさらに大
きくすることができる。したがって、パルス発生回路Ｐ
Ｇ４において、遅延時間ｄ2 を小さくすれば、パルス幅
伸長回路の動作マージン（＝パルス幅Ｔ1’−遅延時間
ｄ2 ）を充分に確保することができ、また、遅延時間ｄ
2 を小さくしたとしても、パルス伸長回路１の段数ｎを
増やせば、出力パルスφのパルス幅Ｔ2 を制御すること
ができる。
【００４７】また、パルス発生回路ＰＧ４におけるｎ個
のパルス幅伸長回路１’の各パルス伸長時間（遅延時
間）ｄ1 を、ｎ個のパルス幅伸長回路１’のうちの一部
または全てについて、異なった値に設定するように変形
してもよい。この変形例において、パルス発生回路ＰＧ
４と同様に、パルス発生回路ＰＧ３よりも、出力パルス
φのパルス幅をさらに大きくすることができる。この変
形例によれば、出力パルスφのパルス幅をより細かく設
定することができる。
のパルス幅伸長回路１’の各パルス伸長時間（遅延時
間）ｄ1 を、ｎ個のパルス幅伸長回路１’のうちの一部
または全てについて、異なった値に設定するように変形
してもよい。この変形例において、パルス発生回路ＰＧ
４と同様に、パルス発生回路ＰＧ３よりも、出力パルス
φのパルス幅をさらに大きくすることができる。この変
形例によれば、出力パルスφのパルス幅をより細かく設
定することができる。
【００４８】すなわち、上記各実施例は、入力パルスの
終了タイミングをトリガとして新たにパルスを発生する
回路において、上記入力パルスのパルス幅を伸長するパ
ルス幅伸長回路と、上記パルス幅伸長回路によって伸長
されたパルスと上記入力パルスとを用いて新たにパルス
を発生するパルス発生手段とを有するパルス発生回路の
例である。
終了タイミングをトリガとして新たにパルスを発生する
回路において、上記入力パルスのパルス幅を伸長するパ
ルス幅伸長回路と、上記パルス幅伸長回路によって伸長
されたパルスと上記入力パルスとを用いて新たにパルス
を発生するパルス発生手段とを有するパルス発生回路の
例である。
【００４９】上記各実施例によれば、入力パルスのパル
ス幅を伸長する回路を有し、それによって伸長されたパ
ルスと入力パルスとを用いて新たにパルスを発生するこ
とによって、動作マージンを充分に確保することがで
き、しかも、入力パルスのパルス幅程度またはそれ以上
のパルス幅を有するパルスを発生することができる。
ス幅を伸長する回路を有し、それによって伸長されたパ
ルスと入力パルスとを用いて新たにパルスを発生するこ
とによって、動作マージンを充分に確保することがで
き、しかも、入力パルスのパルス幅程度またはそれ以上
のパルス幅を有するパルスを発生することができる。
【００５０】したがって、ＳＲＡＭにおけるライトリカ
バリ期間中にワード線やセンス回路を非活性に制御する
場合に、上記実施例のパルス発生回路ＰＧ１〜ＰＧ４を
利用すれば、非活性期間を従来よりも長くすることがで
き、したがって、ＳＲＡＭをさらに低電力化することが
できる。特に、サイクル時間の長いＳＲＡＭに適用すれ
ば、より多く低電力化することができる。
バリ期間中にワード線やセンス回路を非活性に制御する
場合に、上記実施例のパルス発生回路ＰＧ１〜ＰＧ４を
利用すれば、非活性期間を従来よりも長くすることがで
き、したがって、ＳＲＡＭをさらに低電力化することが
できる。特に、サイクル時間の長いＳＲＡＭに適用すれ
ば、より多く低電力化することができる。
【００５１】また、パルス幅を大きくしても動作マージ
ンを充分に確保できるので、電源電圧の変動等による誤
動作を防止することができ、特に、電源電圧変動の影響
を受けやすい低電圧動作のＳＲＡＭに適用すれば、電源
電圧の変動等による誤動作をより多く防止することがで
きる。
ンを充分に確保できるので、電源電圧の変動等による誤
動作を防止することができ、特に、電源電圧変動の影響
を受けやすい低電圧動作のＳＲＡＭに適用すれば、電源
電圧の変動等による誤動作をより多く防止することがで
きる。
【００５２】上記の場合、上記パルス発生手段は、上記
パルス幅伸長回路が出力するパルスを遅延させる遅延回
路と、上記入力パルスの終了時点から、上記遅延回路が
出力するパルスの終了時点までの間のパルス幅を有する
パルスを、上記新たなパルスとして出力する論理ゲート
とを有する手段である。また、上記パルス幅伸長回路
は、上記パルス幅伸長回路が複数縦続接続されている回
路であり、これによって、パルスの伸長時間を大きくす
ることができる。さらに、上記複数縦続接続されている
パルス幅伸長回路のそれぞれは、それぞれの出力パルス
のパルス幅が個別に制御されている回路であり、これに
よって、パルス発生回路全体のパルス伸長時間を細かく
制御することができる。
パルス幅伸長回路が出力するパルスを遅延させる遅延回
路と、上記入力パルスの終了時点から、上記遅延回路が
出力するパルスの終了時点までの間のパルス幅を有する
パルスを、上記新たなパルスとして出力する論理ゲート
とを有する手段である。また、上記パルス幅伸長回路
は、上記パルス幅伸長回路が複数縦続接続されている回
路であり、これによって、パルスの伸長時間を大きくす
ることができる。さらに、上記複数縦続接続されている
パルス幅伸長回路のそれぞれは、それぞれの出力パルス
のパルス幅が個別に制御されている回路であり、これに
よって、パルス発生回路全体のパルス伸長時間を細かく
制御することができる。
【００５３】
【発明の効果】本発明によれば、入力パルスよりもパル
ス幅の大きいパルスを出力することができ、また、入力
パルスのパルス幅に近いパルス幅を有するパルスを発生
する場合でも、電源ノイズ等によってパルスの発生タイ
ミングがずれないという効果を奏する。
ス幅の大きいパルスを出力することができ、また、入力
パルスのパルス幅に近いパルス幅を有するパルスを発生
する場合でも、電源ノイズ等によってパルスの発生タイ
ミングがずれないという効果を奏する。
【図１】本発明の第１の実施例であるパルス発生回路Ｐ
Ｇ１の回路図である。
Ｇ１の回路図である。
【図２】パルス発生回路ＰＧ１におけるパルス幅伸長回
路１の具体例を示す回路図である。
路１の具体例を示す回路図である。
【図３】上記実施例例におけるパルス幅伸長回路１の動
作を示すタイミングチャートである。
作を示すタイミングチャートである。
【図４】パルス発生回路ＰＧ１の動作を示すタイミング
チャートである。
チャートである。
【図５】本発明の第２の実施例であるパルス発生回路Ｐ
Ｇ２を示す回路図である。
Ｇ２を示す回路図である。
【図６】パルス発生回路ＰＧ２の動作を示すタイミング
チャートである。
チャートである。
【図７】本発明の第３の実施例であるパルス発生回路Ｐ
Ｇ３を示す回路図である。
Ｇ３を示す回路図である。
【図８】パルス発生回路ＰＧ３におけるパルス幅伸長回
路１’の具体例を示す回路図である。
路１’の具体例を示す回路図である。
【図９】パルス発生回路ＰＧ３におけるパルス幅伸長回
路１’の動作を示すタイミングチャートである。
路１’の動作を示すタイミングチャートである。
【図１０】パルス発生回路ＰＧ３の動作を示すタイミン
グチャートである。
グチャートである。
【図１１】本発明の第４の実施例であるパルス発生回路
ＰＧ４を示す回路図である。
ＰＧ４を示す回路図である。
【図１２】パルス発生回路ＰＧ４の動作を示すタイミン
グチャートである。
グチャートである。
【図１３】従来のパルス発生回路ＰＧを示す図である。
【図１４】従来のパルス発生回路ＰＧに使用されている
遅延回路２の具体例を示す図である。
遅延回路２の具体例を示す図である。
【図１５】従来のパルス発生回路ＰＧの動作を示すタイ
ミングチャートである。
ミングチャートである。
ＰＧ１〜ＰＧ４…パルス発生回路、 １、１’…パルス幅伸長回路、 ２、４…遅延回路、 ３、５、６、７…論理ゲート、 ８…インバータゲート、 Ｔ1 、Ｔ1 ’、Ｔ2 …パルス幅、 ｄ1 、ｄ2 …遅延時間。
Claims (4)
- 【請求項１】 入力パルスの終了タイミングをトリガと
して新たにパルスを発生する回路において、 上記入力パルスのパルス幅を伸長するパルス幅伸長回路
と；上記パルス幅伸長回路によって伸長されたパルスと
上記入力パルスとを用いて新たにパルスを発生するパル
ス発生手段と；を有することを特徴とするパルス発生回
路。 - 【請求項２】 請求項１において、 上記パルス発生手段は、 上記パルス幅伸長回路が出力するパルスを遅延させる遅
延回路と；上記入力パルスの終了時点から、上記遅延回
路が出力するパルスの終了時点までの間のパルス幅を有
するパルスを、上記新たなパルスとして出力する論理ゲ
ートと；を有する手段であることを特徴とするパルス発
生回路。 - 【請求項３】 請求項１において、 上記パルス幅伸長回路は、上記パルス幅伸長回路が複数
縦続接続されている回路であることを特徴とするパルス
発生回路。 - 【請求項４】 請求項２において、 上記複数縦続接続されているパルス幅伸長回路のそれぞ
れは、それぞれの出力パルスのパルス幅が個別に制御さ
れている回路であることを特徴とするパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10062116A JPH11251876A (ja) | 1998-02-26 | 1998-02-26 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10062116A JPH11251876A (ja) | 1998-02-26 | 1998-02-26 | パルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11251876A true JPH11251876A (ja) | 1999-09-17 |
Family
ID=13190775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10062116A Pending JPH11251876A (ja) | 1998-02-26 | 1998-02-26 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11251876A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008035544A (ja) * | 2007-09-13 | 2008-02-14 | Mitsubishi Electric Corp | パルス発生回路 |
| JP2010277608A (ja) * | 2010-09-01 | 2010-12-09 | Renesas Electronics Corp | クロック制御回路 |
-
1998
- 1998-02-26 JP JP10062116A patent/JPH11251876A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008035544A (ja) * | 2007-09-13 | 2008-02-14 | Mitsubishi Electric Corp | パルス発生回路 |
| JP2010277608A (ja) * | 2010-09-01 | 2010-12-09 | Renesas Electronics Corp | クロック制御回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7489172B2 (en) | DLL driver control circuit | |
| JP2697633B2 (ja) | 同期型半導体記憶装置 | |
| US20050243629A1 (en) | Apparatus for controlling self-refresh period in memory device | |
| JP3094984B2 (ja) | パルス発生回路 | |
| JPH0896574A (ja) | 半導体記憶装置 | |
| JP3953691B2 (ja) | 集積回路及び同期型半導体メモリ装置 | |
| KR20100095830A (ko) | 글리치 프리 및 파워 세이빙 기능을 갖는 시프트 레지스터 회로 | |
| US7280418B2 (en) | Internal voltage generation control circuit and internal voltage generation circuit using the same | |
| KR20050076285A (ko) | 반도체 메모리 장치에서의 데이터 샘플링 방법 및 그에따른 데이터 샘플링 회로 | |
| JP2805466B2 (ja) | メモリのアドレス遷移検出回路 | |
| JP2004104681A (ja) | 入力バッファ回路 | |
| JP5096815B2 (ja) | スモールクロックバッファを備えるメモリ装置 | |
| JPH11251876A (ja) | パルス発生回路 | |
| JP2006309915A (ja) | 半導体メモリ素子 | |
| JP2981870B2 (ja) | ライト制御回路 | |
| JPS62270098A (ja) | 半導体センス回路 | |
| JP2002016482A (ja) | データ一時記憶装置 | |
| KR100605572B1 (ko) | 반도체메모리소자 | |
| JP2908776B2 (ja) | メモリ装置用ライトリカバリ保障回路及び動作信号制御方法 | |
| JP3970799B2 (ja) | 遅延同期ループの遅延ライン制御回路 | |
| KR20040100673A (ko) | 컬럼 어드레스 전송 구조 및 방법 | |
| JP2001344977A (ja) | 半導体記憶装置 | |
| KR960008135B1 (ko) | 어드레스 입력 버퍼 회로 | |
| JPH1145581A (ja) | 半導体記憶装置 | |
| JPH0765577A (ja) | 半導体記憶装置の出力回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040305 |