JPH11243405A

JPH11243405A - 非同期式シリアル通信方式

Info

Publication number: JPH11243405A
Application number: JP4562498A
Authority: JP
Inventors: Hiroaki Nishimoto; 浩秋西本
Original assignee: NEC IC Microcomputer Systems Co Ltd
Current assignee: NEC IC Microcomputer Systems Co Ltd
Priority date: 1998-02-26
Filing date: 1998-02-26
Publication date: 1999-09-07

Abstract

(57)【要約】【課題】マスタとスレーブの送受信部を単一機器に削減
し、信号線をバス形式として、非同期シリアル通信シス
テムのチップサイズの縮小化を図る。【解決手段】送受信部１−１／データ処理部１−２を含
むマスタ１と、送受信部２−１／データ処理部２−２を
含むマスタ２と、これらのマスタとの通信を行うスレー
ブ３、４および５とを備えて構成され、スレーブ３、４
および５には、それぞれ、マスタ１および２の送受信部
に接続される送受信部３−１／周辺回路部３−２、送受
信部４−１／周辺回路部４−２および送受信部５−１／
周辺回路部５−２が設けられている。各マスタおよび各
スレーブ内の送受信部としては、全て同一の機能回路要
素により構成されており、且つまた、対応するマスタま
たはスレーブの数に関係なく、それぞれ単一の構成要素
として組み込まれている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は非同期式シリアル通
信方式に関し、特にマスタとスレーブにより形成される
非同期式シリアル通信方式に関する。

【０００２】

【従来の技術】一般に、この種の非同期式シリアル通信
方式としては、上述のように、主として、当該通信方式
を制御する一つ以上のマスタと、複数のスレーブとを含
んで形成されており、２線式を主流にして、前記マスタ
およびスレーブに内蔵されるマイクロコンピュータ等を
含む内部装置相互間におけるデータ通信用として使用さ
れている。通常においては、このように、データの送信
中に、同時にデータ受信をも可能とするために、上記の
２線式による全二重通信ができるように形成されている
が、多くの場合、データ通信運用時においては、データ
送信とデータ受信とを区分けして、半二重通信により運
用しているものが多い。このような従来の非同期式シリ
アル通信方式の１例のシステム構成が図６に示される。
図６に示されるように、当該従来例は、マスタ２８およ
び２９と、これらのマスタによる通信制御作用を介し
て、対応するマスタとの通信を行うスレーブ３０、３１
および３２とを備えて構成される。

【０００３】マスタ２８は、対応するスレーブとの間の
データ送受信を行う送受信部２８−１、２８−２および
２８−３と、制御手段としてのマイクロコンピュータ等
を含むデータ処理部２８−４とにより構成されており、
マスタ２９は、同様に、対応するスレーブとの間のデー
タ送受信を行う送受信部２９−１、２９−２および２９
−３と、マイクロコンピュータ等を含むデータ処理部２
９−４とにより構成されている。また、スレーブ３０
は、対応するマスタとの間のデータ送受信を行う送受信
部３０−１および３０−２と、制御手段としてのマイク
ロコンピュータを含み、ＲＯＭ系／ＲＡＭ系の記憶媒体
が搭載された記憶装置、または受信データを基に他の装
置／システム等を制御する制御部等を含む周辺回路部３
０−３とにより構成されており、同様に、他のスレーブ
３１および３２においても、それぞれ、同数の送受信部
と周辺回路部により構成されている。なお、非同期式シ
リアル通信方式においては、これらのマスタとスレーブ
との間のデータ送受信は、基本的には、１線式または２
線式の信号線を介して行われているが、上述しているよ
うに、一般的には２線式が主流となっている。しかしな
がら、図６においては、信号線の区別をすることなく簡
略化して単線表示されている。図６より明らかによう
に、本従来例においては、各マスタおよび各スレーブに
は、それぞれ対応するスレーブまたはマスタの数に対応
する数量の送受信部が設けられている。

【０００４】図６の非同期式シリアル通信方式におい
て、これらのマスタおよびスレーブに含まれる送受信部
の例としては、例えば、特開平０５−２２２６１号公報
において、半二重通信に対応する１線式双方向通信と、
全２重通信に対応する２線式双方向通信とを切替えて行
うことのできる双方向通信装置が示されている。なお、
以下においては、当該双方向通信装置を、図６に適合さ
せて名称を送受信部として呼称するものとする。図７
は、当該送受信部の構成を示すブロック図として、マス
タ２８に含まれる送受信部２８−１を抽出して、その内
部構成を示したブロック図である。なお、他のマスタお
よびスレーブに含まれる送受信部の内部構成も図７のブ
ロック図と同様である。

【０００５】図７に示されるように、本従来例の送信部
２８−１は、対応するマスタまたはスレーブからのデー
タが受信入力される受信端子４８、対応するマスタまた
はスレーブに対するデータが送信出力される送信端子４
９、内部のデータ処理部２８−４に対するデータバスが
接続されるデータバス端子５０および内部のデータバス
５１に対応して、受信データの入力を受けて格納する受
信シフトレジスタ３３と、受信シフトレジスタ３３に所
定ビット分格納されているデータを、データバス５１に
転送出力する受信バッファレジスタ３４と、送信端子４
９を介して、格納されている送信データを出力する送信
シフトレジスタ３５と、データ処理部２８−４より、デ
ータバス５１を介して転送されてくる送信用のデータを
受けて、前記送信シフトレジスタ３５に出力する送信バ
ッファレジスタ３６と、送受信の基本タイミング信号を
生成出力するボーレート・ジェネレータ３７と、前記基
本タイミング信号と受信データのスタートビットの入力
を受けて、受信時に受信クロック信号を生成し、受信シ
フトレジスタ３３のシフトタイミングを制御する受信ク
ロック制御回路３８と、受信クロック制御回路３８より
出力される受信クロックの周波数を１６分周して、受信
シフトレジスタ３３に出力する１／１６分周器３９と、
送信時に、前記基本タイミング信号の入力を受けて送信
クロックを生成し、送信シフトレジスタ３５のシフトタ
イミングを制御する送信クロック制御回路４０と、送信
クロック制御回路４０より出力される送信クロックの周
波数を１６分周して出力する１／１６分周器４１と、デ
ータ処理部２８−４に含まれるマイクロコンピュータ
（図示されない）から、データバス５１を介して転送さ
れてくる設定指示により、データの送信要求を指示する
送信要求フラグ４２と、受信データの入力を受けて、当
該受信データのスタートビットを検出するスタートビッ
ト検出器４３と、前記マイクロコンピュータによる設定
指示により、動作モードをマスタモードまたはスレーブ
モードに切替制御するスレーブ／マスタ切替フラグ４４
と、スレーブ／マスタ切替フラグ４４によるモード切替
制御に伴ないオン／オフ制御されるスイッチ４５と、前
記送信クロック制御回路４０より出力される送信クロッ
クの入力を受けて、送信シフトレジスタ３５より出力さ
れる送信データに対する、スタートビットまたは当該ス
タートビットの付加または付加禁止を規定する信号を出
力するスタートビット発生器４６と、前記マイクロコン
ピュータによる設定指示により、前記スタートビットを
監視し、受信クロック制御回路２８および送信クロック
制御回路４０を制御する受信許可フラグ４７を備えて構
成される。

【０００６】図７において、送受信部２８−１の動作モ
ードは、データバス５０を介して、スレーブ・マスタ切
替フラグ４４に対して転送されてくる、データ処理部２
８−４に含まれる前記マイクロコンピュータからの指示
を受けて設定される。上記のマイクロコンピュータの指
示により、動作モードがマスタモードに設定される場合
には、スタートビット検出器４３において検出生成され
るスタートビットの出力が許可されるとともにスイッチ
４５がオフとなり、当該スタートビットによる送信クロ
ック制御回路４０に対する制御作用は禁止され、受信ク
ロック制御回路３８に対する制御作用は許可される動作
状態になる。これにより、マスタモードにおいては、送
信シフトレジスタ３５より、送信端子４９を介して出力
される送信データは、自身の出力するスタートビットに
同期して出力されるとともに、受信端子４７を介して入
力される受信データは、スタートビット検出器４３にお
いて検出される受信データのスタートビットに同期し
て、受信シフトレジスタ３３に逐次入力される。また、
動作モードがスレーブモードに設定される場合には、ス
イッチ４５がオンとなり、前記スタートビットによる送
信クロック制御回路４０および受信クロック制御回路３
８に対する制御作用が共に許可されるとともに、スター
トビット発生器４６により、送信端子４９に対する付加
出力が禁止される状態となる。これにより、スレーブモ
ードにおいては、送信端子４９および受信端子４８を介
して、それぞれ送信シフトレジスタ３５および受信シフ
トレジスタ３５にを介して行われるデータの送受信は、
共にスタートビット検出器４３より出力される受信デー
タのスタートビットに同期した状態にて行われる。

【０００７】従って、倒えば、当該マスタ２８と、対応
するスレーブ３０との間において通信を行う場合におい
て、マスタ２８およびスレーブ３０の双方において、そ
れぞれマスタモードが設定される場合には、上述の送受
信部における動作機能により、これらのマスタ２８とス
レーブ３０の間は、２線式双方向シリアル通信が行われ
る動作状態となり、またマスタ２８においてマスタモー
ドが設定され、スレーブ３０においてスレーブモードが
設定される場合には、１線式双方向シリアル通信が行わ
れる動作状態となる。このことは、マスタ２８と、スレ
ーブ３１または３２との間において通信が行われる場
合、マスタ２９と、スレーブ３０または３１または３２
との間において通信が行われる場合においても同様であ
る。

【０００８】

【発明が解決しようとする課題】上述した従来の非同期
式シリアル通信方式においては、複数のマスタが存在し
ており、マスタ・スレーブ間において１線式双方向シリ
アル通信を行う場合に、例えば、図６において、マスタ
２８とマスタ２９の二つのマスタ装置から一つのスレー
ブ３０に対して通信が行われる動作状態においては、双
方のマスタのデータ送信要求が競合状態となり、対応す
るスレーブ３０においては、当該競合により両マスタか
ら受信されるデータが重畳されて、図８に示されるよう
に、マスタ２８より送られてくるデータ（図８（ａ）参
照）と、マスタ２９より送られてくるデータ（図８
（ｂ）参照）は、全く異なるデータ（図８（ｃ）参照）
に変貌する。従って、従来の非同期式シリアル通信方式
においては、マスタ・スレーブ間において、正常な１線
式双方向シリアル通信を保持するためには、１対１の対
応関係にあるマスタとスレーブとの間の通信に限定せざ
る得ないという欠点がある。

【０００９】また、各マスタ内には、対応するスレーブ
の数に応じて、同数の送受信部を設けることが必要とな
り、また各スレーブ内においても、対応するマスタの数
に応じて、同数の送受信部を設けることが必要となる。
このために、マスタ内およびスレーブ内の機器構成規模
と、相互間を連結する信号線の数量が徒らに増大し、シ
ステムを形成する半導体チップにおける占有面積が増大
するという欠点がある。

【００１０】更に、スタートビットを発行する権利がマ
スタに付与されているが、マスタ間に信号線を設けて、
当該マスタ間において非同期式シリアル通信を行う場合
には、相互間において、送受信時におけるデータに対す
る判断基準が明確でないために、通信動作状態として
は、これらのマスタ間における２線式双方向シリアル通
信機能に限定せざるを得ず、従って、マスタ間において
は、１線式双方向シリアル通信を選択して行うことがで
きないという欠点がある。

【００１１】

【課題を解決するための手段】本発明の非同期式シリア
ル通信方式は、少なくとも１つ以上のマスタと、少なく
とも１つ以上のスレーブとを備え、これらのマスタとス
レーブとの間に、データ伝送用として機能する信号線が
連結されて形成される非同期式シリアル通信方式におい
て、前記マスタならびにスレーブに含まれるデータ送受
信手段として、それぞれ同一機能構成の双方向通信機能
を有する単一の送受信手段を、各マスタならびに各スレ
ーブごとに個別に備えることを特徴としている。

【００１２】なお、前記信号線としては、前記各マスタ
内の送受信手段および前記各スレーブ内の送受信手段を
相互に連結するデータバス形式により形成し、複数のス
レーブが存在する場合において、当該データバスを介し
て、任意のマスタより前記複数のスレーブに対して、１
線式双方向のデータ送受信を行うことを可能にするとと
もに、複数のマスタが存在する場合において、任意のマ
スタ相互間においても、当該データバスを介して、１線
式双方向のデータ送受信を行うことを可能とするように
してもよい。

【００１３】また、前記送受信手段には、複数のマスタ
より前記データバスに対して送信データが同時に出力さ
れた場合に、自己の送信データと受信されたデータバス
上のデータとを比較照合し、当該比較照合結果を参照し
て、自己からの送信データが、当該データバスを確保す
ることができたか否かを判定するデータビット比較手段
を備えてもよく、また自己の送信データによるデータバ
ス確保が成功した場合には、当該送信成功／失敗設定手
段に「成功」を設定し、当該送信データによるデータバ
ス確保が失敗した場合には、送信成功／失敗保持手段に
「失敗」を設定する送信成功／失敗設定手段を備えるよ
うにしてもよく、また前記データバスの使用状態を検知
することにより当該データバスが使用中であるか否かを
判定し、使用中である場合にはデータ送信を保留し、使
用中でない場合にはデータ送信を開始するように制御作
用を行うバス監視手段を備えておき、データ送信時にお
いては、当該バス監視手段により、送信直前のデータバ
スの使用状態を検知し、その判定結果に応じて、適宜に
データ送信の開始／保留／再送信等を実行するようにし
てもよい。

【００１４】更に、前記送受信手段においては、前記デ
ータバスの使用状態を検知することにより当該データバ
スが使用中であるか否かを判定し、使用中である場合に
はデータ送信を保留し、使用中でない場合にはデータ送
信を開始するように制御作用を行うバス監視手段を備え
ており、データ送信時においては、当該バス監視手段に
より、送信直前のデータバスの使用状態を検知し、その
判定結果に応じて、適宜にデータ送信の開始／保留／再
送信等を実行するとともに、制御手段として機能する所
定のマイクロコンピュータにおいて、プログラムによ
り、データバスが使用中でないことが検知されるまでの
リリース検知時間情報を予め設定しておくことにより、
当該リリース検知時間情報を参照して、自動的にデータ
送信を行うようにしてもよい。

【００１５】

【発明の実施の形態】次に、本発明について図面を参照
して説明する。

【００１６】図１は本発明の１実施形態のシステム構成
を示すブロック図であり、図１に示されるように、マス
タ１および２と、これらのマスタによる通信制御作用を
介して、対応するマスタとの通信を行うスレーブ３、４
および５とを備えて構成される。マスタ１は、対応する
スレーブとの間のデータ送受信を行う送受信部１−１
と、制御手段としてのマイクロコンピュータ（図示され
ない）を含むデータ処理部１−２により構成されてお
り、マスタ２は、同様に、対応するスレーブとの間のデ
ータ送受信を行う送受信部２−１と、制御手段としての
マイクロコンピュータ（図示されない）を含むデータ処
理部２−２により構成されている。また、スレーブ３
は、対応するマスタとの間のデータ送受信を行う送受信
部３−１と、制御手段としてのマイクロコンピュータを
含み、ＲＯＭ系／ＲＡＭ系の記憶媒体が搭載された記憶
手段、または受信データを基に他の装置／システム等を
制御する制御手段等を含む周辺回路部３−２により構成
され、同様に、他のスレーブ４および５においても、そ
れぞれ、送受信部と周辺回路部により構成されている。
前述の従来例の場合とは異なり、本実施形態において
は、各マスタおよび各スレーブ内の送受信部としては、
相互に対応するマスタおよびスレーブの数に関係なく、
それぞれ単一の送受信部のみを備えて機器構成が簡略化
されており、またマスタとスレーブ間およびマスタ相互
間の信号線もデータバス形式に設定されて、集約化され
ている。１適用例として、例えば、本発明を半導体装置
上において形成される非同期式シリアル通信方式に適用
する場合には、当該半導体チップの小型化を図ることも
可能である。

【００１７】また、図２は、各マスタおよび各スレーブ
において、共通して設けられている同一構成の送受信部
の１実施例を示すブロック図であり、説明の都合上、図
面表示上は、マスタ１に含まれる送受信部１−１を抽出
して、その内部構成を示したブロック図である。なお、
念のため、他のマスタ２およびスレーブ３−１、４−１
および５−１に含まれる送受信部の内部構成も、図２の
ブロック図と全く同様である。図２に示されるように、
本実施例の送受信部１−１は、受信端子２３、送信端子
２４、データバス端子２５およびデータバス２７に対応
して、受信シフトレジスタ６と、受信バッファレジスタ
７と、送信シフトレジスタ８と、送信バッファレジスタ
９と、ポーレート・ジェネレータ１０と、受信クロック
制御回路１１と、１／１６分周器１２および１４と、送
信クロック制御回路１３と、受信許可フラグ１５と、送
信要求フラグ１６と、スタートビット検出器１７と、ス
タートビット発生器１８と、スレーブ／マスタ切替フラ
グ１９と、ビット比較回路２０と、送信成功／失敗フラ
グ２１と、バス監視回路２２とを備えて構成される。な
お、ビット比較回路２０、送信成功／失敗フラグ２１お
よびバス監視回路２２は、本発明において新たに付加さ
れた回路である。

【００１８】なお、上記の構成内容において、受信シフ
トレジスタ６、受信バッファレジスタ７、送信シフトレ
ジスタ８、送信バッファレジスタ９、ボーレート・ジェ
ネレータ１０、受信クロック制御回路１１、１／１６分
周器１２および１４、送信クロック制御回路１３、受信
許可フラグ１５、送信要求フラグ１６、スタートビット
検出器１７およびスレーブ／マスタ切替フラグ１９等の
動作機能は、それぞれ前記従来例の構成内容における、
受信シフトレジスタ３３、受信バッファレジスタ３４、
送信シフトレジスタ３５、送信バッファレジスタ３６、
ボーレート・ジェネレータ３７、受信クロック制御回路
３８、１／１６分周器３９および４１、送信クロック制
御回路４０、送信要求フラグ４２、スタートビット検出
器４３、スレーブ／マスタ切替フラグ４４および受信許
可フラグ４７等を含む、従来例と同一名称の構成要素の
動作機能については、前述の従来例の場合と同様であ
り、以下においては、前記従来例と共通する各構成要素
の動作機能および関連する動作内容については、重複し
て冗長にわたることを回避するために説明を省略するも
のとし、特に、本発明において新たに付加された特徴の
あるビット比較回路２０、送信成功／失敗フラグ２１お
よびバス監視回路２２に関わる動作内容を主眼として説
明するものとする。

【００１９】本実施形態の動作説明の例としては、始め
に、マスタ１とマスタ２のデータ送信タイミングが一致
しており、スレーブ３に対して、同時にデータが送信出
力される場合について説明するものとする。また、これ
らのマスタ１および２と、スレーブ３に含まれる送受信
部は、前述のように、全て同一構成であるために、当該
送受信部については、全て図２を参照して説明するもの
とする。なお、図３（ａ）、（ｂ）および（ｃ）、図４
（ａ）、（ｂ）および（ｃ）、および図５（ａ）、
（ｂ）および（ｃ）は、それぞれ、上記の動作状態にお
ける８ビットのデータ波形を示す動作タイミング図であ
る。また図３（ａ）、図４（ａ）および図５（ａ）は、
それぞれマスタ１の送信データ、マスタ２の送信データ
およびスレーブ３に受信されるデータを示しており、図
３は、両マスタの送信ビットデータのスタートビットの
タイミングが一致している場合のデータ競合状態を示
し、図４は、両マスタの送信ビットデータのスタートビ
ットのタイミングがずれている場合のデータ競合状態を
示し、図５は、データ競合が回避されている場合の動作
タイミング図を示している。

【００２０】上記のように、マスタ１とマスタ２のデー
タ送信タイミングが一致しているために、マスタ１の送
信データ“１１０１０１００”と、マスタ２の送信デー
タ“１１１０１０１０”のロウレベルのスタートビット
Ｓのタイミングも一致している（図３（ａ）および
（ｂ）参照）。マスタ１およびマスタ２において、スレ
ーブ３に対するデータ送信が発生すると、図２におい
て、両マスタのデータのスタートビットＳが、それぞれ
スタートビット検出器１７において検出されて、マスタ
１およびマスタ２からのスレーブ３に対するデータ送信
が開始され、またスレーブ３においてはデータ受信が開
始される。当該スタートビットＳに続いて、両マスタか
らは、図３（ａ）および（ｂ）に示されるように、送信
シフトジスタ８内のビットデータ＃１が送信出力される
が、その際には、受信端子２３を介して入力されるデー
タバス上のデータ“１”は、受信シフトレジスタ６に格
納されるとともに、受信シフトレジスタ６を介してビッ
ト比較回路２０に入力される。

【００２１】ここにおいて、本発明によるビット比較回
路２０および送信成功／失敗フラグ２１にかかわる動作
について、その要点を、前記動作例に先行して註釈的に
説明しておくものとする。本発明において、ビット比較
回路２０においては、送信シフトレジスタ８より送信出
力されたデータビットと、受信シフトレジスタ６より入
力されたビットデータとがビット単位レベルにおいて比
較照合され、両データが一致しているか否かが判定され
る。当該比較結果において、前記送信データと受信デー
タの全てのビットが相互に一致している場合には、当該
送信データが、対応するデータバスを介して、他のマス
タの送信データと競合することなく、正常状態において
送信することができたものであると判定されて、その判
定結果は、「成功」として送信成功／失敗フラグ２１に
設定され、データの送信が継続して行われる。また、比
較結果において、送信データと受信データの全てのビッ
トが一致していない場合には、受信シフトレジスタ６に
受信入力された前記受信データは、他のマスタからの送
信データであるものと判定されて、ビット比較回路２０
より、送信クロック制御回路１３に対して送信停止の制
御信号が送出され、当該マスタからのデータ送信が停止
されてデータバスはリリースされて、ビット比較回路２
０による判定結果は、「失敗」として送信成功／失敗フ
ラク２１に設定される。このことは、マスタ２における
送受信部２−１においても全く同様である。従って、本
実施形態においては、複数のマスタより、同時にデータ
が送信出力される動作状態においても、当該マスタ内の
送受信部内にビット比較回路を設け、当該ビット比較回
路により、送信データと受信されるデータバス上のデー
タ信号とが同一データであるか否かを判定することによ
り、データバスにおける不要のデータ競合状態が回避さ
れ、非同期式シリアル通信を正常に維持することができ
る。

【００２２】上述の両スタートビットＳが、図３（ａ）
および（ｂ）に示されるように同一タイミングの動作例
においては、マスタ１および２より送信出力されるビッ
トデータ＃１が双方とも“１”であり一致しているの
で、両マスタにおいては、ビット比較回路２０において
データバスが確保され、送信成功であるものと判定され
て、送信が継続して行われる。そして、受信動作状態に
あるスレーブ３においては、送受信部３−１の受信端子
２３を介して当該ビットデータ“１”が受信入力され、
受信シフトレジスタ６に格納される。なお、この動作状
態においては、受信動作状態にあるスレーブ装置３の送
受信部３−１において、ビット比較回路２０は稼働しな
い。このことは、図３（ａ）および（ｂ）に示されるよ
うに、ビットデータ＃２が送信出力されるタイミングに
おいても同様であり、両マスタの送信データのビットが
同一であるために、上記と同様の動作状態となる。しか
し、ビットデータ＃３が送信出力されるタイミングにお
いては、マスタ１からは、データビット“０”が送信出
力され、マスタ２からは、データビット“１”が送信出
力される。この場合には、上述のように、両送信データ
が同一のタイミングであるために、データバス上の送信
データのデータビットは論理積がとられて“０”とな
り、これを受けて、マスタ１においては、ビット比較回
路２０により送信成功と判定されて送信動作が継続して
行われ、またマスタ２においては、ビット比較回路２０
により、送信失敗と判定されて送信が停止されて、マス
タ１の送信データがスレーブ３において受信される動作
状態となる。そして、この動作状態以降においては、マ
スタ１からの送信データが、全てスレーブ３において受
信される動作状態となり、非同期式シリアル通信が正常
に維持されて、スレーブ３においては、図３（ｃ）に示
されるように、マスタ１からの送信データ“１１０１０
１００”が正常データとして受信される。

【００２３】また、本発明においては、バス監視回路２
２により、データ送信直前におけるデータバス上のデー
タ状態を検知することによって、当該データバスが使用
中であるか否かの判定が行われており、データバスが使
用中でない場合にはデータ送信が開始され、また使用中
である場合にはデータの送信は保留される。そして、送
信開始保留後において、信号線監視回路２２によりデー
タバスのリリース状態が判定されると、再度データ送信
が再開される。なお、このバス監視回路２２による制御
機能としては、例えば、マスタ装置１の場合、送受信部
内のデータバス２７を介して、データ処理部１−２に含
まれる制御手段として機能するマイクロコンピュータ
（図示されない）において、プログラムにより信号線リ
リースが検知されるまでの時間を予め設定しておくこと
により、当該信号線監視回路２２を介して、自動的に信
号線リリースが検知することが可能となり、これによ
り、自動的にマスタ装置１からのデータ送信を行うよう
にすることができる。このことは、マスタ装置２の送受
信部２−１においても同様であり、またスレーブ装置
３、４および５における送受信部３−１、４−１および
５−１においても同様である。従って、本実施形態にお
いては、１線式非同期通信時において、複数のマスタ装
置が存在する場合においても、任意のスレーブ装置に対
して適宜に通信を行うことが可能な、１線式非同期通信
システムを構成することが可能となる。

【００２４】このバス監視回路２２の動作機能に関連し
て、各マスタのデータ送信タイミングが、微妙に前後し
ている場合の動作について説明する。動作例としては、
マスタ１においてデータ送信が開始され、続いてマスタ
２よりデータ送信が開始され場合について、当該マスタ
２における動作につき説明するものとする。マスタ２に
おいては、送信開始時に当って、まず送受信部に設けら
れた送信要求フラグ１６より所定の送信要求信号がバス
監視回路２２に伝達され、これを受けて、バス監視回路
２２においては、受信端子２３における受信データの状
態が検知され、データバスか使用可能であるか否かが判
定される。この時点においては、受信端子２３における
受信状態としては、マスタ１からのロウレベルのスター
トビットＳの入力を受けて“０”となっており、これに
より、バス監視回路２２によって、対応するデータバス
がバスリリース状態にはなく、マスタ１により占有され
て使用中であるものと判定され、データバスがリリース
状態になるまでの間、データ送信の開始が保留される。
従って、この場合においては、図４（ａ）、（ｂ）およ
び（ｃ）に示されるように、マスタ１からのデータが、
そのまま送信されてスレーブ３において受信される。そ
して、データバスがリリース状態になった時点におい
て、バス監視回路２２より送信クロック回路１３に送信
要求信号が入力されて、データ送信が開始される。この
ことは、マスタ２により送信開始が先行される場合にお
いても同様であり、この場合には、マスタ２からの送信
データがスレーブ３に伝達される。従って、本発明にお
いては、送受信部内にバス監視回路２２を設けることに
より、データ送信時に当って、受信端子におけるデータ
受信状態を監視することにより、未然にデータバスにお
けるデータ競合状態を回避することが可能となる。

【００２５】図５（ａ）、（ｂ）および（ｃ）は、マス
タ１によるデータ送信が開始され、そのスタートビット
Ｓが送信出力されている状態において、マスタ２におい
て、当該スタートビットの検出後に、データ送信を開始
しようとした場合の動作例に対応するタイミング図であ
る。なお、図５における時間ｔ₁ 、ｔ₂ およびｔ₃ の関
係は、ｔ₁ ＝ｔ₂ 、ｔ₃ ＝２ｔ₁ である。この場合にお
いては、マスタ１よりスタートビットＳが送信出力さ
れ、マスタ２においては、前述のように、バス監視回路
２２による判定により送信開始は保留され、同時に、マ
スタ１のスタートビットＳはスタートビット検出器１７
において検出される。そして当該スタートビットの検出
後の時間ｔ₁ の間において、マスタ２においては、デー
タ送信を開始するために送信要求フラグ１６が設定さ
れ、送信要求フラグ１６の設定を受けて、バス監視回路
２２においては送信準備が開始される。しかしながら、
引続き、時間ｔ₁ 経過後における時間ｔ₂ の間におい
て、再度マスタ１から送信出力されるスタートビットＳ
が検出されるために、当該スタートビットＳの検出後、
更に時間ｔ₃ の間、データ送信の開始が保留される。そ
して、当該時間ｔ₃ の経過後において、マスタ２のバス
監視回路２２によりバスリリース状態が検知され、デー
タバスに対して、データ送信が開始される。なお、この
際には、データ処理部２−２に含まれる制御用のマイク
ロコンピュータにおいて、プラグラムにより、予めバス
リリースまでの所要時間情報が設定されている場合に
は、送受信部内のデータバス２７を介して、データ処理
部２−２より伝達されてくる当該時間情報を参照して、
自動的に効率よくデータ送信の開始を行うことも可能で
ある、

【００２６】

【発明の効果】以上説明したように、本発明は、マスタ
ならびにスレーブのデータ送受信手段に対して、自己の
送信ビットとデータバス上のデータをビットレベルにて
比較照合して、データバスのリリース状態を判定するビ
ット比較手段と、データバスより受信されるデータの状
態を監視して、送信開始の可否を判定するバス監視手段
と、送信データによるデータバス確保の成否を設定する
送信成功／失敗フラグを付加するとともに、マスタ間お
よびマスタ・スレーブ間の信号線をデータバス化するこ
とにより、任意のマスタとスレーブ間において、双方向
シリアル通信を行うことができるという効果が得られる
とともに、マスタおよびスレーブ内の送受信手段の数を
単一化することか可能となり、装置構成規模を縮小化す
ることができるという効果がある。

【００２７】また、当該効果に派生して、半導体装置に
より装置構成する場合には、半導チップサイズの小型化
を図ることができるという効果がある。

【００２８】更に、本発明においては、送受信手段内
に、上記の付加手段を設けることにより、マスタ間にお
いても、非同期式シリアル通信を行うことが可能になる
という効果がある。

【図面の簡単な説明】

【図１】本発明の１実施形態のシステム構成を示すブロ
ック図である。

【図２】本実施形態のマスタ装置／スレーブ装置に含ま
れる送受信部の１実施例を示すブロック図である。

【図３】前記１実施例におけるデータ競合状態を示すタ
イミング図（１）である。

【図４】前記１実施例におけるデータ競合状態を示すタ
イミング図（２）である。

【図５】前記１実施例におけるデータ競合状態を示すタ
イミング図（３）である。

【図６】従来例のシステム構成を示すブロック図であ
る。

【図７】従来例におけるデータ競合状態を示すタイミン
グ図である。

【符号の説明】

１、２、２８、２９マスタ１−１、２−１、３−１、４−１、５−１、２８−１〜
２８−３、２９−１〜１９−３、３０−１、３０−２、
３１−１、３１−２、３２−１、３２−２送受信部１−２、２−２、２８−４、２９−４データ処理部３、４、５、３０、３１、３２スレーブ３−２、４−２、５−２、３０−３、３１−３、３２−
３周辺回路部６、３３受信シフトレジスタ７、３４受信バッファレジスタ８、３５送信シフトレジスタ９、３６送信バッファレジスタ１０、３７ボーレート・ジェネレータ１１、３８受信クロック制御回路１２、１４、３９、４１１／１６分周器１３、４０送信クロック制御回路１５、４７受信許可フラグ１６、４２送信要求フラグ１７、４３スタートビット検出器１８、４６スタートビット発生器１９、４４スレーブ／マスタ切替フラグ２０ビット比較回路２１送信成功／失敗フラグ２２バス監視回路２３、４８受信端子２４、４９送信端子２５、５０データバス端子２７、５１データバス４５スイッチ

Claims

【特許請求の範囲】

【請求項１】少なくとも１つ以上のマスタと、少なく
とも１つ以上のスレーブとを備え、これらのマスタとス
レーブとの間に、データ伝送用として機能する信号線が
連結されて形成される非同期式シリアル通信方式におい
て、前記マスタならびにスレーブに含まれるデータ送受信手
段として、それぞれ同一機能構成の双方向通信機能を有
する単一の送受信手段を、各マスタならびに各スレーブ
ごとに個別に備えることを特徴とする非同期式シリアル
通信方式。
【請求項２】前記信号線が、前記各マスタ内の送受信
手段および前記各スレーブ内の送受信手段を相互に連結
するデータバス形式により形成され、複数のスレーブが
存在する場合において、当該データバスを介して、任意
のマスタより前記複数のスレーブに対して、１線式双方
向のデータ送受信を行うことを可能にするとともに、複
数のマスタが存在する場合において、任意のマスタ相互
間においても、当該データバスを介して、１線式双方向
のデータ送受信を行うことを可能とする請求項１記載の
非同期式シリアル通信方式。
【請求項３】前記送受信手段が、複数のマスタより前
記データバスに対して送信データが同時に出力された場
合に、自己の送信データと受信されたデータバス上のデ
ータとを比較照合し、当該比較照合結果を参照して、自
己からの送信データが、当該データバスを確保すること
ができたか否かを判定するデータビット比較手段を備え
ることを特徴とする請求項２記載の非同期式シリアル通
信方式。
【請求項４】前記送受信手段が、自己の送信データに
よるデータバス確保が成功した場合には、当該送信成功
／失敗設定手段に「成功」を設定し、当該送信データに
よるデータバス確保が失敗した場合には、送信成功／失
敗保持手段に「失敗」を設定する送信成功／失敗設定手
段を備えることを特徴とする請求項２または請求項３記
載の非同期式シリアル通信方式。
【請求項５】前記送受信手段が、前記データバスの使
用状態を検知することにより当該データバスが使用中で
あるか否かを判定し、使用中である場合にはデータ送信
を保留し、使用中でない場合にはデータ送信を開始する
ように制御作用を行うバス監視手段を備えており、デー
タ送信時においては、当該バス監視手段により、送信直
前のデータバスの使用状態を検知し、その判定結果に応
じて、適宜にデータ送信の開始／保留／再送信等を実行
することを特徴とする請求項２または請求項３または請
求項４記載の非同期式シリアル通信方式。
【請求項６】前記送受信手段が、前記データバスの使
用状態を検知することにより当該データバスが使用中で
あるか否かを判定し、使用中である場合にはデータ送信
を保留し、使用中でない場合にはデータ送信を開始する
ように制御作用を行うバス監視手段を備えており、デー
タ送信時においては、当該バス監視手段により、送信直
前のデータバスの使用状態を検知し、その判定結果に応
じて、適宜にデータ送信の開始／保留／再送信等を実行
するとともに、制御手段として機能する所定のマイクロ
コンピュータにおいて、プログラムにより、データバス
が使用中でないことが検知されるまでのリリース検知時
間情報を予め設定しておくことにより、当該リリース検
知時間情報を参照して、自動的にデータ送信を開始する
ことを特徴とする請求項２または請求項３または請求項
４記載の非同期式シリアル通信方式。