JPH11238852A - Capacitor of semiconductor device and its manufacture - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路、
特にＤＲＡＭ（Ｄｙｎａｍｉｃ ＲａｎｄａｍＡｃｃｅ
ｓｓ Ｍｅｍｏｒｙ）におけるキャパシタの構造及びそ
の製造方法に関するものである。[0001] The present invention relates to a semiconductor integrated circuit,
In particular, DRAM (Dynamic Random Access)
ss memory) and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】従来、このような分野の技術としては、
例えば、以下に示すようなものがあった。図６はかかる
従来の第１の円筒型積層キャパシタの製造工程断面図
（その１）、図７はそのキャパシタの製造工程断面図
（その２）である。2. Description of the Related Art Conventionally, techniques in such a field include:
For example, there are the following. FIG. 6 is a sectional view of a manufacturing process of the first conventional cylindrical multilayer capacitor (part 1), and FIG. 7 is a sectional view of a manufacturing process of the capacitor (part 2).
【０００３】（１）まず、図６（ａ）に示すように、Ｓ
ｉ基板１上にＳｉＯ2 膜２及びＳｉＮ膜３を形成し、そ
の上にレジスト膜４を塗布し、パターニングする。 （２）次に、図６（ｂ）に示すように、そのレジスト膜
４をマスクにしてＳｉＯ2 膜２及びＳｉＮ膜３をエッチ
ングする。その後レジスト膜４を除去する。 （３）その後、図６（ｃ）に示すように、多結晶シリコ
ン膜５をＣＶＤ法によって堆積する。(1) First, as shown in FIG.
An SiO 2 film 2 and a SiN film 3 are formed on an i-substrate 1, and a resist film 4 is applied thereon and patterned. (2) Next, as shown in FIG. 6B, the SiO 2 film 2 and the SiN film 3 are etched using the resist film 4 as a mask. After that, the resist film 4 is removed. (3) Thereafter, as shown in FIG. 6C, a polycrystalline silicon film 5 is deposited by a CVD method.
【０００４】（４）次に、図６（ｄ）に示すように、全
面をエッチバックする。 （５）次に、図６（ｅ）に示すように、その上部にＳｉ
Ｏ2 膜６を形成し、レジスト膜７を塗布し、パターニン
グする。 （６）次に、図７（ａ）に示すように、レジスト膜７を
マスクにＳｉＯ2 膜６をエッチングする。その後、レジ
スト膜７を除去する。(4) Next, as shown in FIG. 6D, the entire surface is etched back. (5) Next, as shown in FIG.
An O 2 film 6 is formed, a resist film 7 is applied and patterned. (6) Next, as shown in FIG. 7A, the SiO 2 film 6 is etched using the resist film 7 as a mask. After that, the resist film 7 is removed.
【０００５】（７）次に、図７（ｂ）に示すように、多
結晶シリコン膜８とＳｉＯ2 膜９をＣＶＤ法によって形
成する。 （８）次に、図７（ｃ）に示すように、ＳｉＯ2 膜９及
び多結晶シリコン膜８の全面エッチバックを行う。 （９）その後、図７（ｄ）に示すように、ＳｉＮ膜３を
ストッパ膜としてＳｉＯ2 膜６及びＳｉＯ2 膜９を除去
する。したがって、多結晶シリコン膜８からなる円筒電
荷蓄積電極が形成される。(7) Next, as shown in FIG. 7B, a polycrystalline silicon film 8 and a SiO 2 film 9 are formed by a CVD method. (8) Next, as shown in FIG. 7C, the entire surface of the SiO 2 film 9 and the polycrystalline silicon film 8 is etched back. (9) Thereafter, as shown in FIG. 7D, the SiO 2 film 6 and the SiO 2 film 9 are removed using the SiN film 3 as a stopper film. Therefore, a cylindrical charge storage electrode made of polycrystalline silicon film 8 is formed.
【０００６】（１０）その後、図７（ｅ）に示すよう
に、多結晶シリコン膜８上に容量絶縁膜１０を形成し、
電荷蓄積電極の対向電極となる多結晶シリコン膜１０Ａ
をＣＶＤ法によって堆積する。この素子は半導体集積回
路、特にＤＲＡＭにおいて、キャパシタとして使用され
ている。最近では、高集積化により素子の微細化が進
み、円筒構造のキャパシタにおいても十分な面積確保が
困難となってきた。つまり、これはキャパシタの蓄積容
量の低下を意味する。このため、キャパシタの容量を十
分に確保するために、電荷蓄積電極部での三次元化の試
みが数多くなされている。(10) Thereafter, as shown in FIG. 7E, a capacitor insulating film 10 is formed on the polycrystalline silicon film 8,
Polycrystalline silicon film 10A to be a counter electrode of charge storage electrode
Is deposited by a CVD method. This element is used as a capacitor in a semiconductor integrated circuit, especially in a DRAM. In recent years, elements have been miniaturized due to high integration, and it has become difficult to secure a sufficient area even for a capacitor having a cylindrical structure. That is, this means a decrease in the storage capacity of the capacitor. For this reason, many attempts have been made to make the charge storage electrode portion three-dimensional in order to sufficiently secure the capacitance of the capacitor.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、上記し
た従来の方法では、以下のような問題があった。電荷蓄
積電極の表面積を広げようとする試みとして、微細な凹
凸を持つシリコン膜を形成する方法がある。この微細な
凹凸を持つシリコン膜の製造方法を以下に説明する。However, the above-mentioned conventional method has the following problems. As an attempt to increase the surface area of the charge storage electrode, there is a method of forming a silicon film having fine irregularities. A method for manufacturing a silicon film having fine irregularities will be described below.
【０００８】図８は従来の第２の円筒型積層キャパシタ
の製造工程断面図（その１）、図９はそのキャパシタの
製造工程断面図（その２）である。 （１）まず、図８（ａ）に示すように、Ｓｉ基板１１上
にＳｉＯ2 膜１２及びＳｉＮ膜１３を形成し、その上に
レジスト膜１４を塗布し、パターニングする。 （２）次に、図８（ｂ）に示すように、レジスト膜１４
をマスクにして、ＳｉＯ2 膜１２及びＳｉＮ膜１３をエ
ッチングする。その後、レジスト膜１４を除去する。FIG. 8 is a sectional view of a manufacturing process of a second conventional cylindrical multilayer capacitor (part 1), and FIG. 9 is a sectional view of a manufacturing process of the capacitor (part 2). (1) First, as shown in FIG. 8A, a SiO 2 film 12 and a SiN film 13 are formed on a Si substrate 11, and a resist film 14 is applied thereon and patterned. (2) Next, as shown in FIG.
Is used as a mask to etch the SiO 2 film 12 and the SiN film 13. After that, the resist film 14 is removed.
【０００９】（３）その後、図８（ｃ）に示すように、
多結晶シリコン膜１５をＣＶＤ法によって堆積する。 （４）次に、図８（ｄ）に示すように、全面をエッチバ
ックする。 （５）次に、図８（ｅ）に示すように、その上部にＳｉ
Ｏ2 膜１６を形成し、レジスト膜１７を塗布し、このレ
ジスト膜１７をパターニングする。(3) Thereafter, as shown in FIG.
A polycrystalline silicon film 15 is deposited by a CVD method. (4) Next, as shown in FIG. 8D, the entire surface is etched back. (5) Next, as shown in FIG.
An O 2 film 16 is formed, a resist film 17 is applied, and the resist film 17 is patterned.
【００１０】（６）次に、図９（ａ）に示すように、レ
ジスト膜１７をマスクにＳｉＯ2 膜１６をエッチングす
る。その後、レジスト膜１７を除去する。 （７）続いて、図９（ｂ）に示すように、多結晶シリコ
ン膜１８と多結晶シリコン球１９及びＳｉＯ2 膜２０を
ＣＶＤ法によって形成する。 （８）その後、図９（ｃ）に示すように、ＳｉＯ2 膜２
０及び多結晶シリコン膜１８と多結晶シリコン球１９の
全面エッチバックを行う。(6) Next, as shown in FIG. 9A, the SiO 2 film 16 is etched using the resist film 17 as a mask. After that, the resist film 17 is removed. (7) Subsequently, as shown in FIG. 9B, a polycrystalline silicon film 18, a polycrystalline silicon sphere 19, and an SiO 2 film 20 are formed by a CVD method. (8) Then, as shown in FIG. 9 (c), SiO 2 film 2
The entire surface of the 0 and polycrystalline silicon films 18 and the polycrystalline silicon spheres 19 is etched back.
【００１１】（９）その後、図９（ｄ）に示すように、
ＳｉＮ膜１３をストッパ膜としてＳｉＯ2 膜１６及びＳ
ｉＯ2 膜２０を除去する。 （１０）その後、多結晶シリコン膜１８と多結晶シリコ
ン球１９上に容量絶縁膜１９Ａを形成し、電荷蓄積電極
の対向電極となる多結晶シリコン膜１９ＢをＣＶＤ法に
よって堆積する。(9) Thereafter, as shown in FIG.
Using the SiN film 13 as a stopper film, the SiO 2 film 16 and S
The iO 2 film 20 is removed. (10) Thereafter, a capacitance insulating film 19A is formed on the polycrystalline silicon film 18 and the polycrystalline silicon sphere 19, and a polycrystalline silicon film 19B serving as a counter electrode of the charge storage electrode is deposited by a CVD method.
【００１２】しかし、上記に述べた方法では、ＳｉＯ2
膜２０はフロン系のラジカルを含むガスによりエッチン
グされる。これに対して多結晶シリコン膜１８と多結晶
シリコン球１９はハロゲン系ガスによりエッチングされ
るため、同時にエッチングできない。更に、ＳｉＯ2 膜
２０のエッチバック後では、微細な凹凸を持つ多結晶シ
リコン球１９が存在し、これをエッチバックすると、図
９（ｅ）に示すように、多結晶シリコン膜１８は激しく
尖った構造を有する。この激しく尖った構造は、容量絶
縁膜の信頼性を低下させる可能性があるとともに、キャ
パシタのばらつきとなる。However, in the method described above, SiO 2
The film 20 is etched by a gas containing a fluorocarbon radical. On the other hand, since the polycrystalline silicon film 18 and the polycrystalline silicon sphere 19 are etched by the halogen-based gas, they cannot be simultaneously etched. Further, after the SiO 2 film 20 is etched back, there is a polycrystalline silicon sphere 19 having fine irregularities. When this is etched back, the polycrystalline silicon film 18 sharply sharpens as shown in FIG. It has a structure. This severely sharp structure may reduce the reliability of the capacitor insulating film and may cause variations in capacitors.
【００１３】つまり、懸念事項をまとめると （１）エッチング工程の増加 （２）激しく尖った構造による容量絶縁膜の信頼性の低
下 （３）激しく尖った構造によるキャパシタのばらつき となる。That is, the concerns are summarized as follows: (1) increase in the number of etching steps; (2) decrease in the reliability of the capacitive insulating film due to a sharply sharp structure; and (3) variation in capacitors due to a sharply sharp structure.
【００１４】本発明は、上記のすべての問題点を解決
し、限られた電荷蓄積電極容積で、ばらつきなく有効に
面積を確保することができる半導体装置のキャパシタ及
びその製造方法を提供することを目的とする。An object of the present invention is to provide a capacitor of a semiconductor device and a method of manufacturing the same, which can solve all the above-mentioned problems and can effectively secure an area without variation with a limited charge storage electrode volume. Aim.
【００１５】[0015]
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕半導体装置のキャパシタにおいて、Ｓｉ基板導電
層（２１）上に接続される第１の多結晶シリコン膜（２
５）を囲むように形成されるＳｉＯ2 層間膜（２２）及
びＳｉＮ層間絶縁膜（２３）と、前記第１の多結晶シリ
コン膜（２５）に接続されるとともに、その内壁部及び
内底部のみ微細な凹凸を有し、その上部と外壁部は平坦
である第２の多結晶シリコン膜（２６）からなる円筒電
荷蓄積電極と、この円筒電荷蓄積電極の表面上に形成さ
れる容量絶縁膜（３１）と、前記円筒電荷蓄積電極の対
向電極となる第３の多結晶シリコン膜（３２）とを設け
るようにしたものである。According to the present invention, in order to achieve the above object, [1] In a capacitor of a semiconductor device, in a capacitor of a semiconductor device, a first polycrystalline silicon film (21) connected on a Si substrate conductive layer (21) is provided. 2
5) connected to the SiO 2 interlayer film (22) and the SiN interlayer insulating film (23) formed so as to surround the first polycrystalline silicon film (25), and only the inner wall and inner bottom thereof; A cylindrical charge storage electrode made of a second polycrystalline silicon film (26) having fine irregularities and having a flat upper portion and an outer wall portion; and a capacitor insulating film ( 31) and a third polycrystalline silicon film (32) to be an opposite electrode of the cylindrical charge storage electrode.
【００１６】〔２〕半導体装置のキャパシタの製造方法
において、キャパシタの高さを支配する犠牲膜を形成
し、パターニングし、エッチングする工程と、多結晶シ
リコン膜を形成する工程と、この多結晶シリコン膜上に
球状の多結晶シリコンを形成する工程と、有機系埋込材
をコーティングすることにより完全に平坦化する工程
と、前記有機系埋込材と前記多結晶シリコン膜及び多結
晶シリコン球を同じエッチレートの条件でエッチング
し、円筒電荷蓄積電極の最上部を凹凸のない状態にする
工程と、前記有機系埋込材の除去及びキャパシタの高さ
を支配する犠牲膜を除去する工程と、前記円筒電荷蓄積
電極の表面上に容量絶縁膜を形成する工程と、前記円筒
電荷蓄積電極の対向電極を形成する工程とを施すように
したものである。[2] In a method of manufacturing a capacitor of a semiconductor device, a step of forming, patterning and etching a sacrificial film which governs the height of the capacitor; a step of forming a polycrystalline silicon film; A step of forming spherical polycrystalline silicon on the film, a step of completely planarizing by coating an organic embedding material, and a step of forming the organic embedding material, the polycrystalline silicon film, and the polycrystalline silicon sphere. Etching under the same etch rate conditions to make the top of the cylindrical charge storage electrode uneven, and removing the organic burying material and removing the sacrificial film that governs the height of the capacitor; A step of forming a capacitive insulating film on the surface of the cylindrical charge storage electrode; and a step of forming a counter electrode of the cylindrical charge storage electrode.
【００１７】〔３〕上記〔２〕記載の半導体装置のキャ
パシタの製造方法において、前記円筒電荷蓄積電極は、
その内壁部と底部のみに微細な凹凸を持ち、外壁部及び
最上部を平坦にするようにしたものである。 〔４〕半導体装置のキャパシタにおいて、Ｓｉ基板導電
層（４１）上に接続される第１の多結晶シリコン膜（４
５）を囲むように形成されるＳｉＯ2 層間膜（４２）及
びＳｉＮ層間絶縁膜（４３）と、前記第１の多結晶シリ
コン膜（４５）に接続されるとともに、その外壁部のみ
に微細な凹凸を有し、その上部、内壁部及び内底部は平
坦である第２の多結晶シリコン膜（４６）からなる円筒
電荷蓄積電極と、この円筒電荷蓄積電極の表面上に形成
される容量絶縁膜（５２）と、前記円筒電荷蓄積電極の
対向電極となる第３の多結晶シリコン膜（５３）とを具
備するよにうにしたものである。[3] In the method for manufacturing a capacitor of a semiconductor device according to the above [2], the cylindrical charge storage electrode is
Only the inner wall and the bottom have fine irregularities, and the outer wall and the top are flattened. [4] In the capacitor of the semiconductor device, the first polycrystalline silicon film (4) connected on the Si substrate conductive layer (41)
5) It is connected to the SiO 2 interlayer film (42) and the SiN interlayer insulating film (43) formed so as to surround the first polycrystalline silicon film (45), and has only minute outer walls. A cylindrical charge storage electrode made of a second polycrystalline silicon film (46) having irregularities and having a flat top, inner wall, and inner bottom, and a capacitance insulating film formed on the surface of the cylindrical charge storage electrode (52), and a third polycrystalline silicon film (53) serving as a counter electrode of the cylindrical charge storage electrode.
【００１８】〔５〕半導体装置のキャパシタの製造方法
において、第１の多結晶シリコン膜と電荷蓄積電極の高
さを支配する犠牲膜を形成する工程と、前記犠牲膜と前
記第１の多結晶シリコン膜をパターニングし、エッチン
グする工程と、第２の多結晶シリコン膜を形成する工程
と、前記第２の多結晶シリコン膜上に球状の多結晶シリ
コンを形成する工程と、有機系埋込材をコーティング
し、微細な凹凸部のみを平坦化する工程と、前記有機系
埋込材と前記第２の多結晶シリコン膜及び多結晶シリコ
ン球を同じエッチレートの条件でエッチングし、円筒電
荷蓄積電極の最上部は凹凸のない状態にする工程と、前
記有機系埋込材の除去及びキャパシタの高さを支配する
犠牲膜を除去する工程と、円筒電荷蓄積電極表面上に容
量絶縁膜を形成する工程と、前記円筒電荷蓄積電極の対
向電極を形成する工程とを施すようにしたものである。[5] In the method for manufacturing a capacitor of a semiconductor device, a step of forming a first polycrystalline silicon film and a sacrificial film which controls the height of the charge storage electrode; and forming the sacrificial film and the first polycrystalline film. A step of patterning and etching the silicon film, a step of forming a second polycrystalline silicon film, a step of forming spherical polycrystalline silicon on the second polycrystalline silicon film, and an organic embedding material And etching the organic burying material, the second polycrystalline silicon film and the polycrystalline silicon sphere under the same etching rate, and forming a cylindrical charge storage electrode. Forming a capacitive insulating film on the surface of the cylindrical charge storage electrode, a step of removing the organic filling material and a step of removing a sacrificial film that governs the height of the capacitor, And extent, is obtained by so applying and forming a counter electrode of the cylindrical charge storage electrode.
【００１９】〔６〕上記〔５〕記載の半導体装置のキャ
パシタの製造方法において、前記円筒電荷蓄積電極は、
その外壁部のみに微細な凹凸を持ち、その最上部、内壁
部及び内底部を平坦にするようにしたものである。 〔７〕上記〔５〕記載の半導体装置のキャパシタの製造
方法において、微細な凹凸を持つ第２の多結晶シリコン
膜に有機系埋込材を塗布し平坦にし、この有機系埋込材
と微細な凹凸を持つ第２の多結晶シリコン膜を同時にエ
ッチングし、かつエッチング後の多結晶シリコン膜の形
状を平坦にするようにしたものである。[6] The method for manufacturing a capacitor of a semiconductor device according to the above [5], wherein the cylindrical charge storage electrode is
Only the outer wall portion has fine irregularities, and the uppermost portion, the inner wall portion, and the inner bottom portion are made flat. [7] In the method for manufacturing a capacitor of a semiconductor device according to the above [5], an organic embedding material is applied to the second polycrystalline silicon film having fine irregularities and flattened. The second polycrystalline silicon film having various irregularities is etched at the same time, and the shape of the polycrystalline silicon film after the etching is flattened.
【００２０】[0020]
【発明の実施の形態】以下、本発明の実施の形態につい
て詳細に説明する。図１は本発明の第１実施例を示す半
導体装置の円筒型積層キャパシタの製造工程断面図（そ
の１）、図２は本発明の第１実施例を示す半導体装置の
円筒型積層キャパシタの製造工程断面図（その２）であ
る。Embodiments of the present invention will be described below in detail. FIG. 1 is a sectional view of a manufacturing process of a cylindrical multilayer capacitor of a semiconductor device according to a first embodiment of the present invention (part 1), and FIG. 2 is a manufacturing process of a cylindrical multilayer capacitor of a semiconductor device according to the first embodiment of the present invention. It is a process sectional view (the 2).
【００２１】（１）まず、図１（ａ）に示すように、Ｓ
ｉ基板（Ｓｉ基板導電層）２１上にＳｉＯ2 膜２２及び
ＳｉＮ膜２３を形成し、その上にレジスト膜２４を塗布
し、パターニングする。 （２）次に、図１（ｂ）に示すように、レジスト膜２４
をマスクにＳｉＯ2 膜２２及びＳｉＮ膜２３をエッチン
グする。その後、レジスト膜２４を除去する。(1) First, as shown in FIG.
An SiO 2 film 22 and a SiN film 23 are formed on an i-substrate (Si substrate conductive layer) 21, and a resist film 24 is applied thereon and patterned. (2) Next, as shown in FIG.
Is used as a mask to etch the SiO 2 film 22 and the SiN film 23. After that, the resist film 24 is removed.
【００２２】（３）その後、図１（ｃ）に示すように、
多結晶シリコン膜（第１の多結晶シリコン膜）２５をＣ
ＶＤ法によって堆積する。 （４）次に、図１（ｄ）に示すように、全面をエッチバ
ックする。 （５）次いで、図１（ｅ）に示すように、その上部にＳ
ｉＯ2 膜２６を形成し、その上にレジスト膜２７を塗布
し、パターニングする。(3) Thereafter, as shown in FIG.
The polycrystalline silicon film (first polycrystalline silicon film) 25 is C
It is deposited by the VD method. (4) Next, as shown in FIG. 1D, the entire surface is etched back. (5) Then, as shown in FIG.
An iO 2 film 26 is formed, and a resist film 27 is applied thereon and patterned.
【００２３】（６）次に、図２（ａ）に示すように、レ
ジスト膜２７をマスクにＳｉＯ2 膜２６をエッチングす
る。その後、レジスト膜２７を除去する。 （７）次に、図２（ｂ）に示すように、多結晶シリコン
膜（第２の多結晶シリコン膜）２８と多結晶シリコン球
２９を形成し、ＢＡＲＣ（ボトム・アンチ・リフレクテ
ィブ・コーティング：有機系の反射防止材）、及びレジ
ストなどの有機系埋込材３０をコーティングする。この
とき、有機系埋込材上部表面は平坦になっている。(6) Next, as shown in FIG. 2A, the SiO 2 film 26 is etched using the resist film 27 as a mask. After that, the resist film 27 is removed. (7) Next, as shown in FIG. 2B, a polycrystalline silicon film (second polycrystalline silicon film) 28 and a polycrystalline silicon sphere 29 are formed, and a BARC (bottom anti-reflective coating: An organic antireflection material) and an organic embedding material 30 such as a resist are coated. At this time, the upper surface of the organic embedding material is flat.
【００２４】（８）その後、図２（ｃ）に示すように、
有機系埋込材３０及び多結晶シリコン膜２８と多結晶シ
リコン球２９の全面エッチバックを行う。ここで、有機
系埋込材と多結晶シリコンはハロゲン系ガスによって、
ほぼ１：１にエッチングされるので、平坦な形状は多結
晶シリコン膜（円筒電荷蓄積電極）２８の最上部で保た
れる。(8) Thereafter, as shown in FIG.
The entire surface of the organic embedding material 30, the polycrystalline silicon film 28 and the polycrystalline silicon sphere 29 is etched back. Here, the organic embedding material and the polycrystalline silicon are separated by a halogen-based gas.
Since the etching is performed approximately 1: 1, the flat shape is maintained at the uppermost portion of the polycrystalline silicon film (cylindrical charge storage electrode) 28.
【００２５】（９）その後、図２（ｄ）に示すように、
アッシングによって有機系埋込材３０を除去する。ま
た、ＳｉＮ膜２３をストッパ膜としてＳｉＯ2 膜２６を
除去する。 （１０）その後、図２（ｅ）に示すように、多結晶シリ
コン膜２８と多結晶シリコン球２９上に容量絶縁膜３１
を形成し、電荷蓄積電極の対向電極となる多結晶シリコ
ン膜（第３の多結晶シリコン膜）３２をＣＶＤ法によっ
て堆積する。(9) Thereafter, as shown in FIG.
The organic embedding material 30 is removed by ashing. Further, the SiO 2 film 26 is removed using the SiN film 23 as a stopper film. (10) Thereafter, as shown in FIG. 2E, the capacitance insulating film 31 is formed on the polycrystalline silicon film 28 and the polycrystalline silicon sphere 29.
Is formed, and a polycrystalline silicon film (third polycrystalline silicon film) 32 serving as a counter electrode of the charge storage electrode is deposited by a CVD method.
【００２６】以上のように、第１実施例によれば、電荷
蓄積電極最上部が平坦となり容量絶縁膜の耐圧の低下を
防止できるとともに、キャパシタのばらつきも抑えるこ
とができる。このようにして製造された半導体装置のキ
ャパシタは、Ｓｉ基板導電層２１上にＳｉＯ2 層間膜２
２及びＳｉＮ層間絶縁膜２３が形成され多結晶シリコン
膜２５がＳｉ基板導電層２１に接続されている。また、
キャパシタの円筒電荷蓄積電極の内壁部及び内底部のみ
微細な凹凸を有する。つまり、上部、外壁部は平坦であ
る。また、多結晶シリコンの電荷蓄積電極の表面上には
容量絶縁膜３１が形成され、その上には電荷蓄積電極の
対向電極となる多結晶シリコン膜３２が形成されてい
る。As described above, according to the first embodiment, the uppermost portion of the charge storage electrode becomes flat, so that a decrease in the withstand voltage of the capacitor insulating film can be prevented, and variations in the capacitors can be suppressed. The capacitor of the semiconductor device manufactured as described above has an SiO 2 interlayer film 2 on a Si substrate conductive layer 21.
2 and a SiN interlayer insulating film 23 are formed, and a polycrystalline silicon film 25 is connected to the Si substrate conductive layer 21. Also,
Only the inner wall and the inner bottom of the cylindrical charge storage electrode of the capacitor have fine irregularities. That is, the upper and outer wall portions are flat. Further, a capacitance insulating film 31 is formed on the surface of the polycrystalline silicon charge storage electrode, and a polycrystalline silicon film 32 serving as a counter electrode of the charge storage electrode is formed thereon.
【００２７】次に、本発明の第２実施例について説明す
る。図３は本発明の第２実施例を示す半導体装置の円筒
型積層キャパシタの製造工程断面図（その１）、図４は
本発明の第２実施例を示す半導体装置の円筒型積層キャ
パシタの製造工程断面図（その２）、図５は本発明の第
２実施例を示す半導体装置の円筒型積層キャパシタの製
造工程断面図（その３）である。Next, a second embodiment of the present invention will be described. FIG. 3 is a sectional view (1) of a manufacturing process of a cylindrical multilayer capacitor of a semiconductor device according to a second embodiment of the present invention, and FIG. 4 is a manufacturing process of the cylindrical multilayer capacitor of the semiconductor device according to the second embodiment of the present invention. Second Embodiment FIG. 5 is a sectional view (part 3) of manufacturing a cylindrical multilayer capacitor of a semiconductor device according to a second embodiment of the present invention.
【００２８】（１）まず、図３（ａ）に示すように、Ｓ
ｉ基板４１上にＳｉＯ2 膜４２及びＳｉＮ膜４３を形成
し、その上にレジスト膜４４を塗布し、パターニングす
る。 （２）次に、図３（ｂ）に示すように、レジスト膜４４
をマスクにＳｉＯ2 膜４２及びＳｉＮ膜４３をエッチン
グする。その後、レジスト膜４４を除去する。 （３）次に、図３（ｃ）に示すように、多結晶シリコン
膜４５をＣＶＤ法によって堆積する。(1) First, as shown in FIG.
An SiO 2 film 42 and a SiN film 43 are formed on an i-substrate 41, and a resist film 44 is applied thereon and patterned. (2) Next, as shown in FIG.
Is used as a mask to etch the SiO 2 film 42 and the SiN film 43. After that, the resist film 44 is removed. (3) Next, as shown in FIG. 3C, a polycrystalline silicon film 45 is deposited by the CVD method.
【００２９】（４）次に、図３（ｄ）に示すように、全
面をエッチバックする。 （５）次に、図４（ａ）に示すように、その上部に多結
晶シリコン膜４６及びＳｉＯ2 膜４７を形成し、レジス
ト膜４８を塗布し、パターニングする。 （６）次に、図４（ｂ）に示すように、レジスト膜４８
をマスクにＳｉＯ2 膜４７及び多結晶シリコン膜４６を
エッチングする。その後、レジスト膜４８を除去する。(4) Next, as shown in FIG. 3D, the entire surface is etched back. (5) Next, as shown in FIG. 4A, a polycrystalline silicon film 46 and a SiO 2 film 47 are formed thereon, and a resist film 48 is applied and patterned. (6) Next, as shown in FIG.
Is used as a mask to etch the SiO 2 film 47 and the polycrystalline silicon film 46. After that, the resist film 48 is removed.
【００３０】（７）次に、図４（ｃ）に示すように、多
結晶シリコン膜４９と多結晶シリコン球５０を形成す
る。 （８）次に、図４（ｄ）に示すように、ＢＡＲＣ、及び
レジストなどの有機系埋込材５１をコーティングする。
このとき、有機系埋込材５１上部表面は平坦になってお
り、かつ有機系埋込材５１の粘性及びコーティング条件
（回転数など）により、段差部に微細な凹凸より大きな
段差部には溜まりにくくなっている。(7) Next, as shown in FIG. 4C, a polycrystalline silicon film 49 and a polycrystalline silicon sphere 50 are formed. (8) Next, as shown in FIG. 4D, an organic embedding material 51 such as BARC and resist is coated.
At this time, the upper surface of the organic embedding material 51 is flat, and due to the viscosity of the organic embedding material 51 and the coating conditions (such as the number of rotations), the upper surface of the organic embedding material 51 accumulates on the step portion larger than the fine unevenness. It has become difficult.
【００３１】（９）その後、図５（ａ）に示すように、
有機系埋込材５１及び多結晶シリコン膜４９と多結晶シ
リコン球５０の全面エッチバックを行う。ここで、有機
系埋込材と多結晶シリコンはハロゲン系ガスによってほ
ぼ１：１にエッチングされるので、平坦な形状は多結晶
シリコン膜４９の最上部で保たれる。その後、アッシン
グによって有機系埋込材５１を除去する。また、ＳｉＮ
膜４３をストッパ膜として、ＳｉＯ2 膜４７上面のＳｉ
Ｏ2 膜４６を除去する。(9) Thereafter, as shown in FIG.
The entire surface of the organic embedding material 51, the polycrystalline silicon film 49, and the polycrystalline silicon sphere 50 is etched back. Here, since the organic burying material and the polycrystalline silicon are etched almost 1: 1 by the halogen-based gas, a flat shape is maintained at the uppermost portion of the polycrystalline silicon film 49. Thereafter, the organic embedding material 51 is removed by ashing. Also, SiN
Using the film 43 as a stopper film, the Si on the upper surface of the SiO 2 film 47
The O 2 film 46 is removed.
【００３２】（１０）その後、図５（ｂ）に示すよう
に、ＳｉＯ2 膜４７をエッチングする。したがって、多
結晶シリコン膜４９からなる円筒電荷蓄積電極が形成さ
れる。 （１１）その後、図５（ｃ）に示すように、多結晶シリ
コン膜４９と多結晶シリコン球５０上に容量絶縁膜５２
を形成し、電荷蓄積電極の対向電極となる多結晶シリコ
ン膜５３をＣＶＤ法によって堆積する。(10) Thereafter, as shown in FIG. 5B, the SiO 2 film 47 is etched. Therefore, a cylindrical charge storage electrode made of polycrystalline silicon film 49 is formed. (11) Thereafter, as shown in FIG. 5C, the capacitor insulating film 52 is formed on the polycrystalline silicon film 49 and the polycrystalline silicon sphere 50.
Is formed, and a polycrystalline silicon film 53 serving as a counter electrode of the charge storage electrode is deposited by a CVD method.
【００３３】このようにして得られた半導体装置のキャ
パシタは、Ｓｉ基板導電層４１上にＳｉＯ2 層間膜４２
及びＳｉＮ層間絶縁膜４３が形成され、多結晶シリコン
膜４５がＳｉ基板導電層４１に接続されている。また、
キャパシタの円筒電荷蓄積電極の外壁部のみ微細な凹凸
を有する。つまり、上部、内壁部、及び内底部は平坦で
ある。また、多結晶シリコンの電荷蓄積電極の表面上に
は容量絶縁膜５２が形成され、その上には電荷蓄積電極
の対向電極となる多結晶シリコン膜５３が形成されてい
る。The capacitor of the semiconductor device thus obtained is provided on the Si substrate conductive layer 41 with an SiO 2 interlayer film 42.
And a SiN interlayer insulating film 43 are formed, and the polycrystalline silicon film 45 is connected to the Si substrate conductive layer 41. Also,
Only the outer wall of the cylindrical charge storage electrode of the capacitor has fine irregularities. That is, the upper portion, the inner wall portion, and the inner bottom portion are flat. Further, a capacitance insulating film 52 is formed on the surface of the polycrystalline silicon charge storage electrode, and a polycrystalline silicon film 53 serving as a counter electrode of the charge storage electrode is formed thereon.
【００３４】このように、第２実施例によれば、電荷蓄
積電極最上部が平坦となり、容量絶縁膜の耐圧の低下を
防止できるとともに、キャパシタのばらつきも抑えるこ
とができる。以下、第３実施例について説明する。微細
な凹凸を持つ多結晶シリコン球の間隔と、この凹凸より
大きな段差部で有機系埋込材の溜まる量を調節すること
は、コーティング条件（コーティング膜厚、回転数）や
有機系埋込材の粘性により可能である。As described above, according to the second embodiment, the uppermost portion of the charge storage electrode becomes flat, and it is possible to prevent a decrease in the withstand voltage of the capacitor insulating film and to suppress variations in capacitors. Hereinafter, a third embodiment will be described. Adjusting the spacing between polycrystalline silicon spheres with fine irregularities and the amount of organic embedding material that accumulates at steps larger than these irregularities depends on the coating conditions (coating film thickness, number of rotations) and the organic embedding material. Is possible due to the viscosity of
【００３５】例えば、第１実施例と第２実施例〔図２
（ｂ）、図４（ｄ）〕のような構造はコーティング膜厚
や有機系埋込材の粘性によって可能となる。また、有機
系埋込材としての有機系材料は、多結晶シリコンと同じ
くハロゲン系ガスによりほぼ１：１でエッチングするこ
とが可能である。したがって、微細な凹凸のある多結晶
シリコンに有機系材料を塗布し平坦化を行い、多結晶シ
リコンと有機系材料を同時にエッチングし、平坦な多結
晶シリコン形状を得ることが可能となる。For example, the first embodiment and the second embodiment [FIG.
(B), the structure as shown in FIG. 4 (d)] is possible depending on the coating film thickness and the viscosity of the organic embedding material. Further, the organic material as the organic embedding material can be etched with a halogen-based gas at a ratio of about 1: 1 similarly to polycrystalline silicon. Therefore, it is possible to apply an organic material to polycrystalline silicon having fine irregularities and to planarize the polycrystalline silicon, and simultaneously etch the polycrystalline silicon and the organic material to obtain a flat polycrystalline silicon shape.
【００３６】このように、第３実施例によれば、例え
ば、上記の技術を微細な凹凸を持つ多結晶シリコンに使
用した場合に、エッチングされた面が激しく尖った構造
にならず、平坦な形状が得られる。つまり、電荷蓄積電
極の最上部が平坦となり、容量絶縁膜の耐圧の低下を防
止できるとともに、キャパシタのばらつきも抑えること
ができる。As described above, according to the third embodiment, for example, when the above technique is applied to polycrystalline silicon having fine irregularities, the etched surface does not become a sharply sharp structure, but becomes flat. The shape is obtained. In other words, the uppermost portion of the charge storage electrode becomes flat, so that a reduction in the withstand voltage of the capacitor insulating film can be prevented, and variations in the capacitors can be suppressed.
【００３７】なお、本発明は、上記実施例に限定される
ものではなく、本発明の趣旨に基づいて種々の変形が可
能でありこれらを本発明の範囲から排除するものではな
い。It should be noted that the present invention is not limited to the above embodiment, and various modifications are possible based on the spirit of the present invention, and these are not excluded from the scope of the present invention.
【００３８】[0038]
【発明の効果】以上、詳細に説明したように、本発明に
よれば、電荷蓄積電極最上部が平坦となり容量絶縁膜の
耐圧の低下を防止できるとともに、キャパシタのばらつ
きも抑えることができる。As described above in detail, according to the present invention, the uppermost portion of the charge storage electrode is flattened, so that a reduction in the withstand voltage of the capacitor insulating film can be prevented, and variations in the capacitors can be suppressed.
【図１】本発明の第１実施例を示す半導体装置の円筒型
積層キャパシタの製造工程断面図（その１）である。FIG. 1 is a cross-sectional view (part 1) illustrating a manufacturing process of a cylindrical multilayer capacitor in a semiconductor device according to a first embodiment of the present invention.
【図２】本発明の第１実施例を示す半導体装置の円筒型
積層キャパシタの製造工程断面図（その２）である。FIG. 2 is a sectional view (part 2) of a process for manufacturing a cylindrical multilayer capacitor of a semiconductor device according to a first embodiment of the present invention;
【図３】本発明の第２実施例を示す半導体装置の円筒型
積層キャパシタの製造工程断面図（その１）である。FIG. 3 is a cross-sectional view (part 1) illustrating a manufacturing process of a cylindrical multilayer capacitor in a semiconductor device according to a second embodiment of the present invention.
【図４】本発明の第２実施例を示す半導体装置の円筒型
積層キャパシタの製造工程断面図（その２）である。FIG. 4 is a sectional view (part 2) of a process for manufacturing a cylindrical multilayer capacitor of a semiconductor device according to a second embodiment of the present invention;
【図５】本発明の第２実施例を示す半導体装置の円筒型
積層キャパシタの製造工程断面図（その３）である。FIG. 5 is a sectional view (part 3) of a process for manufacturing a cylindrical multilayer capacitor of a semiconductor device according to a second embodiment of the present invention;
【図６】従来の第１の円筒型積層キャパシタの製造工程
断面図（その１）である。FIG. 6 is a cross-sectional view (part 1) of a manufacturing process of the first conventional cylindrical multilayer capacitor.
【図７】従来の第１の円筒型積層キャパシタの製造工程
断面図（その２）である。FIG. 7 is a sectional view (part 2) of a process for manufacturing the first conventional cylindrical multilayer capacitor.
【図８】従来の第２の円筒型積層キャパシタの製造工程
断面図（その１）である。FIG. 8 is a sectional view (part 1) illustrating a process of manufacturing a second conventional cylindrical multilayer capacitor.
【図９】従来の第２の円筒型積層キャパシタの製造工程
断面図（その２）である。FIG. 9 is a sectional view (part 2) of a process for manufacturing the second conventional cylindrical multilayer capacitor.
２１，４１ Ｓｉ基板（Ｓｉ基板導電層） ２２，２６，４２，４７ ＳｉＯ2 膜 ２３，４３ ＳｉＮ膜 ２４，２７，４４，４８ レジスト膜 ２５，２８，３２，４５，４６，４９，５３ 多結晶
シリコン膜 ２９，５０ 多結晶シリコン球 ３０，５１ 有機系埋込材 ３１，５２ 容量絶縁膜21, 41 Si substrate (Si substrate conductive layer) 22, 26, 42, 47 SiO 2 film 23, 43 SiN film 24, 27, 44, 48 Resist film 25, 28, 32, 45, 46, 49, 53 Polycrystal Silicon film 29,50 Polycrystalline silicon sphere 30,51 Organic embedded material 31,52 Capacitive insulating film
Claims (7)
（ａ）シリコン基板上に接続される第１の多結晶シリコ
ン膜を囲むように形成されるシリコン酸化膜及びシリコ
ン窒化膜と、（ｂ）前記第１の多結晶シリコン膜に接続
されるとともに、その内壁部及び内底部のみ微細な凹凸
を有し、その上部と外壁部は平坦である第２の多結晶シ
リコン膜からなる円筒電荷蓄積電極と、（ｃ）該円筒電
荷蓄積電極の表面上に形成される容量絶縁膜と、（ｄ）
前記円筒電荷蓄積電極の対向電極となる第３の多結晶シ
リコン膜とを具備することを特徴とする半導体装置のキ
ャパシタ。In a capacitor of a semiconductor device,
(A) a silicon oxide film and a silicon nitride film formed so as to surround a first polycrystalline silicon film connected on a silicon substrate; and (b) connected to the first polycrystalline silicon film. (C) a cylindrical charge storage electrode made of a second polycrystalline silicon film having only minute irregularities on its inner wall portion and inner bottom portion and having a flat upper portion and an outer wall portion; (D) a capacitive insulating film to be formed;
A third polycrystalline silicon film serving as a counter electrode of the cylindrical charge storage electrode.
いて、（ａ）キャパシタの高さを支配する犠牲膜を形成
し、パターニングし、エッチングする工程と、（ｂ）多
結晶シリコン膜を形成する工程と、（ｃ）前記多結晶シ
リコン膜上に球状の多結晶シリコンを形成する工程と、
（ｄ）有機系埋込材をコーティングすることにより完全
に平坦化する工程と、（ｅ）前記有機系埋込材と前記多
結晶シリコン膜及び多結晶シリコン球を同じエッチレー
トの条件でエッチングし、円筒電荷蓄積電極の最上部を
凹凸のない状態にする工程と、（ｆ）前記有機系埋込材
の除去及びキャパシタの高さを支配する犠牲膜を除去す
る工程と、（ｇ）前記円筒電荷蓄積電極の表面上に容量
絶縁膜を形成する工程と、（ｈ）前記円筒電荷蓄積電極
の対向電極を形成する工程とを施すことを特徴とする半
導体装置のキャパシタの製造方法。2. A method for manufacturing a capacitor of a semiconductor device, comprising: (a) forming, patterning and etching a sacrificial film that controls the height of the capacitor; and (b) forming a polycrystalline silicon film. (C) forming spherical polycrystalline silicon on the polycrystalline silicon film;
(D) a step of completely planarizing by coating an organic embedding material, and (e) etching the organic embedding material, the polycrystalline silicon film and the polycrystalline silicon sphere under the same etching rate conditions. (C) removing the organic embedding material and removing the sacrificial film that governs the height of the capacitor; and (g) removing the cylindrical filling material. A method for manufacturing a capacitor of a semiconductor device, comprising: performing a step of forming a capacitive insulating film on a surface of a charge storage electrode; and (h) forming a counter electrode of the cylindrical charge storage electrode.
の製造方法において、前記円筒電荷蓄積電極は、その内
壁部と底部のみに微細な凹凸を持ち、外壁部及び最上部
を平坦にすることを特徴とする半導体装置のキャパシタ
の製造方法。3. The method for manufacturing a capacitor of a semiconductor device according to claim 2, wherein said cylindrical charge storage electrode has fine irregularities only on an inner wall and a bottom thereof, and flattens an outer wall and an uppermost portion. A method for manufacturing a capacitor of a semiconductor device.
（ａ）シリコン基板上に接続される第１の多結晶シリコ
ン膜を囲むように形成されるシリコン酸化膜及びシリコ
ン窒化膜と、（ｂ）前記第１の多結晶シリコン膜に接続
されるとともに、その外壁部のみに微細な凹凸を有し、
その上部、内壁部及び内底部は平坦である第２の多結晶
シリコン膜からなる円筒電荷蓄積電極と、（ｃ）該円筒
電荷蓄積電極の表面上に形成される容量絶縁膜と、
（ｄ）前記円筒電荷蓄積電極の対向電極となる第３の多
結晶シリコン膜とを具備することを特徴とする半導体装
置のキャパシタ。4. A capacitor of a semiconductor device,
(A) a silicon oxide film and a silicon nitride film formed so as to surround a first polycrystalline silicon film connected on a silicon substrate; and (b) connected to the first polycrystalline silicon film. It has fine irregularities only on its outer wall,
A cylindrical charge storage electrode made of a second polycrystalline silicon film having a flat upper portion, an inner wall portion, and an inner bottom portion; and (c) a capacitance insulating film formed on the surface of the cylindrical charge storage electrode;
(D) a third polycrystalline silicon film serving as an opposite electrode of the cylindrical charge storage electrode; and a capacitor of a semiconductor device.
いて、（ａ）第１の多結晶シリコン膜と電荷蓄積電極の
高さを支配する犠牲膜を形成する工程と、（ｂ）前記犠
牲膜と前記第１の多結晶シリコン膜をパターニングし、
エッチングする工程と、（ｃ）第２の多結晶シリコン膜
を形成する工程と、（ｄ）前記第２の多結晶シリコン膜
上に球状の多結晶シリコンを形成する工程と、（ｅ）有
機系埋込材をコーティングし、微細な凹凸部のみを平坦
化する工程と、（ｆ）前記有機系埋込材と前記第２の多
結晶シリコン膜及び多結晶シリコン球を同じエッチレー
トの条件でエッチングし、円筒電荷蓄積電極の最上部は
凹凸のない状態にする工程と、（ｇ）前記有機系埋込材
の除去及びキャパシタの高さを支配する犠牲膜を除去す
る工程と、（ｈ）円筒電荷蓄積電極の表面上に容量絶縁
膜を形成する工程と、（ｉ）前記円筒電荷蓄積電極の対
向電極を形成する工程とを施すことを特徴とする半導体
装置のキャパシタの製造方法。5. A method of manufacturing a capacitor of a semiconductor device, comprising: (a) forming a first polycrystalline silicon film and a sacrificial film that controls the height of a charge storage electrode; and (b) forming the sacrificial film and the sacrificial film. Patterning the first polycrystalline silicon film,
Etching; (c) forming a second polycrystalline silicon film; (d) forming spherical polycrystalline silicon on the second polycrystalline silicon film; A step of coating an embedding material and flattening only fine uneven portions; and (f) etching the organic embedding material, the second polycrystalline silicon film and the polycrystalline silicon sphere under the same etching rate. (G) removing the organic embedding material and removing a sacrificial film that governs the height of the capacitor; and (h) removing the sacrificial film that controls the height of the capacitor. A method for manufacturing a capacitor of a semiconductor device, comprising: a step of forming a capacitive insulating film on a surface of a charge storage electrode; and (i) a step of forming a counter electrode of the cylindrical charge storage electrode.
の製造方法において、前記円筒電荷蓄積電極は、その外
壁部のみに微細な凹凸を持ち、その最上部、内壁部及び
内底部を平坦にすることを特徴とする半導体装置のキャ
パシタの製造方法。6. The method for manufacturing a capacitor of a semiconductor device according to claim 5, wherein the cylindrical charge storage electrode has fine irregularities only on its outer wall, and flattens its uppermost, inner, and inner bottoms. A method for manufacturing a capacitor of a semiconductor device, comprising:
の製造方法において、微細な凹凸を持つ第２の多結晶シ
リコン膜に有機系埋込材を塗布し平坦にし、該有機系埋
込材と微細な凹凸を持つ第２の多結晶シリコン膜を同時
にエッチングし、かつエッチング後の多結晶シリコン膜
の形状を平坦にすることを特徴とする半導体装置のキャ
パシタの製造方法。7. The method for manufacturing a capacitor of a semiconductor device according to claim 5, wherein an organic embedding material is applied to the second polycrystalline silicon film having fine irregularities and flattened. A method of manufacturing a capacitor for a semiconductor device, characterized by simultaneously etching a second polycrystalline silicon film having fine irregularities and flattening the shape of the polycrystalline silicon film after the etching.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10041904A JPH11238852A (en) | 1998-02-24 | 1998-02-24 | Capacitor of semiconductor device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10041904A JPH11238852A (en) | 1998-02-24 | 1998-02-24 | Capacitor of semiconductor device and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11238852A true JPH11238852A (en) | 1999-08-31 |
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| JP10041904A Pending JPH11238852A (en) | 1998-02-24 | 1998-02-24 | Capacitor of semiconductor device and its manufacture |
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|---|---|
| JP (1) | JPH11238852A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100342828B1 (en) * | 1999-12-24 | 2002-07-02 | 박종섭 | Method of forming a storage node in a semiconductor device |
| US6451663B1 (en) * | 2000-10-27 | 2002-09-17 | Samsung Electronics Co., Ltd. | Method of manufacturing a cylindrical storage node in a semiconductor device |
-
1998
- 1998-02-24 JP JP10041904A patent/JPH11238852A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100342828B1 (en) * | 1999-12-24 | 2002-07-02 | 박종섭 | Method of forming a storage node in a semiconductor device |
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060704 |
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| A521 | Request for written amendment filed |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070605 |