JPH11238791A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JPH11238791A JPH11238791A JP4154398A JP4154398A JPH11238791A JP H11238791 A JPH11238791 A JP H11238791A JP 4154398 A JP4154398 A JP 4154398A JP 4154398 A JP4154398 A JP 4154398A JP H11238791 A JPH11238791 A JP H11238791A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- substrate
- oxide film
- region
- nitride film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】
【構成】 半導体基板１２表面に窒化膜１６を形成す
る。窒化膜と基板の一部を基板厚み方向に除去してトレ
ンチ２０を形成する。トレンチ２０に熱酸化を施してト
レンチ内を酸化物２０ａで埋めて素子分離酸化領域２０
ｂを形成する。トレンチを複数形成し、それぞれ別個の
素子分離領域を形成することができる。また複数のトレ
ンチを利用して単一の幅広な素子分離領域を形成するこ
ともできる。 【効果】 熱酸化膜からなる絶縁耐圧に優れた素子分離
領域が簡易かつ汚染物資による汚染のおそれなく製造さ
れる。
る。窒化膜と基板の一部を基板厚み方向に除去してトレ
ンチ２０を形成する。トレンチ２０に熱酸化を施してト
レンチ内を酸化物２０ａで埋めて素子分離酸化領域２０
ｂを形成する。トレンチを複数形成し、それぞれ別個の
素子分離領域を形成することができる。また複数のトレ
ンチを利用して単一の幅広な素子分離領域を形成するこ
ともできる。 【効果】 熱酸化膜からなる絶縁耐圧に優れた素子分離
領域が簡易かつ汚染物資による汚染のおそれなく製造さ
れる。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路装置の
製造方法に関し、特に、半導体基板上に素子分離のため
のトレンチ分離領域を形成する半導体集積回路装置の製
造方法に関する。
製造方法に関し、特に、半導体基板上に素子分離のため
のトレンチ分離領域を形成する半導体集積回路装置の製
造方法に関する。
【０００２】
【従来の技術】近年の半導体素子および回路の一層の高
集積化、微細化に伴い、従来の接合分離や絶縁体分離と
ともに、またはこれらに代えて、トレンチ分離の利用が
増大しつつある。トレンチ分離は、基板の深さ方向に狭
くかつ深いトレンチ（溝）を形成するこにより設けられ
るため、分離する素子間の距離を短縮化でき、半導体装
置の高集積化および微細化に対してより重要な技術とな
っている。
集積化、微細化に伴い、従来の接合分離や絶縁体分離と
ともに、またはこれらに代えて、トレンチ分離の利用が
増大しつつある。トレンチ分離は、基板の深さ方向に狭
くかつ深いトレンチ（溝）を形成するこにより設けられ
るため、分離する素子間の距離を短縮化でき、半導体装
置の高集積化および微細化に対してより重要な技術とな
っている。
【０００３】半導体基板上にトレンチ素子分離領域を設
ける場合、従来の方法ではシリコン基板の表面に異方性
エッチングによりトレンチを形成し、形成されたトレン
チの内壁面に熱酸化膜を所要の膜厚に形成した後、トレ
ンチ内部をＣＶＤ法により酸化シリコン（ＳｉＯ2 ）ま
たは多結晶シリコンにより埋め込み、基板表面側に露出
した酸化シリコンまたは多結晶シリコンの部分を除去し
た後、トレンチ内に埋め込まれた絶縁物質の表面を酸化
シリコンで覆う、工程が実施されている。
ける場合、従来の方法ではシリコン基板の表面に異方性
エッチングによりトレンチを形成し、形成されたトレン
チの内壁面に熱酸化膜を所要の膜厚に形成した後、トレ
ンチ内部をＣＶＤ法により酸化シリコン（ＳｉＯ2 ）ま
たは多結晶シリコンにより埋め込み、基板表面側に露出
した酸化シリコンまたは多結晶シリコンの部分を除去し
た後、トレンチ内に埋め込まれた絶縁物質の表面を酸化
シリコンで覆う、工程が実施されている。
【０００４】
【発明が解決しようとする課題】しかし、上記の従来技
術のように、エッチング形成したトレンチ内部を堆積法
により埋め込む方法では、埋め込み形成した酸化物の表
面は粗く、たとえば、ＣＭＰ法（化学的機械的研磨法）
等により表面加工処理が必要となりプロセスの複雑化を
招く。このように、トレンチ分離法は、素子微細化に大
きな可能性を有する反面、その形成工程に複雑かつ厳密
な処理を含むため、その利用は、未だ、特定の高集積を
要するような一部の集積回路への利用に限られている。
術のように、エッチング形成したトレンチ内部を堆積法
により埋め込む方法では、埋め込み形成した酸化物の表
面は粗く、たとえば、ＣＭＰ法（化学的機械的研磨法）
等により表面加工処理が必要となりプロセスの複雑化を
招く。このように、トレンチ分離法は、素子微細化に大
きな可能性を有する反面、その形成工程に複雑かつ厳密
な処理を含むため、その利用は、未だ、特定の高集積を
要するような一部の集積回路への利用に限られている。
【０００５】他方、トレンチ内部へ堆積により埋め込み
形成した絶縁物質は、熱酸化による絶縁物質と比較した
場合特性的に大きく劣ることが知られている。たとえ
ば、低温工程としてのプラズマＣＶＤにより堆積形成さ
れた酸化膜と熱成長酸化膜とでは、絶縁耐圧が前者は後
者の概略１／３程度に過ぎず、また、ステップカバレッ
ジに関してもコンフォミティが大幅に劣ることが知られ
ている。この点から、堆積による酸化物が素子分離目的
での最適な物質であるとはいい難い。
形成した絶縁物質は、熱酸化による絶縁物質と比較した
場合特性的に大きく劣ることが知られている。たとえ
ば、低温工程としてのプラズマＣＶＤにより堆積形成さ
れた酸化膜と熱成長酸化膜とでは、絶縁耐圧が前者は後
者の概略１／３程度に過ぎず、また、ステップカバレッ
ジに関してもコンフォミティが大幅に劣ることが知られ
ている。この点から、堆積による酸化物が素子分離目的
での最適な物質であるとはいい難い。
【０００６】また、ＴＥＯＳ（テトラエチルオルソシリ
ケート）をオゾンと反応させて酸化膜を形成するＴＥＯ
Ｓ法は、堆積速度が高く形成される堆積酸化膜は特性上
熱酸化膜に極めて近くかつステップカバレッジも良好で
あることから、近年注目されている。しかし、量産工程
への適用に対しては、原料ガスとして使用されるＴＥＯ
Ｓ（Ｓｉ（ＯＣ2 Ｈ5 ）4 ) 中に含有されるＣ成分によ
るシリコン半導体への汚染に対する懸念が大きい。
ケート）をオゾンと反応させて酸化膜を形成するＴＥＯ
Ｓ法は、堆積速度が高く形成される堆積酸化膜は特性上
熱酸化膜に極めて近くかつステップカバレッジも良好で
あることから、近年注目されている。しかし、量産工程
への適用に対しては、原料ガスとして使用されるＴＥＯ
Ｓ（Ｓｉ（ＯＣ2 Ｈ5 ）4 ) 中に含有されるＣ成分によ
るシリコン半導体への汚染に対する懸念が大きい。
【０００７】それゆえに、この発明の目的は、良好な特
性の素子分離領域を簡易に形成可能な半導体集積回路装
置の製造方法を提供することにある。
性の素子分離領域を簡易に形成可能な半導体集積回路装
置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】この発明は、半導体基板
表面に素子分離用酸化膜を形成する半導体集積回路装置
の製造方法であって、(a) 半導体基板表面に窒化膜を形
成し、(b) 窒化膜と基板の一部とを基板厚み方向に除去
してトレンチを形成し、(c) トレンチに熱酸化を施して
トレンチ内を酸化物で埋めて素子分離領域を形成する、
半導体集積回路装置の製造方法である。
表面に素子分離用酸化膜を形成する半導体集積回路装置
の製造方法であって、(a) 半導体基板表面に窒化膜を形
成し、(b) 窒化膜と基板の一部とを基板厚み方向に除去
してトレンチを形成し、(c) トレンチに熱酸化を施して
トレンチ内を酸化物で埋めて素子分離領域を形成する、
半導体集積回路装置の製造方法である。
【０００９】
【作用】熱酸化による酸化膜（ＳｉＯ2 ）は、ＣＶＤ法
等による堆積酸化膜に比較して、絶縁耐圧がはるかに優
れる。素子分離用トレンチの全体が熱酸化膜で形成され
るため、絶縁耐圧に優れた信頼性の高いトレンチ分離を
簡易な方法で得ることができる。特に、基板内部深くに
埋め込み層のような電流通路が形成されるバイポーラ構
造等に対して、分離領域が基板の深さ方向に形成される
ので最適である。
等による堆積酸化膜に比較して、絶縁耐圧がはるかに優
れる。素子分離用トレンチの全体が熱酸化膜で形成され
るため、絶縁耐圧に優れた信頼性の高いトレンチ分離を
簡易な方法で得ることができる。特に、基板内部深くに
埋め込み層のような電流通路が形成されるバイポーラ構
造等に対して、分離領域が基板の深さ方向に形成される
ので最適である。
【００１０】複数のトレンチを比較的狭ピッチで形成
し、熱酸化による酸化領域を一体化させることにより、
幅広な熱酸化領域を基板表面に形成できる。一般に、熱
酸化膜厚は時間の平方根に比例するようにしか増加しな
いと考えられているが、この方法によれば、トレンチ内
壁を介して熱酸化膜を成長形成するので、より短時間で
基板表面に熱酸化物による分離領域を形成できる。
し、熱酸化による酸化領域を一体化させることにより、
幅広な熱酸化領域を基板表面に形成できる。一般に、熱
酸化膜厚は時間の平方根に比例するようにしか増加しな
いと考えられているが、この方法によれば、トレンチ内
壁を介して熱酸化膜を成長形成するので、より短時間で
基板表面に熱酸化物による分離領域を形成できる。
【００１１】
【発明の効果】酸化膜形成に際して化合物ガスを使用し
ないので、工程中での原料ガスの分解に起因する汚染物
質によるコンタミネーションのおそれがない。高温の湿
式酸化法を適用することより、熱酸化膜の成長速度が増
大し、より短時間に効率よく分離領域を形成できる。ま
た、堆積による酸化膜で生じる表面荒れ（凹凸）除去の
ためのＣＭＰ等の特別な加工工程を要さずに、簡易なプ
レーナ処理のみで形成できる。さらに、熱酸化により分
離領域コーナー部のラウンド形成も同時に行うことがで
き、キンク現象を抑制できる。
ないので、工程中での原料ガスの分解に起因する汚染物
質によるコンタミネーションのおそれがない。高温の湿
式酸化法を適用することより、熱酸化膜の成長速度が増
大し、より短時間に効率よく分離領域を形成できる。ま
た、堆積による酸化膜で生じる表面荒れ（凹凸）除去の
ためのＣＭＰ等の特別な加工工程を要さずに、簡易なプ
レーナ処理のみで形成できる。さらに、熱酸化により分
離領域コーナー部のラウンド形成も同時に行うことがで
き、キンク現象を抑制できる。
【００１２】
【実施例】この発明の半導体集積回路装置の製造方法の
一実施例を図１に示す工程にしたがって説明する。ま
ず、図１（Ａ）に示すように、たとえばシリコンからな
る半導体基板１２を準備し、この基板上にＳｉＯ2 から
なる酸化膜１４を熱酸化により約１００Åの膜厚に形成
する。ついで、この酸化膜１４の表面にＳｉ3 Ｎ4 から
なる窒化膜１６をＣＶＤ法により約３０００Åの膜厚に
堆積形成する。ここで、窒化膜１６を酸化膜１４を介し
て設けるのは、窒化膜を基板表面に直接形成すると、こ
の窒化膜の存在により発生する熱応力により基板表面に
ダメージを及ぼすおそれが大きい。このような工程中に
生じる熱応力を緩和するために、ＳｉＯ2 酸化膜１４を
窒化膜１６と基板表面との間に介在させて設ける。
一実施例を図１に示す工程にしたがって説明する。ま
ず、図１（Ａ）に示すように、たとえばシリコンからな
る半導体基板１２を準備し、この基板上にＳｉＯ2 から
なる酸化膜１４を熱酸化により約１００Åの膜厚に形成
する。ついで、この酸化膜１４の表面にＳｉ3 Ｎ4 から
なる窒化膜１６をＣＶＤ法により約３０００Åの膜厚に
堆積形成する。ここで、窒化膜１６を酸化膜１４を介し
て設けるのは、窒化膜を基板表面に直接形成すると、こ
の窒化膜の存在により発生する熱応力により基板表面に
ダメージを及ぼすおそれが大きい。このような工程中に
生じる熱応力を緩和するために、ＳｉＯ2 酸化膜１４を
窒化膜１６と基板表面との間に介在させて設ける。
【００１３】ついで、窒化膜１６上にフォトレジストを
塗布し、マスクを介したフォトリソグラフィによりレジ
スト層１８をパターン形成する（図１（Ｂ））。すなわ
ち、レジスト層１８には、所定幅Ｗ１の複数の開口１８
ａがその隣接領域（幅Ｌ１）と交互に配置されるように
パターニングされる。これらの幅寸法は、たとえば、Ｗ
１を０．４μｍおよびＬ１を０．６μｍに設定して実施
できる。形成したレジスト層１８をマスクにして、開口
１８ａを介してエッチングにより窒化膜１６および酸化
膜１４に開口を形成後、レジスト１８を除去する。つい
で反応性イオンエッチング（ＲＩＥ）法により、窒化膜
１６をマスクにして、基板表面に異方性エッチングを施
して、トレンチ２０を形成する（図１（Ｃ））。この異
方性エッチングは、上記のＲＩＥ法にかえて、ＩＣＰ
（インダクティブカプリングプラズマ）等の他のエッチ
ング法を適用することも可能である。
塗布し、マスクを介したフォトリソグラフィによりレジ
スト層１８をパターン形成する（図１（Ｂ））。すなわ
ち、レジスト層１８には、所定幅Ｗ１の複数の開口１８
ａがその隣接領域（幅Ｌ１）と交互に配置されるように
パターニングされる。これらの幅寸法は、たとえば、Ｗ
１を０．４μｍおよびＬ１を０．６μｍに設定して実施
できる。形成したレジスト層１８をマスクにして、開口
１８ａを介してエッチングにより窒化膜１６および酸化
膜１４に開口を形成後、レジスト１８を除去する。つい
で反応性イオンエッチング（ＲＩＥ）法により、窒化膜
１６をマスクにして、基板表面に異方性エッチングを施
して、トレンチ２０を形成する（図１（Ｃ））。この異
方性エッチングは、上記のＲＩＥ法にかえて、ＩＣＰ
（インダクティブカプリングプラズマ）等の他のエッチ
ング法を適用することも可能である。
【００１４】その後、図１（Ｄ）に示すように、上記の
酸化膜１４および窒化膜１６をマスクにして、トレンチ
２０のそれぞれの内壁、すなわちトレンチ内の側壁およ
び底面、に熱酸化膜２０ａを成長させる。このとき、基
板表面の窒化膜１６がマスクとなり、トレンチの内壁が
選択的に酸化される。この熱酸化は、１０００℃以上の
湿式の高温プロセスで実施される。この場合、乾式より
も湿式プロセスによる方が膜成長速度が高く、また、高
温側で成長速度が大になる。比較的厚膜に形成する素子
分離目的には、高温の湿式プロセスがより適合する。
酸化膜１４および窒化膜１６をマスクにして、トレンチ
２０のそれぞれの内壁、すなわちトレンチ内の側壁およ
び底面、に熱酸化膜２０ａを成長させる。このとき、基
板表面の窒化膜１６がマスクとなり、トレンチの内壁が
選択的に酸化される。この熱酸化は、１０００℃以上の
湿式の高温プロセスで実施される。この場合、乾式より
も湿式プロセスによる方が膜成長速度が高く、また、高
温側で成長速度が大になる。比較的厚膜に形成する素子
分離目的には、高温の湿式プロセスがより適合する。
【００１５】このトレンチ内壁の熱酸化膜２０ａの成長
は、トレンチ内空間を埋め尽くすように実施する。すな
わち、図３（Ｅ）に示すように、熱酸化膜２０ａがトレ
ンチ内部を埋め尽くすことにより、熱酸化物からなるト
レンチ分離領域２０ｂが基板１２に形成される。基板に
形成するトレンチの幅寸法を変えることにより、所望の
幅寸法のトレンチ分離領域を形成することができる。
は、トレンチ内空間を埋め尽くすように実施する。すな
わち、図３（Ｅ）に示すように、熱酸化膜２０ａがトレ
ンチ内部を埋め尽くすことにより、熱酸化物からなるト
レンチ分離領域２０ｂが基板１２に形成される。基板に
形成するトレンチの幅寸法を変えることにより、所望の
幅寸法のトレンチ分離領域を形成することができる。
【００１６】トレンチ分離領域２０ｂの形成後、基板表
面の窒化膜１６を剥離除去後、フッ酸（ＨＦ）を用い
て、酸化膜１４およびトレンチ分離領域２０ｂを含む基
板表面にエッチバックを施し平坦化する（図１
（Ｆ））。このように処理された基板１２には、この実
施例では、一定間隔のトレンチ分離領域２０ｂ間の基板
表面に素子形成領域１２ａが付与される。
面の窒化膜１６を剥離除去後、フッ酸（ＨＦ）を用い
て、酸化膜１４およびトレンチ分離領域２０ｂを含む基
板表面にエッチバックを施し平坦化する（図１
（Ｆ））。このように処理された基板１２には、この実
施例では、一定間隔のトレンチ分離領域２０ｂ間の基板
表面に素子形成領域１２ａが付与される。
【００１７】なお、分離領域の間隔は、一定に設ける代
わりに、異なる間隔を一定に繰り返したり、または、全
く不規則に設けることも可能であることはいうまでもな
い。図２は、本発明の半導体集積回路装置の製造方法の
別の実施例を示す。この実施例による方法は、基本的に
は上述の実施例と同様であるが、後述するように、複数
のトレンチ内壁の熱酸化により一体化された熱酸化領域
を形成する工程を含む。すなわち、まず、上記の実施例
と同様に、半導体基板２２の表面にＳｉＯ2 酸化膜２４
を熱酸化により約１００Åの膜厚に形成し、ついで、こ
の酸化膜２４の表面にＳｉ3 Ｎ4 窒化膜２６をＣＶＤ法
により約３０００Åの膜厚に堆積により形成する。この
実施例でも、上記の実施例で説明したのと同様な理由で
基板２２と窒化膜２６との間に酸化膜２４を設ける。つ
いで、同様に、窒化膜２６上にフォトレジストを塗布
し、マスクを介したフォトリソグラフィによりレジスト
層２８をパターン形成する。
わりに、異なる間隔を一定に繰り返したり、または、全
く不規則に設けることも可能であることはいうまでもな
い。図２は、本発明の半導体集積回路装置の製造方法の
別の実施例を示す。この実施例による方法は、基本的に
は上述の実施例と同様であるが、後述するように、複数
のトレンチ内壁の熱酸化により一体化された熱酸化領域
を形成する工程を含む。すなわち、まず、上記の実施例
と同様に、半導体基板２２の表面にＳｉＯ2 酸化膜２４
を熱酸化により約１００Åの膜厚に形成し、ついで、こ
の酸化膜２４の表面にＳｉ3 Ｎ4 窒化膜２６をＣＶＤ法
により約３０００Åの膜厚に堆積により形成する。この
実施例でも、上記の実施例で説明したのと同様な理由で
基板２２と窒化膜２６との間に酸化膜２４を設ける。つ
いで、同様に、窒化膜２６上にフォトレジストを塗布
し、マスクを介したフォトリソグラフィによりレジスト
層２８をパターン形成する。
【００１８】この実施例では、図２（Ａ）に示すよう
に、トレンチ形成のための開口部分の幅（Ｗ２）とこれ
らに挟まれた部分の幅（Ｌ２）を、たとえば、シリコン
熱酸化の成長比率（酸化前の基板表面を基準にした基板
外方および内方への成長比率）、すなわちＷ２：Ｌ２＝
０．５５：０．４５、となるようにレジスト層２８に開
口が設けられる。より具体的には、Ｗ２はこの比率を超
えると、理論的には、トレンチは完全には埋まらないた
め、この比率若しくは若干小さい値に設定される。たと
えば、Ｗ２を０．４μｍおよびＬ２を０．４４μｍとし
て寸法設定することができる。ただし、これらＷ２およ
びＬ２の値は分離領域が形成される素子や分離すべき電
界強度または当該分離領域の形成状態等、に応じて適宜
変更されることはいうまでもない。このように形成した
レジスト層１８をマスクにして、窒化膜２６および酸化
膜２４をエッチングし、レジスト１８を除去後、窒化膜
２６をマスクにしてＲＩＥ法により、基板をエッチング
し、トレンチを形成する。
に、トレンチ形成のための開口部分の幅（Ｗ２）とこれ
らに挟まれた部分の幅（Ｌ２）を、たとえば、シリコン
熱酸化の成長比率（酸化前の基板表面を基準にした基板
外方および内方への成長比率）、すなわちＷ２：Ｌ２＝
０．５５：０．４５、となるようにレジスト層２８に開
口が設けられる。より具体的には、Ｗ２はこの比率を超
えると、理論的には、トレンチは完全には埋まらないた
め、この比率若しくは若干小さい値に設定される。たと
えば、Ｗ２を０．４μｍおよびＬ２を０．４４μｍとし
て寸法設定することができる。ただし、これらＷ２およ
びＬ２の値は分離領域が形成される素子や分離すべき電
界強度または当該分離領域の形成状態等、に応じて適宜
変更されることはいうまでもない。このように形成した
レジスト層１８をマスクにして、窒化膜２６および酸化
膜２４をエッチングし、レジスト１８を除去後、窒化膜
２６をマスクにしてＲＩＥ法により、基板をエッチング
し、トレンチを形成する。
【００１９】その後、図２（Ｂ）に示すように、酸化膜
２４および窒化膜２６をマスクにして、トレンチ３０の
それぞれの内壁に熱酸化膜３０ａを成長させる。このと
き、基板表面の酸化膜２４および窒化膜２６がマスクと
なり、トレンチの内壁が選択的に酸化される。この熱酸
化は、上記実施例同様に、１０００℃以上の湿式高温プ
ロセスで実施される。
２４および窒化膜２６をマスクにして、トレンチ３０の
それぞれの内壁に熱酸化膜３０ａを成長させる。このと
き、基板表面の酸化膜２４および窒化膜２６がマスクと
なり、トレンチの内壁が選択的に酸化される。この熱酸
化は、上記実施例同様に、１０００℃以上の湿式高温プ
ロセスで実施される。
【００２０】このトレンチ内壁の熱酸化膜３０ａの成長
は、トレンチ内空間を埋め尽くすように実施すること
は、上記実施例と同様であるが、この実施例では、熱酸
化膜がそれぞれのトレンチ内部を埋め尽くすと共に隣接
するトレンチの熱酸化膜と一体化されるように実施され
る。すなわち、図２（Ｃ）に示すように、各トレンチ内
壁に成長された熱酸化膜３０ａが更に酸化成長が続けら
れて、トレンチ内部を埋め尽くすことにより全体が一体
化された熱酸化膜からなるトレンチ分離領域３０ｂが基
板２２に形成される。
は、トレンチ内空間を埋め尽くすように実施すること
は、上記実施例と同様であるが、この実施例では、熱酸
化膜がそれぞれのトレンチ内部を埋め尽くすと共に隣接
するトレンチの熱酸化膜と一体化されるように実施され
る。すなわち、図２（Ｃ）に示すように、各トレンチ内
壁に成長された熱酸化膜３０ａが更に酸化成長が続けら
れて、トレンチ内部を埋め尽くすことにより全体が一体
化された熱酸化膜からなるトレンチ分離領域３０ｂが基
板２２に形成される。
【００２１】トレンチ分離領域３０ｂの形成後、上記実
施例同様に、基板表面の窒化膜２６を剥離除去後、フッ
酸（ＨＦ）を用いて、酸化膜２４およびトレンチ分離領
域３０ｂを含む基板表面にエッチバックを施し平坦化す
る。このように処理された基板２２の表面には、この実
施例では、幅広に（図２（Ｃ）中左右方向）一体化され
た熱酸化膜からなる分離領域３０ｂが形成される。
施例同様に、基板表面の窒化膜２６を剥離除去後、フッ
酸（ＨＦ）を用いて、酸化膜２４およびトレンチ分離領
域３０ｂを含む基板表面にエッチバックを施し平坦化す
る。このように処理された基板２２の表面には、この実
施例では、幅広に（図２（Ｃ）中左右方向）一体化され
た熱酸化膜からなる分離領域３０ｂが形成される。
【００２２】このように形成された分離領域３０ｂは形
成するトレンチ数やトレンチのサイズまたは熱酸化の処
理時間に応じて寸法、すなわち、幅や深さや長さ、を設
定することができる。とりわけ、形成するトレンチ数に
応じて形成される分離領域の幅（すなわち図２（Ｃ）中
で左右方向の寸法）を設定し得る。この実施例による一
体的に形成された分離領域は、たとえば、周辺回路の素
子分離の用途に適用することができる。
成するトレンチ数やトレンチのサイズまたは熱酸化の処
理時間に応じて寸法、すなわち、幅や深さや長さ、を設
定することができる。とりわけ、形成するトレンチ数に
応じて形成される分離領域の幅（すなわち図２（Ｃ）中
で左右方向の寸法）を設定し得る。この実施例による一
体的に形成された分離領域は、たとえば、周辺回路の素
子分離の用途に適用することができる。
【００２３】図３はこの発明による方法を、一例として
の、バイポーラインバータ回路に適用した基板構造の要
部断面を示し、図４はインバータ装置の等価回路を示
す。まず、図３に示すように、この実施例のバイポーラ
インバータ装置４０は、ｐ型シリコン基板３２を含む。
基板３２の表面側にはｎ型埋め込み層３４を介してエピ
タキシャル成長されたｎ+ 型エピ層３６が形成されてい
る。他方、この発明によるトレンチ分離領域３８1 およ
び３８2 は、シリコンの熱酸化物からなり、それぞれ、
装置主面側から基板３２に至る深さに形成されている。
分離領域３８ 1 および３８2 は、埋め込み層を中央側に
挟んで基板３２に到達するように設けられている。エピ
層３６の上部中央には、ベース・エミッタ領域とコレク
タ領域を分離するためのフィールド酸化膜５６が形成さ
れている。
の、バイポーラインバータ回路に適用した基板構造の要
部断面を示し、図４はインバータ装置の等価回路を示
す。まず、図３に示すように、この実施例のバイポーラ
インバータ装置４０は、ｐ型シリコン基板３２を含む。
基板３２の表面側にはｎ型埋め込み層３４を介してエピ
タキシャル成長されたｎ+ 型エピ層３６が形成されてい
る。他方、この発明によるトレンチ分離領域３８1 およ
び３８2 は、シリコンの熱酸化物からなり、それぞれ、
装置主面側から基板３２に至る深さに形成されている。
分離領域３８ 1 および３８2 は、埋め込み層を中央側に
挟んで基板３２に到達するように設けられている。エピ
層３６の上部中央には、ベース・エミッタ領域とコレク
タ領域を分離するためのフィールド酸化膜５６が形成さ
れている。
【００２４】エピ層３６の一方（図中左側）には、ｐ型
ベース領域４２がエピ層３６への不純物拡散により形成
され、このベース領域４２の一表面にはｎ型の不純物導
入によるｎ+ 型エミッタ領域４４が設けられている。エ
ピ層３６の他方（図中右側）には、同エピ層へのコレク
タ拡散により形成されたコレクタ領域４６が形成されて
いる。これらのベース領域４２、エミッタ領域４４およ
びコレクタ領域４６は、それぞれ、装置の表面側に形成
された表面酸化膜４８に開口形成されたコンタクトを介
しての導電物質からなるベース電極Ｂ、エミッタ電極Ｅ
およびコレクタ電極Ｃへ電気的に接続されている。
ベース領域４２がエピ層３６への不純物拡散により形成
され、このベース領域４２の一表面にはｎ型の不純物導
入によるｎ+ 型エミッタ領域４４が設けられている。エ
ピ層３６の他方（図中右側）には、同エピ層へのコレク
タ拡散により形成されたコレクタ領域４６が形成されて
いる。これらのベース領域４２、エミッタ領域４４およ
びコレクタ領域４６は、それぞれ、装置の表面側に形成
された表面酸化膜４８に開口形成されたコンタクトを介
しての導電物質からなるベース電極Ｂ、エミッタ電極Ｅ
およびコレクタ電極Ｃへ電気的に接続されている。
【００２５】他方、分離領域３８1 、３８2 により外側
に分離されたエピ層３６、３６の表面には、それぞれ、
ｐ型不純物の拡散により形成された拡散抵抗５２および
５４が設けられている。図４の等価回路に示されるよう
に、抵抗５２の一端はベース電極Ｂに配線接続されその
他端（図示せず）は外部回路に接続されてこのインバー
タ回路の入力端（Ｖｉｎ）を構成している。抵抗５４の
一端はコレクタ電極Ｃおよび外部回路に配線接続されて
このインバータ回路の出力端（Ｖｏｕｔ）を構成する一
方、その他端（図示せず）は電源回路（Ｖｃｃ）に接続
されている。
に分離されたエピ層３６、３６の表面には、それぞれ、
ｐ型不純物の拡散により形成された拡散抵抗５２および
５４が設けられている。図４の等価回路に示されるよう
に、抵抗５２の一端はベース電極Ｂに配線接続されその
他端（図示せず）は外部回路に接続されてこのインバー
タ回路の入力端（Ｖｉｎ）を構成している。抵抗５４の
一端はコレクタ電極Ｃおよび外部回路に配線接続されて
このインバータ回路の出力端（Ｖｏｕｔ）を構成する一
方、その他端（図示せず）は電源回路（Ｖｃｃ）に接続
されている。
【００２６】この実施例のバイポーラインバータ装置
は、ベース・エミッタ領域、コレクタ領域、および２つ
の拡散抵抗領域、が絶縁耐圧特性に優れた熱酸化物質か
らなるトレンチ分離領域により電気的に分離されている
ので、信頼性の高い素子（領域）分離を得ることができ
る。さらに、単一基板上にこのようなバイポーラインバ
ータ回路を複数形成してアレーを構成することもでき
る。
は、ベース・エミッタ領域、コレクタ領域、および２つ
の拡散抵抗領域、が絶縁耐圧特性に優れた熱酸化物質か
らなるトレンチ分離領域により電気的に分離されている
ので、信頼性の高い素子（領域）分離を得ることができ
る。さらに、単一基板上にこのようなバイポーラインバ
ータ回路を複数形成してアレーを構成することもでき
る。
【００２７】このようなバイポーラインバータ装置は、
製法に関する図示は省略するが、以下の方法で製造でき
る。すなわち、埋め込み領域３４を介して表面側にエピ
層３６が形成されたシリコン基板３２を準備する。つい
で、埋め込み領域３４の両端を画定するようにエピ層の
表面から基板３２に至るトレンチ分離領域３８1 および
３８2 を、たとえば、第１実施例で説明した方法にした
がって形成する。
製法に関する図示は省略するが、以下の方法で製造でき
る。すなわち、埋め込み領域３４を介して表面側にエピ
層３６が形成されたシリコン基板３２を準備する。つい
で、埋め込み領域３４の両端を画定するようにエピ層の
表面から基板３２に至るトレンチ分離領域３８1 および
３８2 を、たとえば、第１実施例で説明した方法にした
がって形成する。
【００２８】ついで、分離領域３８1 および３８2 によ
り分離された領域の表面に、不純物の導入により、ベー
ス・エミッタ領域、コレクタ拡散領域、２つの抵抗体領
域を、おれぞれ、形成する。これらの領域形成後、表面
を酸化膜４８で覆いおよびベース・エミッタ領域とコレ
クタ領域を分離するフィールド酸化膜を形成後、各拡散
領域への配線接続用の開口を表面酸化膜に設けて導電物
質による配線処理および層間絶縁膜を設ける。表面保護
膜の形成等必要な処理を施すことにより本発明方法にし
たがった半導体集積回路装置が形成される。
り分離された領域の表面に、不純物の導入により、ベー
ス・エミッタ領域、コレクタ拡散領域、２つの抵抗体領
域を、おれぞれ、形成する。これらの領域形成後、表面
を酸化膜４８で覆いおよびベース・エミッタ領域とコレ
クタ領域を分離するフィールド酸化膜を形成後、各拡散
領域への配線接続用の開口を表面酸化膜に設けて導電物
質による配線処理および層間絶縁膜を設ける。表面保護
膜の形成等必要な処理を施すことにより本発明方法にし
たがった半導体集積回路装置が形成される。
【図１】この発明の一実施例にしたがった製造方法の主
要な工程を示す要部断面図である。
要な工程を示す要部断面図である。
【図２】この発明の他の実施例にしたがった製造方法の
主要な工程を示す要部断面図である。
主要な工程を示す要部断面図である。
【図３】この発明の製造方法を適用したバイポーライン
バータ回路装置の要部断面図である。
バータ回路装置の要部断面図である。
【図４】図３の回路装置の等価回路を示す図である。
【符号の説明】 １２，２２ …半導体基板 １４，２４ …ＳｉＯ2 酸化膜 １６，２６ …Ｓｉ3 Ｎ4 窒化膜 １８，２８ …フォトレジスト １８ａ，２８ａ …開口 ２０ａ，３０ａ …熱酸化膜 ２０ｂ，３０ｂ …素子分離領域
Claims (3)
- 【請求項１】半導体基板表面に素子分離用酸化膜を形成
する半導体集積回路装置の製造方法であって、 (a) 半導体基板表面に窒化膜を形成し、 (b) 前記窒化膜と前記基板の一部とを基板厚み方向に除
去してトレンチを形成し、 (c) 前記トレンチに熱酸化を施してトレンチ内を酸化物
で埋めて素子分離領域を形成する、半導体集積回路装置
の製造方法。 - 【請求項２】前記ステップ(b) では複数のトレンチを形
成し、前記ステップ(c) は前記複数のトレンチをそれぞ
れ別個の素子分離領域に形成する、請求項１記載の半導
体集積回路装置の製造方法。 - 【請求項３】前記ステップ(a) は(a-1) 前記基板表面に
下地膜を形成し、ついで(a-2) 前記下地膜上に前記窒化
膜を形成するステップを含み、さらに(d) 前記下地膜を
電極材料層の形成前に除去する、請求項２記載の半導体
集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4154398A JPH11238791A (ja) | 1998-02-24 | 1998-02-24 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4154398A JPH11238791A (ja) | 1998-02-24 | 1998-02-24 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11238791A true JPH11238791A (ja) | 1999-08-31 |
Family
ID=12611345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4154398A Withdrawn JPH11238791A (ja) | 1998-02-24 | 1998-02-24 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11238791A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6730961B2 (en) | 2001-12-18 | 2004-05-04 | Fuji Electric Co., Ltd. | Semiconductor device |
| US6861702B2 (en) | 2001-05-11 | 2005-03-01 | Fuji Electric Co., Ltd. | Semiconductor device |
| US7049202B2 (en) | 2001-05-18 | 2006-05-23 | Fuji Electric Co., Ltd. | Method of manufacturing semiconductor device |
-
1998
- 1998-02-24 JP JP4154398A patent/JPH11238791A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6861702B2 (en) | 2001-05-11 | 2005-03-01 | Fuji Electric Co., Ltd. | Semiconductor device |
| US7049202B2 (en) | 2001-05-18 | 2006-05-23 | Fuji Electric Co., Ltd. | Method of manufacturing semiconductor device |
| US7312133B2 (en) | 2001-05-18 | 2007-12-25 | Fuji Electric Holdings Co., Ltd. | Method of manufacturing semiconductor device |
| JP2008153685A (ja) * | 2001-05-18 | 2008-07-03 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| US6730961B2 (en) | 2001-12-18 | 2004-05-04 | Fuji Electric Co., Ltd. | Semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4063078B2 (ja) | 開口に複数の導電層が形成された半導体構造体、及びその製造方法 | |
| US4746963A (en) | Isolation regions formed by locos followed with groove etch and refill | |
| TW202009986A (zh) | 絕緣層上半導體（soi）基底及其形成的方法 | |
| TWI690025B (zh) | 絕緣體上半導體基底、其形成方法以及積體電路 | |
| US6037239A (en) | Method for making a contact structure for a polysilicon filled trench isolation | |
| JP3111500B2 (ja) | 誘電体分離ウエハの製造方法 | |
| US6171930B1 (en) | Device isolation structure and device isolation method for a semiconductor power integrated circuit | |
| US7956399B2 (en) | Semiconductor device with low buried resistance and method of manufacturing such a device | |
| EP0111651B1 (en) | Semiconductor device comprising dielectric isolation regions | |
| JPH11238791A (ja) | 半導体集積回路装置の製造方法 | |
| US6933196B2 (en) | Isolation structure and method for semiconductor device | |
| EP0140749B1 (en) | Method for producing a complementary semiconductor device with a dielectric isolation structure | |
| US7741702B2 (en) | Semiconductor structure formed using a sacrificial structure | |
| JP2839088B2 (ja) | 半導体装置 | |
| JP2007531259A (ja) | 半導体装置の製造方法及びこの方法により得られる半導体装置 | |
| US6225148B1 (en) | Method of fabricating semiconductor device | |
| KR100214530B1 (ko) | 트렌치 소자격리구조 형성방법 | |
| JP2002334889A (ja) | 半導体装置およびその製造方法 | |
| JPH11243143A (ja) | 半導体装置およびその製造方法 | |
| JPH05109881A (ja) | 半導体装置の製造方法 | |
| JPH04280423A (ja) | 半導体装置の製造方法 | |
| JPH05182979A (ja) | 半導体装置 | |
| JPS63248147A (ja) | 半導体装置 | |
| JP2002353327A (ja) | 半導体装置及びその製造方法 | |
| JPS61107738A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050510 |