JPH11232214A - 情報処理装置用プロセッサおよびその制御方法 - Google Patents
情報処理装置用プロセッサおよびその制御方法Info
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- JPH11232214A JPH11232214A JP10034541A JP3454198A JPH11232214A JP H11232214 A JPH11232214 A JP H11232214A JP 10034541 A JP10034541 A JP 10034541A JP 3454198 A JP3454198 A JP 3454198A JP H11232214 A JPH11232214 A JP H11232214A
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- 238000000034 method Methods 0.000 title claims description 24
- 239000000872 buffer Substances 0.000 claims abstract description 107
- 238000010586 diagram Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 6
- 230000001360 synchronised effect Effects 0.000 description 4
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】
【課題】 アドレス／データ多重のバスを用いたシステ
ムにおいて、バスのデータ効率を向上させる。 【解決手段】 内部に演算処理を行なうユニット５０を
有する情報処理装置用プロセッサにおいて、システムバ
ス８００に対するライトアドレスおよびデータのセット
を複数蓄えることができるバッファ３１，３２と、バッ
ファ３１に蓄えられたアクセス要求のうちで、互いに前
後するアクセス要求のライトアドレスが連続するアドレ
スか否かを判定する比較器３７と、比較器３７の判定結
果が互いに前後のライトアドレスが連続するものを検出
した場合、該連続アドレスに対する複数の書込動作を１
アドレスサイクルに続く一連の連続データサイクルで転
送可能なバースト転送プロトコルに変換する手段４５を
設けた。
ムにおいて、バスのデータ効率を向上させる。 【解決手段】 内部に演算処理を行なうユニット５０を
有する情報処理装置用プロセッサにおいて、システムバ
ス８００に対するライトアドレスおよびデータのセット
を複数蓄えることができるバッファ３１，３２と、バッ
ファ３１に蓄えられたアクセス要求のうちで、互いに前
後するアクセス要求のライトアドレスが連続するアドレ
スか否かを判定する比較器３７と、比較器３７の判定結
果が互いに前後のライトアドレスが連続するものを検出
した場合、該連続アドレスに対する複数の書込動作を１
アドレスサイクルに続く一連の連続データサイクルで転
送可能なバースト転送プロトコルに変換する手段４５を
設けた。
Description
【０００１】
【発明の属する技術分野】本発明は、パーソナルコンピ
ュータ、ワークステーション等の情報処理装置に係り、
特に、アドレスとデータを時分割で使用する多重バスで
あって、且つ、連続アドレスに対する複数の書込動作
を、１アドレスサイクルに続く一連の連続データサイク
ルで転送可能なバースト転送プロトコルをサポートする
バスをシステム内部に有するプロセッサおよびその制御
方法に関する。
ュータ、ワークステーション等の情報処理装置に係り、
特に、アドレスとデータを時分割で使用する多重バスで
あって、且つ、連続アドレスに対する複数の書込動作
を、１アドレスサイクルに続く一連の連続データサイク
ルで転送可能なバースト転送プロトコルをサポートする
バスをシステム内部に有するプロセッサおよびその制御
方法に関する。
【０００２】
【従来の技術】アドレスとデータを時分割で使用する多
重バスであって、且つ、連続アドレスに対する複数の書
込動作を１アドレスサイクルに続く一連の連続データサ
イクルで転送可能なバースト転送プロトコルをサポート
するバスをシステム内部に有するコンピュータ装置に関
する従来の技術は、特開平５−３２４５４４号公報等に
開示されている。
重バスであって、且つ、連続アドレスに対する複数の書
込動作を１アドレスサイクルに続く一連の連続データサ
イクルで転送可能なバースト転送プロトコルをサポート
するバスをシステム内部に有するコンピュータ装置に関
する従来の技術は、特開平５−３２４５４４号公報等に
開示されている。
【０００３】従来のバス技術では、特に標準システムバ
スにおいて、インタフェースＬＳＩのピン数低減の要求
により、アドレスとデータを時分割で使用するアドレス
／データ多重バスが一般的になっている。アドレス／デ
ータ多重バスでは、バス上のデータ効率を向上させるた
め、連続アドレスに対する複数の書込動作を、１アドレ
スサイクルに続く一連の連続データサイクルで転送可能
なバースト転送プロトコルをサポートするものが多く見
受けられるようになっている。
スにおいて、インタフェースＬＳＩのピン数低減の要求
により、アドレスとデータを時分割で使用するアドレス
／データ多重バスが一般的になっている。アドレス／デ
ータ多重バスでは、バス上のデータ効率を向上させるた
め、連続アドレスに対する複数の書込動作を、１アドレ
スサイクルに続く一連の連続データサイクルで転送可能
なバースト転送プロトコルをサポートするものが多く見
受けられるようになっている。
【０００４】図３において、（ａ）はシステムバス上に
単発ＰＩＯ（プロセッサから入出力装置（ＩＯ）へのア
クセス）ライトアクセスが４回連続した場合、それぞれ
のアクセスにアクセスアドレスを付して転送する連続Ｐ
ＩＯライト転送のタイミングチャートを、（ｂ）は連続
アドレスに対する４データサイクルのバーストにして転
送するバーストＰＩＯライト転送アクセスのタイミング
チャートを示す。同じ連続した４つのデータ（Ｄ0〜
Ｄ3）を送る場合でも、図３（ａ）の連続ＰＩＯライト
転送方式では８クロックかかるところを、図３（ｂ）に
示すバーストＰＩＯライト転送方式では５クロックで転
送することができ、バーストプロトコルを用いた場合の
方がバス上のデータ転送効率が高いことが判る。
単発ＰＩＯ（プロセッサから入出力装置（ＩＯ）へのア
クセス）ライトアクセスが４回連続した場合、それぞれ
のアクセスにアクセスアドレスを付して転送する連続Ｐ
ＩＯライト転送のタイミングチャートを、（ｂ）は連続
アドレスに対する４データサイクルのバーストにして転
送するバーストＰＩＯライト転送アクセスのタイミング
チャートを示す。同じ連続した４つのデータ（Ｄ0〜
Ｄ3）を送る場合でも、図３（ａ）の連続ＰＩＯライト
転送方式では８クロックかかるところを、図３（ｂ）に
示すバーストＰＩＯライト転送方式では５クロックで転
送することができ、バーストプロトコルを用いた場合の
方がバス上のデータ転送効率が高いことが判る。
【０００５】
【発明が解決しようとする課題】前述のようなバースト
転送プロトコルをサポートしたアドレス／データ多重バ
スをシステムバスとして有する情報処理装置において
は、システムバスに直接接続されたモジュールは、バー
ストプロトコルをサポートすることで連続アドレスに対
する複数アクセスをバーストプロトコルで発行すること
ができるが、他階層のバスからバス変換装置を介して転
送されてくる転送、例えばプロセッサからバス変換装置
を介してシステムバスにアクセスされるＰＩＯアクセス
等は、連続アドレスに対する転送であっても毎回アドレ
スサイクルが挿入される単発の転送としてシステムバス
に発行され、バスのデータ効率が低下するという問題が
あったた。
転送プロトコルをサポートしたアドレス／データ多重バ
スをシステムバスとして有する情報処理装置において
は、システムバスに直接接続されたモジュールは、バー
ストプロトコルをサポートすることで連続アドレスに対
する複数アクセスをバーストプロトコルで発行すること
ができるが、他階層のバスからバス変換装置を介して転
送されてくる転送、例えばプロセッサからバス変換装置
を介してシステムバスにアクセスされるＰＩＯアクセス
等は、連続アドレスに対する転送であっても毎回アドレ
スサイクルが挿入される単発の転送としてシステムバス
に発行され、バスのデータ効率が低下するという問題が
あったた。
【０００６】本発明の目的は、他階層のバスからバス変
換装置を介してバス変換されてきた転送、例えばプロセ
ッサからバス変換装置を介してシステムバスにアクセス
されるＰＩＯアクセス等においても、連続アドレスに対
する転送であればシステムバス上でバーストプロトコル
転送に変換して発行することで、データ効率の低下を防
ぐことにある。
換装置を介してバス変換されてきた転送、例えばプロセ
ッサからバス変換装置を介してシステムバスにアクセス
されるＰＩＯアクセス等においても、連続アドレスに対
する転送であればシステムバス上でバーストプロトコル
転送に変換して発行することで、データ効率の低下を防
ぐことにある。
【０００７】
【課題を解決するための手段】本発明では、上記目的を
達成するため、システム中に、システムバスに対するラ
イトアドレスおよびデータのセットを複数蓄えることが
できるバッファと、そのバッファに蓄えられたアクセス
要求のうちで、互いに前後するアクセス要求のライトア
ドレスが連続するアドレスか否かを判定する比較器と、
比較器の判定結果が前述のバッファに蓄えられたアクセ
ス要求の中に、互いに前後のライトアドレスが連続する
ものを検出した場合、該連続アドレスに対する複数の書
込動作を１アドレスサイクルに続く一連の連続データサ
イクルで転送可能なバースト転送プロトコルに変換する
手段を設ける。
達成するため、システム中に、システムバスに対するラ
イトアドレスおよびデータのセットを複数蓄えることが
できるバッファと、そのバッファに蓄えられたアクセス
要求のうちで、互いに前後するアクセス要求のライトア
ドレスが連続するアドレスか否かを判定する比較器と、
比較器の判定結果が前述のバッファに蓄えられたアクセ
ス要求の中に、互いに前後のライトアドレスが連続する
ものを検出した場合、該連続アドレスに対する複数の書
込動作を１アドレスサイクルに続く一連の連続データサ
イクルで転送可能なバースト転送プロトコルに変換する
手段を設ける。
【０００８】
【作用】上記手段によれば、他階層のバスからバス変換
装置を介してバス変換されてきた転送、例えばプロセッ
サからバス変換装置を介してシステムバスに発行される
ＰＩＯアクセス等においても、連続アドレスに対する転
送であればバースト転送に変換して転送することができ
るため、システムバス上のデータ効率を向上することに
なり、システム全体の性能が向上する。
装置を介してバス変換されてきた転送、例えばプロセッ
サからバス変換装置を介してシステムバスに発行される
ＰＩＯアクセス等においても、連続アドレスに対する転
送であればバースト転送に変換して転送することができ
るため、システムバス上のデータ効率を向上することに
なり、システム全体の性能が向上する。
【０００９】
【発明の実施の形態】以下、本発明の第１の実施の形態
を図１から図８を用いて説明する。図１は、本発明の第
１の実施の形態にかかるマイクロプロセッサの内部構造
の詳細を示すブロック図である。図２は、本発明の第１
の実施の形態にかかるデータ転送システムの概要を示す
システム構成図である。図３は、システムバスの２つの
転送方式を表すタイミングチャートである。図４、図５
は、本発明の第１の実施の形態にかかるマイクロプロセ
ッサの内部クロック（ＣＰＵＣＬＫ）とシステムバスの
クロック（ＣＬＫ）に同期したシステム内のデータの転
送タイミングを示すタイミングチャートである。図６
は、本発明の第１の実施の形態のマイクロプロセッサの
制御手順を示すフローチャートである。図７は、フロー
チャート図６に対応した制御方法を示すタイミングチャ
ートである。図８は、本発明の第２の実施の形態にかか
るデータ転送システムおよびそこで用いられるバス変換
装置の詳細を示すブロック図である。
を図１から図８を用いて説明する。図１は、本発明の第
１の実施の形態にかかるマイクロプロセッサの内部構造
の詳細を示すブロック図である。図２は、本発明の第１
の実施の形態にかかるデータ転送システムの概要を示す
システム構成図である。図３は、システムバスの２つの
転送方式を表すタイミングチャートである。図４、図５
は、本発明の第１の実施の形態にかかるマイクロプロセ
ッサの内部クロック（ＣＰＵＣＬＫ）とシステムバスの
クロック（ＣＬＫ）に同期したシステム内のデータの転
送タイミングを示すタイミングチャートである。図６
は、本発明の第１の実施の形態のマイクロプロセッサの
制御手順を示すフローチャートである。図７は、フロー
チャート図６に対応した制御方法を示すタイミングチャ
ートである。図８は、本発明の第２の実施の形態にかか
るデータ転送システムおよびそこで用いられるバス変換
装置の詳細を示すブロック図である。
【００１０】図１に示すように、本発明にかかる主記憶
バス（メモリバス）とシステムバス（Ｉ／Ｏバス）の２
系統のバスインタフェースを有するマイクロプロセッサ
１は、主記憶バスインタフェース１０と、システムバス
インタフェース３０と、各種演算処理を行うＣＰＵコア
部５０とから構成される。
バス（メモリバス）とシステムバス（Ｉ／Ｏバス）の２
系統のバスインタフェースを有するマイクロプロセッサ
１は、主記憶バスインタフェース１０と、システムバス
インタフェース３０と、各種演算処理を行うＣＰＵコア
部５０とから構成される。
【００１１】主記憶バスインタフェース１０は、主記憶
リードアクセス用データバッファ１１と、主記憶ライト
アクセス用データバッファ１２と、主記憶アクセス用ア
ドレスバッファ１３と、ダイレクトメモリアクセス（Ｄ
ＭＡ）用アドレスバッファ１４と、セレクタ１５と、入
力バッファ１６と、出力バッファ１７と、出力バッファ
１８とを有している。
リードアクセス用データバッファ１１と、主記憶ライト
アクセス用データバッファ１２と、主記憶アクセス用ア
ドレスバッファ１３と、ダイレクトメモリアクセス（Ｄ
ＭＡ）用アドレスバッファ１４と、セレクタ１５と、入
力バッファ１６と、出力バッファ１７と、出力バッファ
１８とを有している。
【００１２】主記憶リードアクセス用データバッファ１
１は、主記憶装置からメモリバス（データ）７０１を介
して送られてきたデータのセットを複数蓄えることがで
きるデータバッファとして働く。
１は、主記憶装置からメモリバス（データ）７０１を介
して送られてきたデータのセットを複数蓄えることがで
きるデータバッファとして働く。
【００１３】主記憶ライトアクセス用データバッファ１
２は、メモリバス（データ）７０１を介して主記憶装置
へ送られるデータのセットを複数蓄えることができるデ
ータバッファとして働く。
２は、メモリバス（データ）７０１を介して主記憶装置
へ送られるデータのセットを複数蓄えることができるデ
ータバッファとして働く。
【００１４】主記憶アクセス用アドレスバッファ１３
は、メモリバス（アドレス）７０２を介して主記憶装置
へ送られるアクセスアドレスのセットを複数蓄えること
ができるアクセスアドレスバッファとして働く。
は、メモリバス（アドレス）７０２を介して主記憶装置
へ送られるアクセスアドレスのセットを複数蓄えること
ができるアクセスアドレスバッファとして働く。
【００１５】ダイレクトメモリアクセス（ＤＭＡ）用ア
ドレスバッファ１４は、メモリバス（アドレス）７０２
を介して主記憶装置へ送られるシステムバス８００から
送られてきたアクセスアドレスのセットを複数蓄えるこ
とができるアクセスアドレスバッファとして働く。
ドレスバッファ１４は、メモリバス（アドレス）７０２
を介して主記憶装置へ送られるシステムバス８００から
送られてきたアクセスアドレスのセットを複数蓄えるこ
とができるアクセスアドレスバッファとして働く。
【００１６】システムバスインタフェース３０は、ＰＩ
Ｏアクセス用アドレスバッファ３１と、ＰＩＯライトア
クセス用データバッファ３２と、ＰＩＯリードアクセス
用データバッファ３３と、セレクタ３４と、出力バッフ
ァ３５と、入力バッファ３６と、アドレス比較器３７
と、内蔵コントロールレジスタ３８と、タイマ３９と、
システムバス制御部４０と、ＰＩＯアクセスアドレスお
よび主記憶アクセスアドレス線４１と、ＰＩＯおよび主
記憶ライトアクセスデータ線４２と、ＰＩＯリードデー
タ線４３と、制御線４４、制御線４５、制御線４６、制
御線４７とを有している。
Ｏアクセス用アドレスバッファ３１と、ＰＩＯライトア
クセス用データバッファ３２と、ＰＩＯリードアクセス
用データバッファ３３と、セレクタ３４と、出力バッフ
ァ３５と、入力バッファ３６と、アドレス比較器３７
と、内蔵コントロールレジスタ３８と、タイマ３９と、
システムバス制御部４０と、ＰＩＯアクセスアドレスお
よび主記憶アクセスアドレス線４１と、ＰＩＯおよび主
記憶ライトアクセスデータ線４２と、ＰＩＯリードデー
タ線４３と、制御線４４、制御線４５、制御線４６、制
御線４７とを有している。
【００１７】ＰＩＯアクセス用アドレスバッファ３１
は、システムバス８００に対するライトアドレスのセッ
トを複数蓄えることができるライトアドレスバッファと
して働く。
は、システムバス８００に対するライトアドレスのセッ
トを複数蓄えることができるライトアドレスバッファと
して働く。
【００１８】ＰＩＯライトアクセス用データバッファ３
２は、システムバス８００に対するライトデータのセッ
トを複数蓄えることができるライトデータバッファとし
て働く。
２は、システムバス８００に対するライトデータのセッ
トを複数蓄えることができるライトデータバッファとし
て働く。
【００１９】ＰＩＯリードアクセス用データバッファ３
３は、システムバス８００からのリードデータのセット
を複数蓄えることができるリードデータバッファとして
の働きを有している。
３は、システムバス８００からのリードデータのセット
を複数蓄えることができるリードデータバッファとして
の働きを有している。
【００２０】アドレス比較器３７は、ＰＩＯアクセス用
ライトアドレスバッファ３１に蓄えられたアクセス要求
のうちで、互いに前後するアクセス要求のライトアドレ
スが連続するアドレスか否かを判定する働き、すなわ
ち、前後のＰＩＯアクセスが連続アドレスに対するもの
か否かを判定するを有している。
ライトアドレスバッファ３１に蓄えられたアクセス要求
のうちで、互いに前後するアクセス要求のライトアドレ
スが連続するアドレスか否かを判定する働き、すなわ
ち、前後のＰＩＯアクセスが連続アドレスに対するもの
か否かを判定するを有している。
【００２１】内臓コントロールレジスタ３８は、その設
定値によってタイマ３９の計数時間を設定する。
定値によってタイマ３９の計数時間を設定する。
【００２２】タイマ３９は、前後のＰＩＯアクセスの間
隔をカウントして、システムバス８００上へのバースト
転送発行を待たせる限界時間を設定する。
隔をカウントして、システムバス８００上へのバースト
転送発行を待たせる限界時間を設定する。
【００２３】システムバス制御部４０は、システムバス
アクセスを制御し、バッファ３１に蓄えられたアクセス
要求の中に、互いに前後のライトアドレスが連続するも
のを検出した場合、該連続アドレスに対する複数の書込
動作を１アドレスサイクルに続く一連の連続データサイ
クルで転送可能なバースト転送プロトコルに変換する働
きを有している。
アクセスを制御し、バッファ３１に蓄えられたアクセス
要求の中に、互いに前後のライトアドレスが連続するも
のを検出した場合、該連続アドレスに対する複数の書込
動作を１アドレスサイクルに続く一連の連続データサイ
クルで転送可能なバースト転送プロトコルに変換する働
きを有している。
【００２４】さらに、マイクロプロセッサ１は、セレク
タ２０と、主記憶リードデータ線２１とを有している。
タ２０と、主記憶リードデータ線２１とを有している。
【００２５】本発明にかかる主記憶バス（メモリバス）
とシステムバス（Ｉ／Ｏバス）の２系統のバスインタフ
ェースを有するマイクロプロセッサ１は、主記憶バスイ
ンタフェース１０を介してメモリ（主記憶）バスのデー
タ線７０１と、メモリ（主記憶）バスのアドレス線７０
２に接続され、システムバスインタフェース３０を介し
てシステムバス（Ｉ／Ｏバス）８００に接続される。
とシステムバス（Ｉ／Ｏバス）の２系統のバスインタフ
ェースを有するマイクロプロセッサ１は、主記憶バスイ
ンタフェース１０を介してメモリ（主記憶）バスのデー
タ線７０１と、メモリ（主記憶）バスのアドレス線７０
２に接続され、システムバスインタフェース３０を介し
てシステムバス（Ｉ／Ｏバス）８００に接続される。
【００２６】主記憶リードデータ線２１は、主記憶リー
ドアクセス用データバッファ１１からセレクタ２０を介
してＣＰＵコア部５０へ主記憶リードデータを送る。
ドアクセス用データバッファ１１からセレクタ２０を介
してＣＰＵコア部５０へ主記憶リードデータを送る。
【００２７】ＰＩＯおよび主記憶アクセスアドレス線４
１は、ＣＰＵコア部５０からＰＩＯアクセス用アドレス
バッファ３１と主記憶アクセス用アドレスバッファ１３
へアクセスアドレスを送る。
１は、ＣＰＵコア部５０からＰＩＯアクセス用アドレス
バッファ３１と主記憶アクセス用アドレスバッファ１３
へアクセスアドレスを送る。
【００２８】ＰＩＯおよび主記憶ライトアクセスデータ
線４２は、ＣＰＵコア部５０からＰＩＯライトアクセス
用データバッファ３２と主記憶ライトアクセス用データ
バッファ１２へアクセスアドレスを送る。
線４２は、ＣＰＵコア部５０からＰＩＯライトアクセス
用データバッファ３２と主記憶ライトアクセス用データ
バッファ１２へアクセスアドレスを送る。
【００２９】ＰＩＯリードデータ線４３は、ＰＩＯリー
ドアクセス用データバッファ３３からセレクタ２０を介
してＣＰＵコア部５０へＰＩＯリードデータを送る。
ドアクセス用データバッファ３３からセレクタ２０を介
してＣＰＵコア部５０へＰＩＯリードデータを送る。
【００３０】制御線４４は、タイマ３９からシステムバ
ス制御部４０へ制御信号を送る。制御線４５は、アドレ
ス比較器３７からシステムバス制御部４０へ制御信号を
送る。制御線４６は、内臓コントロールレジスタ３８か
らタイマ３９へ制御信号を送る。制御線４７は、内臓コ
ントロールレジスタ３８とシステムバス制御部４０との
間で制御信号を転送する。
ス制御部４０へ制御信号を送る。制御線４５は、アドレ
ス比較器３７からシステムバス制御部４０へ制御信号を
送る。制御線４６は、内臓コントロールレジスタ３８か
らタイマ３９へ制御信号を送る。制御線４７は、内臓コ
ントロールレジスタ３８とシステムバス制御部４０との
間で制御信号を転送する。
【００３１】主記憶アクセス用アドレスバッファ１３
と、ダイレクトメモリアクセス（ＤＭＡ）用アドレスバ
ッファ１４の出力はセレクタ１５および出力バッファ１
８を介してメモリバスアドレス線７０２へ出力される。
主記憶アクセス用アドレスバッファ１２の出力は、出力
バッファ１７を介してメモリバスデータ線７０１へ出力
される。メモリバスデータ線７０１から、主記憶データ
が入力バッファ１６を介して主記憶リードアクセス用デ
ータバッファ１１へ入力される。
と、ダイレクトメモリアクセス（ＤＭＡ）用アドレスバ
ッファ１４の出力はセレクタ１５および出力バッファ１
８を介してメモリバスアドレス線７０２へ出力される。
主記憶アクセス用アドレスバッファ１２の出力は、出力
バッファ１７を介してメモリバスデータ線７０１へ出力
される。メモリバスデータ線７０１から、主記憶データ
が入力バッファ１６を介して主記憶リードアクセス用デ
ータバッファ１１へ入力される。
【００３２】ＰＩＯアクセス用アドレスバッファ３１の
出力はアドレス比較器３７へ出力される。ＰＩＯアクセ
ス用アドレスバッファ３１と、ＰＩＯライトアクセス用
データバッファ３２の出力は、セレクタ３４および出力
バッファ３５を介してシステムバス（Ｉ／Ｏバス）８０
０へ出力される。システムバス（Ｉ／Ｏバス）８００か
ら、入力バッファ３６を介してＰＩＯリードアクセス用
データがＰＩＯリードアクセス用データバッファ３３
と、ダイレクトメモリアクセス（ＤＭＡ）用アドレスバ
ッファ１４へ入力される
出力はアドレス比較器３７へ出力される。ＰＩＯアクセ
ス用アドレスバッファ３１と、ＰＩＯライトアクセス用
データバッファ３２の出力は、セレクタ３４および出力
バッファ３５を介してシステムバス（Ｉ／Ｏバス）８０
０へ出力される。システムバス（Ｉ／Ｏバス）８００か
ら、入力バッファ３６を介してＰＩＯリードアクセス用
データがＰＩＯリードアクセス用データバッファ３３
と、ダイレクトメモリアクセス（ＤＭＡ）用アドレスバ
ッファ１４へ入力される
【００３３】図２に示すように、本発明にかかるデータ
転送システムは、マイクロプロセッサ１と、主記憶装置
２と、表示系等の高・中速ＩＯ（入出力）装置７と、シ
ステムバスとＩ／Ｏバスの間のプロトコル変換を行うバ
ス変換装置８と、低速ＩＯ装置９と、主記憶（メモリ）
バス７００と、システムバス８００と、Ｉ／Ｏバス９０
０とから構成される。
転送システムは、マイクロプロセッサ１と、主記憶装置
２と、表示系等の高・中速ＩＯ（入出力）装置７と、シ
ステムバスとＩ／Ｏバスの間のプロトコル変換を行うバ
ス変換装置８と、低速ＩＯ装置９と、主記憶（メモリ）
バス７００と、システムバス８００と、Ｉ／Ｏバス９０
０とから構成される。
【００３４】マイクロプロセッサ１は、主記憶バスイン
タフェース１０と、システムバスインタフェース３０
と、ＣＰＵコア部５０とを有している。高・中速ＩＯ
（入出力）装置７としては、表示装置７１と入力装置７
２などがある。低速ＩＯ装置９としては、表示装置９１
と入力装置９２などがある。
タフェース１０と、システムバスインタフェース３０
と、ＣＰＵコア部５０とを有している。高・中速ＩＯ
（入出力）装置７としては、表示装置７１と入力装置７
２などがある。低速ＩＯ装置９としては、表示装置９１
と入力装置９２などがある。
【００３５】まず、図１において、連続してＰＩＯライ
トアクセスが行われる場合を考える。ＣＰＵコア部５０
からのＰＩＯライトアドレスは、内部アドレス線４１を
介してバッファ３１に蓄えられる。ＣＰＵコア部５０か
らのＰＩＯライトデータは、内部データ線４２を介して
バッファ３２に蓄えられる。通常、プロセッサ１内部の
動作周波数はシステムバス８００の動作周波数より高い
ことから、もし連続してＰＩＯライトアクセス要求があ
れば、システムバス８００を起動するタイミング以前に
次のＰＩＯライトアクセス要求がバッファ３１およびバ
ッファ３２に蓄えられる。
トアクセスが行われる場合を考える。ＣＰＵコア部５０
からのＰＩＯライトアドレスは、内部アドレス線４１を
介してバッファ３１に蓄えられる。ＣＰＵコア部５０か
らのＰＩＯライトデータは、内部データ線４２を介して
バッファ３２に蓄えられる。通常、プロセッサ１内部の
動作周波数はシステムバス８００の動作周波数より高い
ことから、もし連続してＰＩＯライトアクセス要求があ
れば、システムバス８００を起動するタイミング以前に
次のＰＩＯライトアクセス要求がバッファ３１およびバ
ッファ３２に蓄えられる。
【００３６】次に、これらの連続した２つのＰＩＯライ
トアクセスのアドレスは、アドレス比較器３７で比較さ
れ、もし、連続アドレスならシステムバス制御部４０が
バースト転送に変換してシステムバス上に転送する制御
を行う。また、バースト転送長は長いほどデータ効率が
上がるので、直ぐに次のアクセスが来る場合のために、
少しだけシステムバス上の転送を待たせることも考慮し
ている。タイマ３９はこの待ちサイクル数をカウントす
るためのものである。
トアクセスのアドレスは、アドレス比較器３７で比較さ
れ、もし、連続アドレスならシステムバス制御部４０が
バースト転送に変換してシステムバス上に転送する制御
を行う。また、バースト転送長は長いほどデータ効率が
上がるので、直ぐに次のアクセスが来る場合のために、
少しだけシステムバス上の転送を待たせることも考慮し
ている。タイマ３９はこの待ちサイクル数をカウントす
るためのものである。
【００３７】この値はプロセッサ１内部とシステムバス
８００の動作周波数の比によって決定される。もし、シ
ステムバスのプロトコルの規定でアドレスサイクル終了
以前に次のデータがあるか否かを決定しなければならな
いとすると、プロセッサ内部とシステムバスの動作周波
数の比が２対１の場合はプロセッサのクロック（ＣＰＵ
ＣＬＫ）で３サイクル、プロセッサ内部とシステムバス
の動作周波数の比が４対１の場合はプロセッサのクロッ
ク（ＣＰＵＣＬＫ）で７サイクル待たせることができ
る。
８００の動作周波数の比によって決定される。もし、シ
ステムバスのプロトコルの規定でアドレスサイクル終了
以前に次のデータがあるか否かを決定しなければならな
いとすると、プロセッサ内部とシステムバスの動作周波
数の比が２対１の場合はプロセッサのクロック（ＣＰＵ
ＣＬＫ）で３サイクル、プロセッサ内部とシステムバス
の動作周波数の比が４対１の場合はプロセッサのクロッ
ク（ＣＰＵＣＬＫ）で７サイクル待たせることができ
る。
【００３８】図３において、図３（ａ）はシステムバス
上に単発ＰＩＯライトアクセスが４回連続した場合のタ
イミングチャートを示し、図３（ｂ）は連続アドレスに
対する４データサイクルのバーストＰＩＯライトアクセ
スのタイミングチャートを示す。連続ＰＩＯライト転送
方式の場合は、システムバス制御部４０は、ＡＤＶ−Ｎ
とＤＴＶ−Ｎを交互に出力し、ライトアドレスＡ0〜Ａ4
とライトデータＤ0〜Ｄ4が交互にシステムバス８００に
送り出される。バーストＰＩＯライト転送方式では、シ
ステムバス制御部４０は、ＡＤＶ−Ｎを出力した後バー
スト状にＤＴＶ−Ｎを出力し、ライトアドレスＡ0の後
に連続したアドレスのライトデータＤ0〜Ｄ4がバースト
状にシステムバス８００に送り出される。
上に単発ＰＩＯライトアクセスが４回連続した場合のタ
イミングチャートを示し、図３（ｂ）は連続アドレスに
対する４データサイクルのバーストＰＩＯライトアクセ
スのタイミングチャートを示す。連続ＰＩＯライト転送
方式の場合は、システムバス制御部４０は、ＡＤＶ−Ｎ
とＤＴＶ−Ｎを交互に出力し、ライトアドレスＡ0〜Ａ4
とライトデータＤ0〜Ｄ4が交互にシステムバス８００に
送り出される。バーストＰＩＯライト転送方式では、シ
ステムバス制御部４０は、ＡＤＶ−Ｎを出力した後バー
スト状にＤＴＶ−Ｎを出力し、ライトアドレスＡ0の後
に連続したアドレスのライトデータＤ0〜Ｄ4がバースト
状にシステムバス８００に送り出される。
【００３９】本発明の第１の実施の形態にかかるマイク
ロプロセッサの内部クロック（ＣＰＵＣＬＫ）とシステ
ムバスのクロック（ＣＬＫ）に同期したシステム内のデ
ータの転送タイミングを示す図４において、ＣＰＵＣＬ
Ｋはマイクロプロセッサの内部クロックを、ＣＰＵＡＤ
はマイクロプロセッサ内のアドレスデータを、ＣＰＵＤ
Ｔはマイクロプロセッサ内のデータを、ＣＬＫはシステ
ムバス上のクロックをＡ／Ｄはシステムバス上のアドレ
スデータとアクセスデータを表している。
ロプロセッサの内部クロック（ＣＰＵＣＬＫ）とシステ
ムバスのクロック（ＣＬＫ）に同期したシステム内のデ
ータの転送タイミングを示す図４において、ＣＰＵＣＬ
Ｋはマイクロプロセッサの内部クロックを、ＣＰＵＡＤ
はマイクロプロセッサ内のアドレスデータを、ＣＰＵＤ
Ｔはマイクロプロセッサ内のデータを、ＣＬＫはシステ
ムバス上のクロックをＡ／Ｄはシステムバス上のアドレ
スデータとアクセスデータを表している。
【００４０】マイクロプロセッサ１内部の１個目のＰＩ
ＯライトアクセスアドレスＷＡ１と、マイクロプロセッ
サ１内部の１個目のＰＩＯライトアクセスデータＷＤ１
は、ＣＰＵクロックク２で出力される。マイクロプロセ
ッサ１内部の２個目のＰＩＯライトアクセスアドレスＷ
Ａ２と、マイクロプロセッサ１内部の２個目のＰＩＯラ
イトアクセスデータＷＤ２は、ＣＰＵクロック５で出力
される。システムバス８００上の１個目のＰＩＯライト
アクセスアドレスＷＡＳ１は、システムバスクロック２
でシステムバス８００上に転送され、システムバス８０
０上の１個目のＰＩＯライトアクセスデータＷＡＤ１は
システムバスクロック３で、システムバス８００上の２
個目のＰＩＯライトアクセスデータＷＡＤ２はシステム
バスクロック４でシステムバス８００上に転送される。
ＯライトアクセスアドレスＷＡ１と、マイクロプロセッ
サ１内部の１個目のＰＩＯライトアクセスデータＷＤ１
は、ＣＰＵクロックク２で出力される。マイクロプロセ
ッサ１内部の２個目のＰＩＯライトアクセスアドレスＷ
Ａ２と、マイクロプロセッサ１内部の２個目のＰＩＯラ
イトアクセスデータＷＤ２は、ＣＰＵクロック５で出力
される。システムバス８００上の１個目のＰＩＯライト
アクセスアドレスＷＡＳ１は、システムバスクロック２
でシステムバス８００上に転送され、システムバス８０
０上の１個目のＰＩＯライトアクセスデータＷＡＤ１は
システムバスクロック３で、システムバス８００上の２
個目のＰＩＯライトアクセスデータＷＡＤ２はシステム
バスクロック４でシステムバス８００上に転送される。
【００４１】この実施の形態では、マイクロプロセッサ
１の動作クロック周波数（ＣＰＵＣＬＫ）とシステムバ
ス８００の動作クロック周波数（ＣＬＫ）の比は２対１
に設定されている。
１の動作クロック周波数（ＣＰＵＣＬＫ）とシステムバ
ス８００の動作クロック周波数（ＣＬＫ）の比は２対１
に設定されている。
【００４２】図５において、マイクロプロセッサ１内部
の１個目のＰＩＯライトアクセスアドレスＷＡ１と、マ
イクロプロセッサ１内部の１個目のＰＩＯライトアクセ
スデータＷＤ１は、ＣＰＵクロック２で出力され、マイ
クロプロセッサ１内部の２個目のＰＩＯライトアクセス
アドレスＷＡ２と、マイクロプロセッサ１内部の２個目
のＰＩＯライトアクセスデータＷＤ２は、ＣＰＵクロッ
ク９で出力される。システムバス１２上の１個目のＰＩ
ＯライトアクセスアドレスＷＡＳ１はシステムバスクロ
ック２で、システムバス１２上の１個目のＰＩＯライト
アクセスデータＷＤＳ１はシステムバスクロック３で、
システムバス１２上の２個目のＰＩＯライトアクセスデ
ータＷＤＳ２はシステムバスクロック４でシステムバス
８００上に出力される。
の１個目のＰＩＯライトアクセスアドレスＷＡ１と、マ
イクロプロセッサ１内部の１個目のＰＩＯライトアクセ
スデータＷＤ１は、ＣＰＵクロック２で出力され、マイ
クロプロセッサ１内部の２個目のＰＩＯライトアクセス
アドレスＷＡ２と、マイクロプロセッサ１内部の２個目
のＰＩＯライトアクセスデータＷＤ２は、ＣＰＵクロッ
ク９で出力される。システムバス１２上の１個目のＰＩ
ＯライトアクセスアドレスＷＡＳ１はシステムバスクロ
ック２で、システムバス１２上の１個目のＰＩＯライト
アクセスデータＷＤＳ１はシステムバスクロック３で、
システムバス１２上の２個目のＰＩＯライトアクセスデ
ータＷＤＳ２はシステムバスクロック４でシステムバス
８００上に出力される。
【００４３】この例では、マイクロプロセッサ１の動作
クロック周波数（ＣＰＵＣＬＫ）とシステムバス１２の
動作クロック周波数（ＣＬＫ）の比は４対１に設定され
ている。
クロック周波数（ＣＰＵＣＬＫ）とシステムバス１２の
動作クロック周波数（ＣＬＫ）の比は４対１に設定され
ている。
【００４４】図６を用いて、アドレス比較器３７および
システムバス制御部４５における単発ＰＩＯアクセスす
るかバーストＰＩＯアクセスするかの判断処理を説明す
る。図６は、マイクロプロセッサの制御手順を示すフロ
ーチャートである。１個目のＰＩＯライトアクセスがあ
ると、ＰＩＯアクセス処理の実行が開始され（Ｓ１）、
タイマーを起動し（Ｓ２）、２個目のアクセスの到着を
監視する（Ｓ３）。所定の時間内に２個目のアクセスが
ないときには、単発のＰＩＯアクセスとしてＰＩＯアド
レスおよびデータを転送する（Ｓ１１）。所定の時間内
に２個目のＰＩＯアクセスがあったときには、アドレス
比較器３７は１個目のアクセスとアドレスが連続してい
るか否かを判断する（Ｓ４）。アドレスが連続していな
いときには、単発のＰＩＯアクセスとしてＰＩＯアドレ
スおよびデータを転送する（Ｓ１１）。
システムバス制御部４５における単発ＰＩＯアクセスす
るかバーストＰＩＯアクセスするかの判断処理を説明す
る。図６は、マイクロプロセッサの制御手順を示すフロ
ーチャートである。１個目のＰＩＯライトアクセスがあ
ると、ＰＩＯアクセス処理の実行が開始され（Ｓ１）、
タイマーを起動し（Ｓ２）、２個目のアクセスの到着を
監視する（Ｓ３）。所定の時間内に２個目のアクセスが
ないときには、単発のＰＩＯアクセスとしてＰＩＯアド
レスおよびデータを転送する（Ｓ１１）。所定の時間内
に２個目のＰＩＯアクセスがあったときには、アドレス
比較器３７は１個目のアクセスとアドレスが連続してい
るか否かを判断する（Ｓ４）。アドレスが連続していな
いときには、単発のＰＩＯアクセスとしてＰＩＯアドレ
スおよびデータを転送する（Ｓ１１）。
【００４５】アドレスが連続しているときには、タイマ
ーをリセットし（Ｓ５）、３個目のアクセスの到着を監
視する（Ｓ６）。所定の時間内に３個目のアクセスがな
いときは、最初の２つのアクセスをバーストプロトコル
に変換してＰＩＯアドレスおよびデータを転送する（Ｓ
１２）。所定の時間内に３個目のアクセスがあったとき
には、２個目のアクセスとアドレスが連続しているかを
判断し（Ｓ７）、連続していないときには、最初の２つ
のアクセスをバーストプロトコルに変換してＰＩＯアド
レスおよびデータを転送する（Ｓ１２）とともに、ステ
ップＳ１に戻って、次ぎのアクセスを監視する。
ーをリセットし（Ｓ５）、３個目のアクセスの到着を監
視する（Ｓ６）。所定の時間内に３個目のアクセスがな
いときは、最初の２つのアクセスをバーストプロトコル
に変換してＰＩＯアドレスおよびデータを転送する（Ｓ
１２）。所定の時間内に３個目のアクセスがあったとき
には、２個目のアクセスとアドレスが連続しているかを
判断し（Ｓ７）、連続していないときには、最初の２つ
のアクセスをバーストプロトコルに変換してＰＩＯアド
レスおよびデータを転送する（Ｓ１２）とともに、ステ
ップＳ１に戻って、次ぎのアクセスを監視する。
【００４６】アドレスが連続しているときには、タイマ
ーをリセットし（Ｓ８）、４個目のアクセスの到着を監
視する（Ｓ９）。所定の時間内に４個目のアクセスがな
いときは、最初の３つのアクセスをバーストプロトコル
に変換してＰＩＯアドレスおよびデータを転送する（Ｓ
１３）。所定の時間内に４個目のアクセスがあったとき
には、３個目のアクセスとアドレスが連続しているかを
判断し（Ｓ１０）、連続していないときは、最初の３つ
のアクセスをバーストプロトコルに変換してＰＩＯアド
レスおよびデータを転送する（Ｓ１３）とともに、ステ
ップＳ１に戻って、次ぎのアクセスを監視する。アドレ
スが連続しているときは、４角アクセスをバーストップ
炉と凝るに変換してＰＩＯアドレスおよびデータを転送
する（Ｓ１４）。
ーをリセットし（Ｓ８）、４個目のアクセスの到着を監
視する（Ｓ９）。所定の時間内に４個目のアクセスがな
いときは、最初の３つのアクセスをバーストプロトコル
に変換してＰＩＯアドレスおよびデータを転送する（Ｓ
１３）。所定の時間内に４個目のアクセスがあったとき
には、３個目のアクセスとアドレスが連続しているかを
判断し（Ｓ１０）、連続していないときは、最初の３つ
のアクセスをバーストプロトコルに変換してＰＩＯアド
レスおよびデータを転送する（Ｓ１３）とともに、ステ
ップＳ１に戻って、次ぎのアクセスを監視する。アドレ
スが連続しているときは、４角アクセスをバーストップ
炉と凝るに変換してＰＩＯアドレスおよびデータを転送
する（Ｓ１４）。
【００４７】図６中の（（ステップＳ１１（１））、
（ステップＳ１２（２））、（ステップＳ１３
（３））、（ステップＳ１４（４））の転送タイミング
を、図７を用いて説明する。図７において、図７（ａ）
はステップＳ１１で処理される単発のＰＩＯライトアク
セスサイクルＳＷＳを示し、図７（ｂ）はステップＳ１
２で処理されるデータが２つのバーストＰＩＯライトア
クセスサイクルＤＷＳを示している。図７（ｃ）はステ
ップＳ１３で処理されるデータが３つのバーストＰＩＯ
ライトアクセスサイクルＴＷＳを示し、図７（ｄ）はス
テップＳ１４で処理されるデータが４つのバーストＰＩ
ＯライトアクセスサイクルＱＷＳを示している。
（ステップＳ１２（２））、（ステップＳ１３
（３））、（ステップＳ１４（４））の転送タイミング
を、図７を用いて説明する。図７において、図７（ａ）
はステップＳ１１で処理される単発のＰＩＯライトアク
セスサイクルＳＷＳを示し、図７（ｂ）はステップＳ１
２で処理されるデータが２つのバーストＰＩＯライトア
クセスサイクルＤＷＳを示している。図７（ｃ）はステ
ップＳ１３で処理されるデータが３つのバーストＰＩＯ
ライトアクセスサイクルＴＷＳを示し、図７（ｄ）はス
テップＳ１４で処理されるデータが４つのバーストＰＩ
ＯライトアクセスサイクルＱＷＳを示している。
【００４８】通常ＣＰＵとシステムバスは、ＣＰＵバス
とシステムバスのバス変換装置８を介して接続されるの
が一般的であるが、第１の実施の形態では、データの受
渡しの効率を考えて図２に示したようなシステムバスイ
ンタフェース部３０を内蔵したプロセッサ１を採用し
た。しかし、システムバスインタフェース部３０がプロ
セッサ１とは独立した別チップであっても構わない。ま
た、本第１の実施の形態では、図２のようなシステムバ
スインタフェース部１０を内蔵したプロセッサ１を採用
したが、ＣＰＵとシステムバスがバス変換装置を介して
接続されても同様の制御が可能である。
とシステムバスのバス変換装置８を介して接続されるの
が一般的であるが、第１の実施の形態では、データの受
渡しの効率を考えて図２に示したようなシステムバスイ
ンタフェース部３０を内蔵したプロセッサ１を採用し
た。しかし、システムバスインタフェース部３０がプロ
セッサ１とは独立した別チップであっても構わない。ま
た、本第１の実施の形態では、図２のようなシステムバ
スインタフェース部１０を内蔵したプロセッサ１を採用
したが、ＣＰＵとシステムバスがバス変換装置を介して
接続されても同様の制御が可能である。
【００４９】図８を用いて、本発明の第２の実施の形態
を説明する。第２の実施の形態は、１系統のみのバスイ
ンタフェースを有するＣＰＵを用いた場合のバス変換装
置を対象としている。この実施の形態では、バス変換装
置８は、ＣＰＵ５００と、主記憶装置２にＣＰＵバス７
５０を介して接続されるとともに、システムバス８００
に接続されている。
を説明する。第２の実施の形態は、１系統のみのバスイ
ンタフェースを有するＣＰＵを用いた場合のバス変換装
置を対象としている。この実施の形態では、バス変換装
置８は、ＣＰＵ５００と、主記憶装置２にＣＰＵバス７
５０を介して接続されるとともに、システムバス８００
に接続されている。
【００５０】ＣＰＵ５００は、１系統のみのバスインタ
フェースを有している。バス変換装置８は、ＣＰＵバス
７５０とシステムバス８００の間のプロトコル変換を行
う。ＣＰＵバス７５０は、アドレス線７５１と、データ
線７５２とから構成されている。
フェースを有している。バス変換装置８は、ＣＰＵバス
７５０とシステムバス８００の間のプロトコル変換を行
う。ＣＰＵバス７５０は、アドレス線７５１と、データ
線７５２とから構成されている。
【００５１】バス変換装置８は、主記憶アクセス用アド
レスバッファ１４と、入力バッファ１７と、出力バッフ
ァ１８と、出力バッファ２２と、入力バッファ２３と、
内部アドレス線２４と、ＰＩＯアクセス用アドレスバッ
ファ３１と、ＰＩＯライトアクセス用データバッファ３
２と、主記憶アクセス用データバッファ３３と、セレク
タ３４と、出力バッファ３５と、入力バッファ３６と、
アドレス比較器３７と、内蔵コントロールレジスタ３８
と、タイマ３９と、システムバス制御部４０と、内部ア
ドレス線４１と、内部データ線４２と、内部データ線４
３と、制御線４５と、制御線４４と、制御線４６と、制
御線４７と、ＣＰＵバス制御部４９とを有して構成され
る。
レスバッファ１４と、入力バッファ１７と、出力バッフ
ァ１８と、出力バッファ２２と、入力バッファ２３と、
内部アドレス線２４と、ＰＩＯアクセス用アドレスバッ
ファ３１と、ＰＩＯライトアクセス用データバッファ３
２と、主記憶アクセス用データバッファ３３と、セレク
タ３４と、出力バッファ３５と、入力バッファ３６と、
アドレス比較器３７と、内蔵コントロールレジスタ３８
と、タイマ３９と、システムバス制御部４０と、内部ア
ドレス線４１と、内部データ線４２と、内部データ線４
３と、制御線４５と、制御線４４と、制御線４６と、制
御線４７と、ＣＰＵバス制御部４９とを有して構成され
る。
【００５２】アドレス比較器３７は、前後のＰＩＯアク
セスが連続アドレスに対するものか否かを判定する。タ
イマ３９は、前後のＰＩＯアクセスの間隔をカウントす
る。システムバス制御部４０は、システムバスアクセス
を制御する。ＣＰＵバス制御部４９は、システムバスア
クセスを制御する。
セスが連続アドレスに対するものか否かを判定する。タ
イマ３９は、前後のＰＩＯアクセスの間隔をカウントす
る。システムバス制御部４０は、システムバスアクセス
を制御する。ＣＰＵバス制御部４９は、システムバスア
クセスを制御する。
【００５３】ＣＰＵ５００からのライトアクセスアドレ
スは、ＣＰＵバス（アドレス）７５１、入力バッファ２
３、ＰＩＯアクセスアドレス線４１を経て、ＰＩＯアク
セス用アドレスバッファ３１へ送られる。ライトアクセ
スデータは、ＣＰＵバス（データ）７５２、入力バッフ
ァ１７、ＰＩＯおよび主記憶ライトアクセスデータ線４
２を経て、ＰＩＯライトアクセス用データバッファ３２
へ送られる。
スは、ＣＰＵバス（アドレス）７５１、入力バッファ２
３、ＰＩＯアクセスアドレス線４１を経て、ＰＩＯアク
セス用アドレスバッファ３１へ送られる。ライトアクセ
スデータは、ＣＰＵバス（データ）７５２、入力バッフ
ァ１７、ＰＩＯおよび主記憶ライトアクセスデータ線４
２を経て、ＰＩＯライトアクセス用データバッファ３２
へ送られる。
【００５４】ＰＩＯアクセス用アドレスバッファ３１の
アクセスアドレス出力とＰＩＯライトアクセス用データ
バッファ３２のデータ出力は、セレクタ３４、出力バッ
ファ３５を介して、本発明の処理に従ってシステムバス
８００へ送出される。
アクセスアドレス出力とＰＩＯライトアクセス用データ
バッファ３２のデータ出力は、セレクタ３４、出力バッ
ファ３５を介して、本発明の処理に従ってシステムバス
８００へ送出される。
【００５５】ＰＩＯリードアクセス用データバッファ３
３からのＰＩＯリードデータは、ＰＩＯリードデータ線
４３、出力バッファ２２、ＣＰＵバス（データ）７５２
を介して主記憶装置２へ送られる。主記憶アクセス用ア
ドレスバッファ１４の出力は、内部アドレス線２４、出
力バッファ１８、ＣＰＵバス（アドレス）７５１を介し
て主記憶装置２へ出力される。
３からのＰＩＯリードデータは、ＰＩＯリードデータ線
４３、出力バッファ２２、ＣＰＵバス（データ）７５２
を介して主記憶装置２へ送られる。主記憶アクセス用ア
ドレスバッファ１４の出力は、内部アドレス線２４、出
力バッファ１８、ＣＰＵバス（アドレス）７５１を介し
て主記憶装置２へ出力される。
【００５６】システムバス８００から、入力バッファ３
６を介して入力されたＰＩＯリードアクセス用データ
は、ＰＩＯリードアクセス用データバッファ３３へ入力
され、アクセスアドレスは、主記憶アクセス用アドレス
バッファ１４へ入力される
６を介して入力されたＰＩＯリードアクセス用データ
は、ＰＩＯリードアクセス用データバッファ３３へ入力
され、アクセスアドレスは、主記憶アクセス用アドレス
バッファ１４へ入力される
【００５７】制御線４４は、タイマ３９からシステムバ
ス制御部４０へ制御信号を送る。制御線４５は、アドレ
ス比較器３７からシステムバス制御部４０へ制御信号を
送る。制御線４６は、内臓コントロールレジスタ３８か
らタイマ３９へ制御信号を送る。制御線４７は、内臓コ
ントロールレジスタ３８とシステムバス制御部４０との
間で制御信号を転送する。
ス制御部４０へ制御信号を送る。制御線４５は、アドレ
ス比較器３７からシステムバス制御部４０へ制御信号を
送る。制御線４６は、内臓コントロールレジスタ３８か
らタイマ３９へ制御信号を送る。制御線４７は、内臓コ
ントロールレジスタ３８とシステムバス制御部４０との
間で制御信号を転送する。
【００５８】ＰＩＯアクセス用アドレスバッファ３１の
出力はアドレス比較器３７へ出力される。ＰＩＯアクセ
スアドレスおよびデータの転送方式は、第１の実施の形
態と同様に行われる。
出力はアドレス比較器３７へ出力される。ＰＩＯアクセ
スアドレスおよびデータの転送方式は、第１の実施の形
態と同様に行われる。
【００５９】この実施の形態によれば、１系統のみのバ
スインタフェースを有するＣＰＵを用いた場合でも、Ｃ
ＰＵバス７５０とシステムバス８００をバス変換装置８
を介して接続することができるとともに、転送するデー
タのアドレスが不連続の場合は、単発ＰＩＯデータ転送
方式で転送し、転送するデータのアドレスが連続してい
るときには、バストＰＩＯデータ転送方式で転送する切
替を自動的に行うことができる。
スインタフェースを有するＣＰＵを用いた場合でも、Ｃ
ＰＵバス７５０とシステムバス８００をバス変換装置８
を介して接続することができるとともに、転送するデー
タのアドレスが不連続の場合は、単発ＰＩＯデータ転送
方式で転送し、転送するデータのアドレスが連続してい
るときには、バストＰＩＯデータ転送方式で転送する切
替を自動的に行うことができる。
【００６０】
【発明の効果】以上説明したように、本発明によれば、
他階層のバスからバス変換装置８を介してバス変換され
てきた転送、例えばプロセッサからバス変換装置を介し
てシステムバスにアクセスされるＰＩＯアクセス等にお
いても、連続アドレスに対する転送であればシステムバ
ス上でバーストプロトコル転送に変換して発行すること
が可能となり、バス上のデータ効率を向上させることが
できる。
他階層のバスからバス変換装置８を介してバス変換され
てきた転送、例えばプロセッサからバス変換装置を介し
てシステムバスにアクセスされるＰＩＯアクセス等にお
いても、連続アドレスに対する転送であればシステムバ
ス上でバーストプロトコル転送に変換して発行すること
が可能となり、バス上のデータ効率を向上させることが
できる。
【図１】本発明の第１の実施の形態にかかるマイクロプ
ロセッサの内部構造の詳細を示すブロック図。
ロセッサの内部構造の詳細を示すブロック図。
【図２】本発明の第１の実施の形態にかかるデータ転送
システムの概要を示すシステム構成図。
システムの概要を示すシステム構成図。
【図３】本発明にかかるシステムバスの２つの転送方式
を表すタイミングチャート。
を表すタイミングチャート。
【図４】本発明にかかるマイクロプロセッサの内部クロ
ック（ＣＰＵＣＬＫ）とシステムバスのクロック（ＣＬ
Ｋ）に同期したシステム内のデータの転送タイミングを
示すタイミングチャート。
ック（ＣＰＵＣＬＫ）とシステムバスのクロック（ＣＬ
Ｋ）に同期したシステム内のデータの転送タイミングを
示すタイミングチャート。
【図５】本実発明にかかるマイクロプロセッサの内部ク
ロック（ＣＰＵＣＬＫ）とシステムバスのクロック（Ｃ
ＬＫ）に同期したシステム内のデータの転送タイミング
を示すタイミングチャート。
ロック（ＣＰＵＣＬＫ）とシステムバスのクロック（Ｃ
ＬＫ）に同期したシステム内のデータの転送タイミング
を示すタイミングチャート。
【図６】本にかかるマイクロプロセッサのデータ転送方
式選択の制御手順を示すフローチャート。
式選択の制御手順を示すフローチャート。
【図７】フローチャート図６に対応した制御方法を示す
タイミングチャート。
タイミングチャート。
【図８】本発明の第２の実施の形態にかかるシステムお
よびそこで用いられるバス変換装置の詳細を示すブロッ
ク図。
よびそこで用いられるバス変換装置の詳細を示すブロッ
ク図。
１ 主記憶バスとシステムバスの２系統のバスインタフ
ェースを有するマイクロプロセッサ ２ 主記憶装置 ７ 高・中速ＩＯ（入出力）装置 ８ システムバスとＩＯバスの間のプロトコル変換を行
うバス変換装置 ９ 低速ＩＯ装置 １０ 主記憶バスインタフェース １１ 主記憶リードアクセス用データバッファ １２ 主記憶ライトアクセス用データバッファ １３ 主記憶アクセス用アドレスバッファ １４ ダイレクトメモリ（主記憶）アクセス用アドレス
バッファ １５ セレクタ １６ 入力バッファ １７，１８ 出力バッファ １８ 出力バッファ １７ 入力バッファ ２０ セレクタ ２１ 主記憶リードデータ線 ２２ 出力バッファ ２３ 入力バッファ ２４ 内部アドレス線 ３０ システムバスインタフェース ３１ ＰＩＯアクセス用アドレスバッファ ３２ ＰＩＯライトアクセス用データバッファ３２ ３３ ＰＩＯリードアクセス用データバッファ ３４ セレクタ ３５ 出力バッファ ３６ 入力バッファ ３７ アドレス比較器 ３８ 内蔵コントロールレジスタ ３９ タイマ ４０ システムバス制御部 ４１ ＰＩＯおよび主記憶アクセスアドレス線 ４２ ライトアクセスデータ線 ４３ ＰＩＯリードデータ線 ４４〜４７ 制御線 ４９ システムバス制御部 ５０ ＣＰＵコア部 ７１ 表示系端末装置 ７２ 入力系端末装置 ９１ 表示系端末装置 ９２ 入力系端末装置 ５００ １系統のみのバスインタフェース有するＣＰＵ ７００ メモリバス ７００ メモリバス（データ） ７００ メモリバス（アドレス） ７５０ ＣＰＵバス ７５１ ＣＰＵバス（アドレス） ７５２ ＣＰＵバス（データ） ８００ システムバス ９００ Ｉ／Ｏバス
ェースを有するマイクロプロセッサ ２ 主記憶装置 ７ 高・中速ＩＯ（入出力）装置 ８ システムバスとＩＯバスの間のプロトコル変換を行
うバス変換装置 ９ 低速ＩＯ装置 １０ 主記憶バスインタフェース １１ 主記憶リードアクセス用データバッファ １２ 主記憶ライトアクセス用データバッファ １３ 主記憶アクセス用アドレスバッファ １４ ダイレクトメモリ（主記憶）アクセス用アドレス
バッファ １５ セレクタ １６ 入力バッファ １７，１８ 出力バッファ １８ 出力バッファ １７ 入力バッファ ２０ セレクタ ２１ 主記憶リードデータ線 ２２ 出力バッファ ２３ 入力バッファ ２４ 内部アドレス線 ３０ システムバスインタフェース ３１ ＰＩＯアクセス用アドレスバッファ ３２ ＰＩＯライトアクセス用データバッファ３２ ３３ ＰＩＯリードアクセス用データバッファ ３４ セレクタ ３５ 出力バッファ ３６ 入力バッファ ３７ アドレス比較器 ３８ 内蔵コントロールレジスタ ３９ タイマ ４０ システムバス制御部 ４１ ＰＩＯおよび主記憶アクセスアドレス線 ４２ ライトアクセスデータ線 ４３ ＰＩＯリードデータ線 ４４〜４７ 制御線 ４９ システムバス制御部 ５０ ＣＰＵコア部 ７１ 表示系端末装置 ７２ 入力系端末装置 ９１ 表示系端末装置 ９２ 入力系端末装置 ５００ １系統のみのバスインタフェース有するＣＰＵ ７００ メモリバス ７００ メモリバス（データ） ７００ メモリバス（アドレス） ７５０ ＣＰＵバス ７５１ ＣＰＵバス（アドレス） ７５２ ＣＰＵバス（データ） ８００ システムバス ９００ Ｉ／Ｏバス
Claims (6)
- 【請求項１】 内部に演算処理を行なうユニットを有す
る情報処理装置用プロセッサにおいて、システムバスに
対するライトアドレスおよびデータのセットを複数蓄え
ることができるバッファと、該バッファに蓄えられたア
クセス要求のうちで、互いに前後するアクセス要求のラ
イトアドレスが連続するアドレスか否かを判定する比較
器と、該比較器の判定結果が前述のバッファに蓄えられ
たアクセス要求の中に、互いに前後のライトアドレスが
連続するものを検出した場合、該連続アドレスに対する
複数の書込動作を１アドレスサイクルに続く一連の連続
データサイクルで転送可能なバースト転送プロトコルに
変換する手段を設けたことを特徴とする情報処理用プロ
セッサ。 - 【請求項２】 内部に演算処理を行なうユニットを有す
る情報処理装置用プロセッサであって、該プロセッサの
外部への入出力手段として接続される少なくとも１つの
バスが、アドレスとデータを時分割で使用する多重バス
であって、且つ、連続アドレスに対する複数の書込動作
を１アドレスサイクルに続く一連の連続データサイクル
で転送可能なバースト転送プロトコルを有する情報処理
装置用プロセッサにおいて、前記バスに対するライトア
ドレスのセットを複数蓄えることができるライトアドレ
スバッファと、前記バスに対するライトデータのセット
を複数蓄えることができるライトデータバッファと、該
バッファに蓄えられたアクセス要求のうちで、互いに前
後するアクセス要求のライトアドレスが連続するアドレ
スか否かを判定する比較器と、前記比較器の判定結果が
該バッファに蓄えられたアクセス要求の中に、互いに前
後のライトアドレスが連続するものを検出した場合、該
連続アドレスに対する複数の書込動作を１アドレスサイ
クルに続く一連の連続データサイクルで転送可能なバー
スト転送プロトコルに変換する手段とを備えたこと特徴
とする情報処理装置用プロセッサ。 - 【請求項３】 請求項２記載の情報処理装置用プロセッ
サにおいて、第１のＰＩＯライトアクセスと第２のＰＩ
Ｏライトアクセスが連続アドレスであることを検出した
場合、第３の連続アドレスに対するＰＩＯライトアクセ
スを期待してシステムバス上へのバースト転送発行を待
たせる限界時間を設定するタイマを備えることを特徴と
する情報処理装置用プロセッサ。 - 【請求項４】 請求項３記載の情報処理装置用プロセッ
サにおいて、該タイマの値を選択的に設定する手段を有
することを特徴とする情報処理装置用プロセッサ。 - 【請求項５】 請求項２記載の情報処理装置用プロセッ
サにおいて、前記バスインタフェース部をＣＰＵコアと
共に１チップ上に集積化したことを特徴とする情報処理
装置用プロセッサ。 - 【請求項６】 内部に演算処理を行なうユニットを有す
る情報処理装置用のプロセッサであって、該プロセッサ
の外部への入出力手段として接続される少なくとも１つ
のバスが、アドレスとデータを時分割で使用する多重バ
スであって、且つ、連続アドレスに対する複数の書込動
作を１アドレスサイクルに続く一連の連続データサイク
ルで転送可能なバースト転送プロトコルを有し、前記バ
スに対するライトアドレスのセットを複数蓄えることが
できるライトアドレスバッファと、前記バスに対するラ
イトデータのセットを複数蓄えることができるライトデ
ータバッファと、該バッファに蓄えられたアクセス要求
のうちで、互いに前後するアクセス要求のライトアドレ
スが連続するアドレスか否かを判定する比較器と、連続
アドレスに対する複数の書込動作を１アドレスサイクル
に続く一連の連続データサイクルで転送可能なバースト
転送プロトコルに変換する手段を有する情報処理装置用
プロセッサの制御方法において、該バッファに蓄えられ
たアクセス要求のうちで、互いに前後するアクセス要求
のライトアドレスが連続するものを検出した場合、該連
続アドレスに対する複数の書込動作を１アドレスサイク
ルに続く一連の連続データサイクルで転送可能なバース
ト転送プロトコルに変換することを特徴とする情報処理
装置用プロセッサの制御方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10034541A JPH11232214A (ja) | 1998-02-17 | 1998-02-17 | 情報処理装置用プロセッサおよびその制御方法 |
| KR1019990005004A KR100288036B1 (ko) | 1998-02-17 | 1999-02-12 | 정보처리장치용 프로세서 |
| TW088102348A TW434485B (en) | 1998-02-17 | 1999-02-12 | Processor for information processing equipment and control method thereof |
| US09/250,156 US6728813B1 (en) | 1998-02-17 | 1999-02-16 | Method and apparatus for converting non-burst write cycles to burst write cycles across a bus bridge |
| EP99103056A EP0939374A3 (en) | 1998-02-17 | 1999-02-16 | Processor for information processing equipment and control method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10034541A JPH11232214A (ja) | 1998-02-17 | 1998-02-17 | 情報処理装置用プロセッサおよびその制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11232214A true JPH11232214A (ja) | 1999-08-27 |
Family
ID=12417168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10034541A Pending JPH11232214A (ja) | 1998-02-17 | 1998-02-17 | 情報処理装置用プロセッサおよびその制御方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6728813B1 (ja) |
| EP (1) | EP0939374A3 (ja) |
| JP (1) | JPH11232214A (ja) |
| KR (1) | KR100288036B1 (ja) |
| TW (1) | TW434485B (ja) |
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| JP2006243890A (ja) * | 2005-03-01 | 2006-09-14 | Nec Corp | バスブリッジおよびデータ転送方法およびプログラム |
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| JP2012226521A (ja) * | 2011-04-19 | 2012-11-15 | Nec Corp | データ転送制御装置、データ転送制御方法、およびコンピュータシステム |
| CN114036096A (zh) * | 2021-11-04 | 2022-02-11 | 珠海一微半导体股份有限公司 | 一种基于总线接口的读控制器 |
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| US11262226B2 (en) | 2020-02-17 | 2022-03-01 | GWU Design | Hybrid mass flow sensor including a thermal and coriolis principle measurement arrangements |
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1998
- 1998-02-17 JP JP10034541A patent/JPH11232214A/ja active Pending
-
1999
- 1999-02-12 KR KR1019990005004A patent/KR100288036B1/ko not_active Expired - Fee Related
- 1999-02-12 TW TW088102348A patent/TW434485B/zh active
- 1999-02-16 EP EP99103056A patent/EP0939374A3/en not_active Withdrawn
- 1999-02-16 US US09/250,156 patent/US6728813B1/en not_active Expired - Fee Related
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|---|---|
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| TW434485B (en) | 2001-05-16 |
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