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JPH11214640A - 半導体記憶素子、半導体記憶装置とその制御方法 - Google Patents

半導体記憶素子、半導体記憶装置とその制御方法

Info

Publication number
JPH11214640A
JPH11214640A JP1536998A JP1536998A JPH11214640A JP H11214640 A JPH11214640 A JP H11214640A JP 1536998 A JP1536998 A JP 1536998A JP 1536998 A JP1536998 A JP 1536998A JP H11214640 A JPH11214640 A JP H11214640A
Authority
JP
Japan
Prior art keywords
region
semiconductor
semiconductor memory
data line
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP1536998A
Other languages
English (en)
Inventor
Toshiaki Sano
聡明 佐野
Tomoyuki Ishii
智之 石井
Kazuo Yano
和男 矢野
Toshiyuki Mine
利之 峰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Japan Display Inc
Original Assignee
Hitachi Device Engineering Co Ltd
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Device Engineering Co Ltd, Hitachi Ltd filed Critical Hitachi Device Engineering Co Ltd
Priority to JP1536998A priority Critical patent/JPH11214640A/ja
Priority to SG1999000150A priority patent/SG71902A1/en
Priority to TW088101015A priority patent/TW413808B/zh
Priority to SG200005584A priority patent/SG96572A1/en
Priority to EP99101336A priority patent/EP0933817A3/en
Priority to KR1019990002385A priority patent/KR100564777B1/ko
Priority to US09/236,630 priority patent/US6040605A/en
Priority to RU99101838/09A priority patent/RU2249262C2/ru
Priority to CNB991016114A priority patent/CN1144294C/zh
Priority to CNB031580041A priority patent/CN100361304C/zh
Publication of JPH11214640A publication Critical patent/JPH11214640A/ja
Priority to US09/436,225 priority patent/US6194759B1/en
Priority to US11/708,145 priority patent/USRE41868E1/en
Withdrawn legal-status Critical Current

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Abstract

(57)【要約】 （修正有） 【課題】小面積で高集積化に適した半導体記憶素子、半
導体記憶装置及びその制御方法を提供する。 【解決手段】積層化されたメモリセルの各々のローカル
データ線を、別々の選択ＭＯＳを介してグローバルデー
タ線に接続し、時間的マルチプレクスで読出し、書込み
を行い、グローバルデータ線、センスアンプなどの周辺
回路を共有し面積の増大を防ぐ。階層化されたデータ線
と、メモリセル（浮遊電極セル）が読出しに対して非破
壊であることを利用し、折返しデータ線構造でありなが
らワード線とデータ線の全ての交点にメモリセルの配置
を可能にする。読出し、書込みベリファイ、消去ベリフ
ァイのいずれの動作時も同一のダミーセルをしきい電圧
の基準として用い、雑音に対する余裕度を向上する。書
込みの際にメモリセルに書き込むデータを一時的に保持
するレジスタと、書込みベリファイの際に書込みが終了
したことを示すフラグを保持するレジスタを兼ねる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶素子、
半導体記憶装置およびその制御方法に関する。
【０００２】
【従来の技術】従来、浮遊ゲートと制御ゲートとを有す
るＭＯＳＦＥＴを用いることによって、フラッシュＥＥ
ＰＲＯＭのような不揮発性記憶装置が実現されている。
浮遊ゲートにキャリアを蓄積することによりＭＯＳＦＥ
Ｔのしきい電圧が変化することを利用し、情報の記憶、
読出しを行うものである。浮遊ゲ−トには通常多結晶シ
リコンが用いられる。この浮遊ゲート付きＭＯＳＦＥＴ
を用いることにより、１トランジスタのみで１ビットの
情報を長期間にわたって記憶できる。フラッシュＥＥＰ
ＲＯＭのメモリセル構造として、Nikkei Electronics n
o.444 pp151-157,1988年に記載されている従来構造及び
コンタクトレスセル構造を挙げる。
【０００３】本発明に関連した他の従来技術として、K.
Yano et al, IEEE InternationalElectron Devices Me
eting pp541-544, 1993年、及びK. Yano et al, IEEE I
nternational Solid-State Circuits Conference pp266
-267, 1996年に記載されている多結晶シリコンを用いた
単一電子メモリをあげる。この技術においては多結晶シ
リコン薄膜によって電流経路であるチャネル及び電子を
捕獲する記憶領域を同時形成する。記憶領域に電子が捕
獲されるとしきい電圧が変化することを利用し、情報の
記憶を行なう。電子一個の蓄積で１ビットの記憶を行な
う所に特徴がある。多結晶シリコンの結晶粒の利用によ
って加工した寸法より実効的に小さい構造が実現され、
室温においても動作が可能となる。
【０００４】フラッシュＥＥＰＲＯＭにおいては、浮遊
ゲートへのキャリアの注入、引き抜き動作（書き込み、
消去動作）において所望のしきい値変化を実現するた
め、高電圧（又は低電圧）印加後に記憶状態をモニタ
し、所望のしきい値変化が実現されていないセルに対し
て再度電圧を印加してしきい値調整を行なうベリファイ
動作を行なっている。
【０００５】従来技術として、T. Tanaka et al, IEEE
J. Solid-State Circuits, vol. 29, no. 11 pp. 1366-
1372, 1994年、及び K. Kimura et al, IEICE Trans. E
lectron., Vol. E78-C No.7 pp832-837, 1995年に記載
されているベリファイ動作を挙げる。
【０００６】
【発明が解決しようとする課題】微細構造の進歩によっ
てＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等各種メモリ
のメモリセルは小面積化が進んでいる。小面積でメモリ
セルを構成できれば、チップ面積が減るため歩留まりが
向上し、同一ウエハで多くのチップがとれるためコスト
面で有利であり、配線長も短くて済むので高速動作可能
等多くの利点がある。
【０００７】メモリ方式によって加工寸法とセル面積の
対応は概ね決まっている。例えば、加工寸法をFとし
て、折り返しビット線方式のＤＲＡＭは8F2、AND型のフ
ラッシュメモリは６F2で単位セルを形成する。現状では
１トランジスタで１セルのフラッシュメモリが最も小さ
い面積のセルを実現できることになるが、基板表面にＭ
ＯＳ構造を形成するメモリではこれがほぼ限界である。
これより小さいメモリセルを構成しようとすると、立体
的な構造が不可欠になる。さらに、立体構造を利用して
メモリセルが小さくなったとして、データ線ピッチある
いはワード線ピッチを最小の２Fより小さくした場合
に、データ線やワード線をいかに配線し、周辺回路と接
続するか、あるいは周辺回路によっていかにこのセルア
レイを制御するのかが重要な課題となる。
【０００８】一方、金属又は半導体の微小なドット内に
電子を出し入れする場合にクーロン反発力が有効に働く
ことを利用し、電子を一個単位で制御する単一電子素子
は、原理的に１０ｎｍ程度の非常に小さい構造で動作が
可能であること、低消費電力であること等の利点を持
つ。単一電子素子の一つである単一電子メモリは、小数
の蓄積電子で情報の記憶が可能なメモリで、一素子で１
ビット以上の情報記憶が行うことができ、蓄積電荷を一
個単位で制御可能なためナノメータレベルになっても動
作できる可能性も有する。又、蓄積電子数が少ないこと
から書き替え時間、書き替え回数において飛躍的な向上
が期待できる。しかし、実際の素子作製においては、加
工寸法はリソグラフィー技術等の制限を受ける。さら
に、従来素子ではソース領域、ドレイン領域等の引き出
し部分の大きさが大きく、集積化して小さくできる利点
が活かされた素子構造は提案されていない。
【０００９】また、発明者らは室温で動作する単一電子
メモリを試作し、評価を行なってきたが、その過程で、
同じ素子に同じ書き込み電圧を同じ時間印加しても電子
を蓄積するのに要する時間がまちまちであることが観測
された。逆に同じ書き込み電圧を同じ時間印加した場合
蓄積される電子の数がその時々で異なってしまう現象が
見出された。これは、単一電子素子は動作に用いる電子
数が少ないため、トンネル又は熱励起のような現象の確
率的な振る舞いがそのまま表に出てしまうためであると
解釈できる。
【００１０】半導体メモリは微細化を推し進める事で記
憶密度を向上させ大容量化を達成してきたが、微細化が
進む程製造設備のコストが増大している。１セルで２ビ
ット以上を記憶する多値記憶を行なうことで、微細化を
行なわずにより高密度の記憶が可能となる。多値記憶に
おいては書き込み、消去、読み出しにおいて多くの記憶
状態を明確に区別できることが最重要である。
【００１１】また、単一電子メモリは扱う電荷量が少な
く、周辺回路も低雑音であることが要求される。半導体
メモリのセンスアンプとしては差動増幅器が広く用い用
いられている。ここで、センスアンプとデータ線との位
置関係としては、対となるデータ線をセンスアンプの両
側に配置する解放形と、同一の方向に配置する折り返し
形が知られている。解放形はデータ線とワード線の全て
の交点にメモリセルを配置でき、集積度が高いという利
点がある一方、ワード線駆動による雑音が大きいという
欠点がある。折り返し形では逆にワード線駆動による雑
音が小さいという利点があるが、データ線とワード線の
全ての交点にメモリセルを配置できず集積度が低いと言
う問題がある。
【００１２】センスアンプ以外に面積の大きな周辺回路
としては、書き込みの際にメモリセルに書き込むデータ
を一時的に保持するレジスタと、書き込みベリファイの
際に書き込みが終了したことを示すフラグを保持するレ
ジスタ、及び書き込み動作後にメモリセルから読み出さ
れた値と書き込み終了フラグの値とを比較してフラグの
書き換えを行なう回路がある。
【００１３】そこで、本発明の目的は従来の限界を打ち
破るような、小面積で高集積化に適した単一電子メモリ
セルと、確率現象による動作のばらつきに強い半導体記
憶装置とその制御方法を提供すこと、及び多値記憶に適
した半導体記憶装置とその制御方法を提供すること、さ
らに小面積で高集積な単一電子メモリセルの特長を損な
うことのない小面積の周辺回路、及び扱う電荷量が少な
く、雑音に弱い単一電子メモリに適した雑音が小さい周
辺回路とその制御方法を提供することにある。
【００１４】
【課題を解決するための手段】本発明は、ソース領域、
ドレイン領域を上下に設け、チャネルを上下方向に走ら
せることにより、小さい面積で作製可能であることを特
徴とする。
【００１５】詳しく述べると、本発明の代表的な実施形
態による半導体素子は、ソース、ドレイン領域を有し、
ドレイン領域は、絶縁膜を介してソース領域の上あるい
は下に設けられ、ソース領域は、チャネル領域を介して
ドレイン領域と接続され、チャネル領域は、ゲート絶縁
膜を介してゲート電極と接続され、チャネル領域近傍に
キャリア閉じ込め領域を有している。キャリア閉じ込め
領域にキャリアを保持することにより半導体素子のしき
い電圧を変化させることで記憶を行なう。
【００１６】また、ゲート電極を上下方向に複数設け、
その段差側面にチャネルを設けることによって小さい面
積で作製することが可能である実施形態は、ソース、ド
レイン領域を有し、互いに絶縁膜を介して上下に設けら
れた複数のゲート電極を有し、絶縁膜を介して上記ゲー
ト電極側面に設けられたチャネル領域を有し、ソース領
域は、チャネル領域を介してドレイン領域と接続され、
チャネル領域近傍にキャリア閉じ込め領域を有し、キャ
リア閉じ込め領域にキャリアを保持することにより半導
体素子のしきい電圧を変化させることで記憶を行ない、
キャリア閉じ込め領域が短径の平均が１０ｎｍ以下の半
導体又は金属の微小粒からなることを特徴とする。
【００１７】また、本発明は、ベリファイ動作を行なう
ことによって、単一電子素子のように確率現象があらわ
に特性に現れる記憶素子を用いた記憶装置の正確な記憶
動作を実現することを特徴とする。
【００１８】詳しく述べると、本発明の代表的な実施形
態による半導体装置の制御方法は、ソース領域と、ドレ
イン領域を有し、ソース領域はチャネル領域を介して上
記ドレイン領域と接続され、チャネル領域は絶縁膜を介
してゲート電極に接続され、チャネル領域の電流経路の
近傍にはキャリア閉じ込め領域を有し、キャリア閉じこ
め領域にキャリアを保持することによりしきい電圧を変
化させることで記憶を行なう半導体記憶素子を有し、こ
の半導体記憶素子を複数個行列状に並べる構造を有する
半導体記憶装置において、半導体記憶素子に書き込み電
圧を印加する第一のステップと、第一のステップ後に素
子に記憶された情報の読み出しを行なう第二のステップ
と、第二のステップでの情報書き込みが不十分な上記半
導体記憶素子について再度書き込み電圧を印加する第三
のステップを有する。
【００１９】また、多値記憶について発明者らは独自に
検討し、特性がフラッシュメモリのように蓄積電子数に
対し連続的にかわる素子ではなく、ステップ状に特性が
変わる素子を用いる事が状態の区別の点から有利である
ことに着目し、実測から階段的な特性を持つことがわか
っていた単一電子メモリを用いることに思い至った。つ
まり、本発明は、単一電子素子の特性を利用する事によ
って記憶状態の明確な区別が可能である多値記憶素子、
又は多値記憶素子を用いた記憶装置を実現することを特
徴とする。
【００２０】この特徴を持った実施形態による半導体装
置は、ソース領域と、ドレイン領域を有し、ソース領域
はチャネル領域を介して上記ドレイン領域と接続され、
チャネル領域は絶縁膜を介してゲート電極に接続され、
チャネル領域の電流経路の近傍にはキャリア閉じ込め領
域を有し、キャリア閉じこめ領域にキャリアを保持する
ことによりしきい電圧を変化させることで記憶を行なう
半導体記憶素子を有し、半導体記憶素子を複数個行列状
に並べる構造を有する半導体記憶装置において、データ
線及びワード線によって行列状の半導体記憶素子を制御
し、ワード線に印加する書き込み電圧に複数の値を用い
ることで一つの上記半導体記憶素子に２ビット以上の記
憶を行なう。
【００２１】さらに小面積で雑音に強い周辺回路として
は、上下に積層化されたメモリセルの各々のローカルデ
ータ線を、別々の選択ＭＯＳを介してグローバルデータ
線に接続し、時間的マルチプレクスで読み出し、書き込
みを行うことにより、グローバルデータ線、センスアン
プなどの周辺回路を共有し面積の増大を防ぐ。また、階
層化されたデータ線と、メモリセル（浮遊電極セル）が
読み出しに対して非破壊であることを利用して、折り返
しデータ線構造でありながらワード線とデータ線の全て
の交点にメモリセルを配置することを可能にする。具体
的には、センスアンプに対して対となるグローバルデー
タ線の一方を読み出すときは、もう一方のグローバルデ
ータ線につながるローカルデータ線の選択ＭＯＳをオフ
にすることにより、その影響をなくすことができる。こ
れにより積層化されたメモリセルの高集積性を犠牲にす
ることなく、かつ低雑音の読み出しを行なうことができ
る。
【００２２】さらに、読み出し、書き込みベリファイ、
消去ベリファイのいずれの動作においても同一のダミー
セルをしきい電圧の基準として用いることにより、雑音
に対する余裕度を向上する。
【００２３】周辺回路のさらなる小面積化の方法とし
て、書き込みの際にメモリセルに書き込むデータを一時
的に保持するレジスタと、書き込みベリファイの際に書
き込みが終了したことを示すフラグを保持するレジスタ
を兼ねる。以下に具体的な動作を説明する。なお、この
説明では、メモリセルのしきい電圧が高い場合を
“１”、低い場合を“０”とする。また論理は正論理で
高レベルを“１”、低レベルを“０”とする。また、書
き込みは一旦全てのメモリセルのしきい電圧を下げ（消
去）、次いでワード線に高電圧を印加し、メモリセルの
しきい値を上げることで行なう。このとき“０”を書き
込みたいメモリセルはデータ線とソース線の電圧を上
げ、相対的にワード線との電圧差を小さくしてしきい電
圧の上昇を抑圧する。もちろんこれらの極性は逆でも構
わない。
【００２４】書き込みの際にメモリセルに書き込むデー
タを一時的に保持するレジスタには“１”と“０”を反
転したデータを入力しておく。そしてこれをそのまま書
き込み終了フラグとみなす。すなわち、“１”を書き込
みたい場合はレジスタの値は“０”であり、これは
“１”書き込みが終了していないことを示し、“０”を
書き込みたい場合はレジスタの値は“１”であり、これ
は“１”書き込みが終了もしくは最初から必要ないこと
を示す。したがって書き込み動作後メモリセルの値が
“１”の場合のみ、レジスタに“１”をそのまま書き込
めばよい。
【００２５】こうすれば書き込むデータを一時的に保持
するレジスタと書き込み終了フラグを両方用意し各々の
値を比較してから書き込み終了フラグの値を書き換える
という必要はなくなる。この「“１”のみ通過回路」と
しては１個のｎＭＯＳを使用する。グローバルデータ線
をｎＭＯＳのゲートに、ドレインを電源の高レベル側
に、ソースをレジスタの入力に接続する。するとグロー
バルデータ線の値が“１”の場合はｎＭＯＳがオンし、
レジスタの入力に“１”が入力され、グローバルデータ
線の値が“０”の場合はｎＭＯＳはオフしたままでレジ
スタは変化しない。この「“１”のみ通過回路」によれ
ば、ｎＭＯＳ１つで（制御用のｐＭＯＳをｎＭＯＳと電
源の高レベルの間に入れても２つのＭＯＳで）書き込み
終了フラグを書き換えることができる。
【００２６】本発明の他の手段、目的と特徴は、以下の
実施の形態から明らかになろう。
【００２７】
【発明の実施の形態】実施例１ 以下には、本発明の具体的な実施例による記憶素子、記
憶装置及びその制御方法を説明する。説明のため半導体
記憶装置の一部分から説明して行くが、実際にはコンタ
クト、周辺回路を含めた形で記憶装置としての機能を果
たす。
【００２８】図１は本実施例による記憶素子の構造図を
示す。図１（ａ）が鳥瞰図、図１（ｂ）が断面図であ
る。ソース(76)、およびドレイン(77)は、高不純物濃度
ｎ型の多結晶シリコンからなる領域であり、 間にＳｉ
Ｏ2絶縁膜(82)がある。このＳｉＯ2絶縁膜(82)側面にＰ
型の多結晶シリコンからなる厚さ２０ｎｍ、幅１５０ｎ
ｍのチャネル部(78)が形成されており、薄い絶縁膜(87)
を隔てて多結晶シリコンからなるキャリア閉じ込め領域
(79)が形成されている。チャネル部(78)及びキャリア閉
じ込め領域(79)はＳｉＯ2絶縁膜(81)を介してゲート電
極(80)に接続されている。ゲート電極(80)とキャリア閉
じ込め領域(79)の間の距離は３０ｎｍとする。
【００２９】チャネル部(78)とキャリア閉じ込め領域(7
9)を別々に設けることにより、後に実施例３で述べるチ
ャネル部とキャリア閉じ込め領域を一括して形成する構
造と比べ、各々別に設計、形成が可能となるため自由度
が多いという特徴がある。特にチャネル部(78)とキャリ
ア閉じ込め領域(79)の間の絶縁膜(87)の材料、膜厚を選
ぶことによってポテンシャルバリアの高さ、幅を人工的
に決められる利点がある。本実施例ではソースをおよび
ドレインよりも下にしているが、これは逆でも構わな
い。さらに、本実施例ではキャリアを電子とし、以下の
実施例でも電子とするが、キャリアは正孔でも構わな
い。
【００３０】本実施例の記憶素子はソース(76)、および
ドレイン(77)領域が上下に重なっており、その分の面積
を小さくする事ができる。さらにチャネル領域(78)につ
いても縦に走る構造をとることで素子面積が小さくなっ
ている。本実施例の記憶素子を繰り返し並べてより多く
の記憶を行うことができる。これは以下の実施例の記憶
素子においても同様である。
【００３１】本実施例の記憶素子の動作を説明する。書
き込み、消去はゲート電極(80)の電位を変えることで行
なう。ソース(76)ドレイン(77)間に一定の電圧を加え、
ゲート電圧を印加して行くと、チャネル(78)の多結晶シ
リコン薄膜に電子が誘起され、電流が流れ始める。ゲー
ト電圧を大きく印加すると、チャネル領域(78) とキャ
リア閉じ込め領域(79)の間のポテンシャル差が大きくな
り、ついには電子がトンネルまたは熱励起によって間の
絶縁膜(87)のポテンシャルバリアを越えてキャリア閉じ
込め領域(79)に注入される。この結果、しきい値が大き
い方にシフトし、同じゲート電圧においても電流値が小
さくなる。情報の読み出しはこの電流値の大小を見るこ
とで行なう。消去はゲート電圧を逆方向に振ることで行
なう。
【００３２】図１６により、次に本実施例の製造工程を
説明する。Ｐ型基板(86)表面を酸化してＳｉＯ2膜(84)
を形成した後ｎ型多結晶シリコン膜、 ＳｉＯ2膜、ｎ型
多結晶シリコン膜、ＳｉＯ2膜の順に堆積し、堆積した
計四層をホトレジストをマスクとして一括してエッチン
グすることでソース(76)、ドレイン(77)領域、 ＳｉＯ2
膜(82) (83)を形成する（図１６（ａ））。このように
一括して形成するため、積層構造にしてもリソグラフィ
ー工程の増加が少ない。次に２０nmのａ(アモルファス)
−Ｓｉを堆積した後、熱処理により結晶化を行なう。こ
の多結晶シリコンをホトレジストをマスクとしてエッチ
ングし、ソース(76)、ドレイン(77)領域を結ぶ線状に加
工することでチャネル部(78)が形成される（図１６
（ｂ））。このエッチング工程において、ソース(76)、
ドレイン(77)領域の上に設けたＳｉＯ2膜(83)がドレイ
ン(77)領域上部の余分な削れを防ぐ。この後薄いＳｉＯ
2膜(87)を堆積した後、キャリア閉じ込め領域(79) の多
結晶シリコンを堆積し、エッチングを行なう。 その後
ＳｉＯ2膜(81)を堆積した後にｎ型多結晶シリコン膜を
堆積し、ホトレジストをマスクとしてエッチングしてゲ
ート電極(80)を形成する。
【００３３】実施例２ 図１５は本発明の別の実施例による記憶素子の構造図を
示す。ソース(1)、およびドレイン(2)は、高不純物濃度
ｎ型の多結晶シリコンからなる領域であり、間にＳｉＯ
2絶縁膜(7)がある。このＳｉＯ2絶縁膜(7)側面にノンド
ープの多結晶シリコンからなる厚さ１０ｎｍ、幅２０ｎ
ｍのチャネル部(3)が形成されており、薄い絶縁膜を隔
てて直径の平均が６ｎｍの複数のシリコン結晶粒からな
るキャリア閉じ込め領域(4)が形成されている。チャネ
ル部(3)及びキャリア閉じ込め領域(4)はＳｉＯ2絶縁膜
(6)を介してゲート電極(4)に接続されている。ゲート電
極とキャリア閉じ込め領域(4)の間の距離は３０ｎｍと
する。素子はＳｉＯ2絶縁膜(8)上に設けられている。素
子が絶縁膜上に設けられる点は、特にことわりのない限
り以下の実施例でも同様である。本実施例ではチャネル
(3)及びキャリア閉じ込め領域(4)を別々に形成したが、
一体に形成する方法もあり、この方法を採用しても構わ
ない。これは以下の実施例でも同様である。又、ドレイ
ン(2)上部の、ソース(1)およびドレイン(2)と同じ幅に
加工されたＳｉＯ2膜(18)は実施例１で述べたＳｉＯ2膜
(83)と同様ドレイン(2)の余分な削れを防ぐ。
【００３４】本実施例の記憶素子の動作について実施例
１と異なる部分を説明する。本実施例ではキャリア閉じ
込め領域(4)にキャリアを捕獲した際、チャネル(3)が細
い為、ゲート電極(5)とチャネル(3)の間の容量が小さく
なり、少ない電荷蓄積の影響を読み出せる。本実施例に
おいては３個の電子蓄積を約１Ｖのしきい電圧シフトと
して読みだすことができる。ただし、チャネル幅をより
大きくとり、キャリア閉じ込め領域のシリコン結晶粒を
多く用意することで蓄積電子数を増やし、所望のしきい
電圧シフトを実現してもよい。チャネル幅を大きくすれ
ば大きな電流を流すことができ、リソグラフィー工程も
容易である。キャリア閉じ込め領域の大きさは１０ｎｍ
以下であり、周りとの全容量は３ａＦ以下となる。従っ
て室温を仮定し、熱的な擾乱を考慮に入れた場合でもキ
ャリア閉じ込め領域内の安定なキャリア数は一個単位で
決まる。このため過剰なキャリアが入る、蓄積したキャ
リアが抜ける等の現象が起こりにくくなる。消去はゲー
ト電圧を逆方向に振ることで行なう。
【００３５】実施例３ 図２は、本発明の第３の実施例を示す。本実施例におい
てはチャネル部及びキャリア閉じ込め領域(11)が一体に
形成されている点、チャネル部(11)をソース(9)、およ
びドレイン(10)の両側に設ける点においてのみ実施例２
と異なる。チャネル部及びキャリア閉じ込め領域(11)の
材料はノンドープの多結晶シリコン薄膜で厚さの平均は
約３ｎｍである。本実施例では厚さの平均が５ｎｍ以下
という多結晶シリコン薄膜内のポテンシャルの起伏が激
しいことを利用して薄膜(11)内にチャネルとキャリア閉
じ込め領域が自然に形成されることを利用しており、簡
単な製造工程で室温動作に適した小さい構造を実効的に
実現できる利点がある。本実施例では結晶粒の大きさ
は、厚さが約３ｎｍであることから横方向にも１０ｎｍ
程度に抑えられており、個々のキャリア閉じ込め領域の
大きさもこの程度となる。
【００３６】チャネル部とキャリア閉じ込め領域(11)を
ソース(9)、およびドレイン(10)の両側に設け、同じゲ
ート電極(12)で制御することにより、チャネル幅が実効
的に二倍となり、チャネル電流を大きくとれるという特
徴がある。チャネル線幅を増やして電流値を大きくとる
と一般に面積が増大するが、本構造では面積の増加はな
い。特にチャネル部及びキャリア閉じ込め領域を一体に
設ける構造においては、単純なチャネル線幅の増加はキ
ャリア捕獲によるしきい電圧変動を縮小する方向に働く
という課題を抱えるが、本構造のように互いに分離した
チャネルを複数用意する場合にはこの問題が起こらな
い。
【００３７】実施例４ 図３は、本発明の第４の実施例を示す。
【００３８】ドレイン領域を二つ持ち、ドレイン１(1
3)、ソース(14)、ドレイン２(15)の三層構造をとってい
る点において実施例３と異なる。本実施例の構造では、
面積を増やさずに実施例１の構造の２倍の記憶容量を実
現できる。ソース(14)を共通に用い、ソース(14) 、ド
レイン１(13)とこれをつなぐチャネル部及びキャリア閉
じ込め領域(16)で記憶を行なうのに加えソース(14)、ド
レイン２(15) とこれをつなぐチャネル部及びキャリア
閉じ込め領域(88)でも記憶を行なう。二つのチャネル部
及びキャリア閉じ込め領域(16) (88)は同時に堆積、形
成したものであり、ソース、ドレインとの位置関係で役
割が異なるだけである。これらはゲート電極(17)は共通
であるがドレイン１(13) 、ドレイン２(15)の電圧を変
える事により片方のみの書き込み、消去が可能である。
又、ソース(14)、およびドレイン１(13)、ドレイン２(1
5)が一括して加工できること、チャネル部及びキャリア
閉じ込め領域(16) (88)についても一括加工が可能なこ
とから工程数の増加も少なくてよいという利点がある。
本実施例ではチャネル部及びキャリア閉じ込め領域を一
体形成したが、これは別に形成しても構わない。
【００３９】実施例５ 図４は、本発明の第５の実施例を示す。
【００４０】本実施例においては、ソース、ドレインを
積層構造とした実施例１から４とは異なり、ゲート電極
を積層構造としている点に特徴がある。積層状のゲート
電極１(19)、ゲート電極２(20)の外側にＳｉＯ2絶縁膜
(26)を隔ててソース(21)、ドレイン(22)領域が設けら
れ、 ＳｉＯ2絶縁膜(26)側面にソース(21)、ドレイン(2
2)をつなぐ形状に厚さ約３ｎｍのノンドープの多結晶シ
リコン薄膜(23)が設けられている。薄膜(23)がチャネル
部及びキャリア閉じ込め領域の機能を果たす。多結晶シ
リコン薄膜(23)は非常に薄く結晶粒が島状になってお
り、しきい電圧が高い。
【００４１】そこでゲート電圧印加時にゲート電極横の
薄膜部分しか導電性を示さず、ゲート電極１(19)側面の
薄膜部(24)とゲート電極２(20)の側面の薄膜部(25)とは
エッチングによって分離されていないにも関らず各々独
立のチャネル部及びキャリア閉じ込め領域となる。従っ
て本素子においては２ビット以上の記憶を行なうことが
できる。本実施例ではゲート電極を二層のみ積んだが、
より多く積んでもよい。実施例３のようにソース、ドレ
インを積層化する構造では、通常ドレインを共通化する
ことは動作上困難であるために４層以上のソース、ドレ
インを積んで一括形成する構造を採る事は困難である
が、本構造ではゲート電極を積層した数だけ記憶容量を
増やすことが可能であるという利点がある。
【００４２】実施例６ 図５は本発明の第６の実施例を示す。
【００４３】本実施例は２ビット以上の情報の記憶を行
なう記憶素子である。本実施例の素子構造、動作は基本
的に実施例３の素子を二個形成した場合と同様であり、
この構造を実現する製造方法においてのみ異なる。
【００４４】本実施例の製造工程を説明する。Ｐ型基板
表面を酸化した後ｎ型多結晶シリコン膜、ＳｉＯ2膜、
ｎ型多結晶シリコン膜の順に堆積し、ホトレジストをマ
スクとしてエッチングすることでソース(27)、ドレイン
(28)、及び間のＳｉＯ2(31)を形成する。次に１５nmの
薄いＳｉ３Ｎ４膜を堆積し、さらにＳｉＯ２膜(32)を堆
積する。その後ドレイン(27)領域端の段差部分を含む形
の穴パターンのホトレジストをマスクに、 ＳｉＯ２膜
及びＳｉ３Ｎ４膜をエッチングする（図５（a））。こ
の時Ｓｉ３Ｎ４膜側面(30)が現れている。次にこのＳｉ
３Ｎ４膜表面(30)にａ−Ｓｉを３ｎｍ堆積する。この時
下地がＳｉＯ２である場合には下地がＳｉ3Ｎ4である場
合と比べ、ガスソースを流し始めてから実際にＳｉがウ
エハ表面につきはじめるまでの時間が長いため、ＳｉＯ
２膜表面にはａ−Ｓｉはほとんど堆積しない。従って
Ｓｉ３Ｎ４膜表面(30)上に、ソース(27)とドレイン(28)
を繋ぐ形状に幅が１５ｎｍ程度のａ−Ｓｉ細線ができ
る。 ａ−Ｓｉを熱処理により結晶化し、チャネル部及
びキャリア閉じ込め領域を一体に形成する。ＳｉＯ２膜
(33)を堆積した後にｎ型多結晶シリコン膜を堆積し、ホ
トレジストをマスクとしてエッチングしてゲート電極１
(29)、ゲート電極２(34)を形成する（図５（b））。
【００４５】本実施例では二つのゲート電極(29) (34)
で各々別個の記憶が出来、最低２ビットの記憶ができ
る。多値記憶を行なえばより多くのビット数の記憶が可
能である。本実施例では制御性良く細線が形成できると
いう特徴がある。素子間ばらつきが低減できるとともに
少ない蓄積電子数で大きなしきい電圧シフトをさせるこ
とができる。本実施例ではドレイン(28)領域端の片方の
段差部分を含む形で穴を開けたが、両側に穴を開け、二
本のチャネル部及びキャリア閉じ込め領域を設け、同じ
ゲート電極で制御する形としてもよい。この構造ではチ
ャネル電流を大きくとれるという特徴がある。さらに、
本実施例ではソース(27)、ドレイン(28)の二層のみ積ん
だが、実施例４のようにドレイン１、ソース、ドレイン
２の三層構造をとってもよく、より高密度の記憶が可能
となる。
【００４６】実施例７ 図６は本発明の第７の実施例を示す。
【００４７】本実施例は、チャネル部とキャリア閉じ込
め領域を別々に設けること、同じ穴パターン内に形成し
た二本のチャネル部が同じゲート電極(35)で制御される
ことの二点においてのみ実施例６と異なる。チャネル部
とキャリア閉じ込め領域を別々に設ける利点は実施例１
と同様である。さらに同じ穴パターン内に形成した二本
のチャネル部を一つのゲート電極(35)で制御する構造を
とることにより、ゲート電極(35)の加工が容易であると
いう特徴を持つ。実施例６との製造工程の違いは、チャ
ネル堆積直後に薄いＳｉＯ2膜を堆積しキャリア閉じ込
め領域のシリコン結晶粒を形成する工程が入る点であ
る。
【００４８】実施例８ 図７は本発明の第８の実施例を示す。
【００４９】本実施例は、製造工程とチャネル部とキャ
リア閉じ込め領域の位置関係が実施例７と異なる。実施
例６と製造工程の異なる点を述べる。ソース(36)、ドレ
イン(37)領域を形成後１５nmの薄いＳｉ３Ｎ４膜(38)を
堆積した後、 ＳｉＯ２膜(40)を５nm堆積し、さらにＳ
ｉ３Ｎ４膜(39)を１０nm堆積する点が異なる。この後Ｓ
ｉＯ２膜(41)を堆積し、ドレイン(37)領域端の段差部分
を含む形の穴パターンホトレジストをマスクにＳｉＯ２
膜及びＳｉ３Ｎ４膜をエッチングする工程以後は実施例
６と同じ工程である。 ａ−Ｓｉの堆積膜厚は５nmとす
る。この構造では、ａ−Ｓｉを堆積する工程において、
Ｓｉ３Ｎ４膜(38)側面にソース(36)とドレイン(37)を繋
ぐ形にできるチャネル部の横に、他方のＳｉ３Ｎ４膜(3
9)側面にキャリア閉じ込め領域が形成される。本構造で
はチャネルとキャリア閉じ込め領域の間の距離の制御性
がよいという特徴がある。
【００５０】実施例９ 図８は本発明の第９の実施例を示す。
【００５１】実施例１の記憶素子を４個行列状に並べ、
二つずつの素子でソース 、ドレインを共有化し、二つ
ずつの素子でゲート電極を共有化したものである。二本
のドレイン(42) (43) をデータ線、二本のゲート(46)
(47)をワード線とすることで行と列の制御が可能であ
る。ソース、ドレインを共有化する素子の数を増やし、
言い換えれば同じデータ線で制御される素子の数を増や
してもよい。又、ゲート電極を共有化する素子の数を増
やし、言い換えれば同じワード線で制御される素子の数
を増やしてもよい。これらは他の実施例についても同様
である。尚、データ線の抵抗を下げる為に金属材料（例
えばＡl、Ｗ、ＴｉＮ、ＷＳｉ２、ＭｏＳｉ、ＴｉＳｉ
等が考えられる）で裏打ちする方法があり、この方法を
採用してもよい。ワード線についても、抵抗低減のため
金属材料で裏打ちしてもよい。これも他の実施例につい
て同様である。
【００５２】実施例１０ 図９は本発明の第１０の実施例を示す。
【００５３】実施例４の記憶素子を４個行列状に並べ、
二つずつの素子でソース、ドレイン１、ドレイン２を共
有化し、二つずつの素子でゲート電極を共有化したもの
である。共有化したドレイン及びゲートの多結晶シリコ
ンはそのままデータ線及びワード線として用いることが
できる。本実施例では計四本のデータ線１〜４(48)〜(5
1)とワード線１(54)、２(55)によって制御され、８ビッ
ト以上の情報を記憶することができる。ここでデータ線
１〜４と図面の(48) 〜(51)は番号の若い順に対応する
ものとし、以下でもこの意味で記述する。本実施例にお
いては三層積まれたｎ型多結晶シリコンの一番下層がデ
ータ線１(48)、３(50)、その上の層がソース線１(52)、
２(53)、そして一番上の層がデータ線２(49)、４(51)で
ある。
【００５４】本実施例においてはコンタクト部分まで含
めて図示している。コンタクト工程について説明する。
まずデータ線１(48)、３(50)形成の為のｎ型多結晶シリ
コン膜、 ＳｉＯ2膜、ソース線１(52)、２(53) 形成の
為のｎ型多結晶シリコン膜を各々堆積する。ここでソー
ス線１(52)、２(53) 形成の為のｎ型多結晶シリコン膜
を第一の穴パターン(56)によって削り穴をあけておく。
次にＳｉＯ2膜、データ線２(49)、４(51)形成の為のｎ
型多結晶シリコン膜を堆積後さらに第二の穴パターン(5
7)によってこのデータ線２(49)、４(51)形成の為の多結
晶シリコンも削っておく。その後ＳｉＯ2膜を堆積後デ
ータ線、ソース線を一括形成する際、コンタクト部では
各コンタクト用パターンをつないだ形状（(58)、(59)、
(60)を併せたパターン）に加工する。この結果、(60)に
おいてはデータ線２が最上層の多結晶シリコンとなって
いるが、(59)においてはデータ線２の多結晶シリコンが
削れてなくなっておりソース線の多結晶シリコンが最上
層となっている。さらに(58)においてはデータ線２の多
結晶シリコン及びソース線の多結晶シリコンがともにな
くなっており、データ線１の多結晶シリコンが最上層と
なっている。従って上記各層へのコンタクト穴形成にお
いて各々別の工程を用意する必要がない。本コンタクト
工程は他の積層構造についても有効であり、例えば実施
例５のようなゲート電極を積層化した構造に用いてもよ
い。勿論本方法以外のコンタクト工程を用いてもよく、
これは他の実施例でも同様である。
【００５５】実施例１１ 図１０〜１２、１７は本発明の第１１の実施例を示す。
【００５６】実施例４の記憶素子を８個、４×２の行列
状に並べ、四つずつの素子でソース、ドレイン１、ドレ
イン２を共有化し、二つずつの素子でゲート電極を共有
化したものである。実施例１０と同様に共有化したドレ
イン及びゲートの多結晶シリコンはそのままデータ線及
びワード線として用いることができる。一括エッチする
三層積みの多結晶シリコンは下の層からデータ線１、ソ
ース線、データ線２の順に積み重なっている。本実施例
においてはデータ線の選択トランジスタ部分まで含めて
示している。セル部分は点線で囲んだ部分(61)である。
本実施例では四本のデータ線(62)と四本の選択トランジ
スタゲート(63)、及びワード線(64)によって制御され、
１６ビット以上の情報を記憶することができる。メモリ
セルが小さくなるに従い、コンタクトや周辺回路部分の
面積を小さくする必要がある。特に本発明のようにソー
ス、ドレイン又はゲートを積層構造とする場合には、コ
ンタクトや周辺回路部分が大きくてはレイアウトが不可
能になることも考えられる。
【００５７】製造工程と同時に構造を説明する。まずシ
リコン基板上に選択トランジスタを形成する（図１０
(ａ)）。図の(66) 、(67) 及び(68)が拡散層である。同
時に他の周辺回路も形成するが、ここではデータ線を選
択するトランジスタのみ示す。選択トランジスタのゲー
ト電極(63)形成後に酸化膜を堆積し、フィールド酸化膜
(69)上にメモリセルを形成する。セル部分の形成法は実
施例４とほぼ同様であり、以下では異なる部分を述べ
る。下層のデータ線１のｎ型多結晶シリコン膜の堆積前
に酸化膜をホトレジストをマスクにエッチングし、選択
トランジスタの拡散層(66)の一部を露出させる(70)（図
１０(b)）。
【００５８】図１１は製造工程の続きを示す。下層のデ
ータ線１のｎ型多結晶シリコン膜を堆積後、ソース線の
ｎ型多結晶シリコン膜堆積前にホトレジストをマスクに
データ線１の多結晶シリコンをエッチングしておく(71)
（図１１(ａ)）。さらにＳｉＯ2膜、ソース線のｎ型多
結晶シリコン膜、ＳｉＯ2膜、データ線２のｎ型多結晶
シリコン膜を堆積後、データとソース線の一括エッチン
グ前に図に示した穴パターン(72)でデータ線２の多結晶
シリコン膜をエッチングしておく。従ってデータ、ソー
ス線の一括エッチング時には、(71)で示されるパターン
より外側ではデータ線１の多結晶シリコンがなく、(72)
で示されるパターン部分ではデータ線２の多結晶シリ
コンがなくなっている。
【００５９】以上の工程を行なうことによりデータ、ソ
ース線一括エッチング後（図１１(b)）にはデータ線１
は金属を介さず直接選択トランジスタの拡散層(66)に接
続されるため、コンタクト工程、配線工程を別に行なう
必要がなく、工程が簡単であると同時に面積が小さくて
すむ。又、共通のソース線は多結晶シリコンで互いにつ
ながり、しかもその一部分(65)は上のデータ線２の多結
晶シリコンが除去されている。よってコンタクト、配線
はこの部分でのみ行なえばよく、やはり面積が小さくて
すむ。
【００６０】図１２は製造工程の続きを示す。酸化膜堆
積、多結晶シリコン堆積、ワード線加工後、酸化膜堆
積、平坦化工程を行ない、コンタクト穴をあけたのち一
層目の金属配線(75)を図のように行なう（図１２
(a)）。これによりデータ線２(73)と選択トランジスタ
の拡散層(68)が接続される。
【００６１】図１７は図１２(a)のＡ−Ｂ部の断面図を
示す。ただし、図１２においては図の繁雑さを避ける為
選択トランジスタのゲート(63)及びワード線(64)につい
ての金属配線を省略している。さらに選択トランジスタ
の拡散層(67)へのコンタクト穴をあけ、二層目の金属配
線(62)を図のように行なう。この結果選択トランジスタ
二つのゲート電極への印加電圧を選択することで、金属
のデータ線(62)がデータ線１とデータ線２の一方のみと
電気的に接続される。
【００６２】本実施例では構造を簡単に示す為に小規模
の記憶としているが、実際に記憶装置を実現する場合に
はデータ線、ワード線の本数はもっと多い。例えば積層
のデータ線、ソース線組を１０００本、ワード線を１６
本持つ行列状に記憶素子を配置し、本実施例のように選
択トランジスタを各データ線に設ける。この構造を便宜
上ブロックと呼ぶ。複数のブロックをワード線に垂直な
方向に繰り返し並べて記憶装置を実現する。積層化され
ているデータ線１、２の組は選択トランジスタを用い
て、ブロックの外側では一本のデータ線で制御できる。
複数のブロックの金属データ線を互いに接続する。この
結果１ブロックのデータ線の数の金属のデータ線があれ
ばよい。このようにブロック単位に分けて配置する構造
では、多結晶シリコンのデータ線部分が短くてすみ、抵
抗が大きくならないという特徴がある。
【００６３】実施例１２ 図１３は本発明の第１２の実施例を示す。
【００６４】本実施例は、ソース線(74)を多結晶シリコ
ンでなく、基板の拡散層を用いる点においてのみ実施例
５と異なる。ソース線は各セルに共通で良く、基板表面
を利用する。本実施例はソース線(74)の抵抗が小さいこ
と、多結晶シリコンが一層少なくてよいため工程が短い
という特徴を持つ。このようにソース線を基板の拡散層
とする構造は、実施例１の素子でも用いることができ
る。
【００６５】実施例１３ 図１４は本発明の第１３の実施例を示す。
【００６６】本実施例は、実施例１の記憶素子を並べ、
さらに二層に積み重ねた構造である。図１４はデータ線
断面での断面図を示している。本発明の記憶素子、記憶
装置は絶縁膜上に形成することができるため、基板表面
に形成する記憶素子と異なり積み重ねることが可能であ
る。積み重ね構造をとることによってさらに高集積化が
実現できるという特徴を持つ。又、このように積み重ね
た構造を採った場合本発明の記憶素子、記憶装置はチャ
ネルが縦に走っているため、平面的な構造と比べて上
段、又は下段のセルのゲート電極の影響を受けにくいと
いう特徴をもっている。
【００６７】実施例１４ 図１８から２９は、本発明の第１４の実施例を示す。
【００６８】図１８に本実施例の記憶装置を構成するメ
モリセルアレイの一部分の構造図を示す。図１８（ａ）
はチャネル形成後、図１８（ｂ）はワード線形成後の図
である。データ線１(Ａ1)、ソース線(Ａ３) 、データ線
２(Ａ２)は高不純物濃度ｎ型の多結晶シリコンからな
り、間にＳｉＯ2絶縁膜(Ａ４) (Ａ５)を挟んで下から順
に積み重ねられている。このＳｉＯ2絶縁膜(Ａ４) (Ａ
５)側面にノンドープの多結晶シリコン薄膜からなる厚
さ２．５ｎｍ、幅５０ｎｍのチャネル部(Ａ６) (Ａ７)
が形成されており、２５ｎｍの膜厚のゲート絶縁膜(Ａ
８)を隔てて多結晶シリコンからなる上下共通のワード
線(Ａ９)が形成されている。ここでは積層化したデータ
線構造を二本、ワード線を二本用意してアレイの基本構
造を示しているが、実際にはより多くのデータ線、ワー
ド線を並べてメモリセルアレイを構成する。４個の交点
に各々上下二段のメモリセルが形成されており、多ビッ
ト記憶を用いない場合でも８ビットの記憶が可能であ
る。
【００６９】図１９にこの構造を上面から見た図を示
す。データ線１(Ａ1)、ソース線(Ａ3)、データ線２(Ａ
2)が上下に重なっており(Ａ10)、その分の面積を小さく
する事ができる。単位構造(Ａ11)は４F2であり、この構
造に２セル入っているため１セルあたり２F2の面積であ
る。
【００７０】図２０でこの記憶素子の動作を説明する
（図２０）。多結晶シリコン薄膜の膜厚が非常に薄く膜
内のポテンシャルの起伏が激しいため、連続した低ポテ
ンシャル領域の道である電流経路(Ａ12)と孤立した低ポ
テンシャル領域であるキャリア閉じ込め領域(Ａ13)が薄
膜内に自然に形成される。この膜の結晶粒の大きさは、
厚さが約２．５ｎｍであることから横方向にも１０ｎｍ
程度に抑えられており、個々のキャリア閉じ込め領域
(Ａ13)の大きさもこの程度となる。簡単な製造工程で室
温動作に適した小さい構造を実効的に実現できる利点が
ある。もちろんキャリア閉じ込め領域と電流経路を独立
の工程で設けてもよい。
【００７１】この場合キャリア閉じ込め領域には直径１
０ｎｍ以下の微粒子を用いれば室温においてもクーロン
ブロケイドの効果を得ることができる。書き込み、消去
はワード線(Ａ９)の電位を変えることで行なう。ソース
線(Ａ３) 、データ線１(Ａ1)間に一定の電圧を加え、ワ
ード線電圧を印加して行くと、チャネル部(Ａ６)の多結
晶シリコン薄膜に電子が誘起され、電流が流れ始める。
ゲート電圧を大きく印加すると、電流経路(Ａ12)とキャ
リア閉じ込め領域(Ａ13)の間のポテンシャル差が大きく
なり、ついには電子がトンネルまたは熱励起によって間
の高ポテンシャル部分のバリアを越えてキャリア閉じ込
め領域(Ａ13)に注入される。この結果、しきい値が大き
い方にシフトし、同じゲート電圧においても電流値が小
さくなる。情報の読み出しはこの電流値の大小を見るこ
とで行なう。消去はゲート電圧を逆方向に振ることで行
なう。
【００７２】次に上述したメモリセルを用いて大規模な
セルアレイを構成する基本単位であるメモリマットの構
造を述べる。
【００７３】図２１、図２２、図２３、図２４、図２
５、図２６、図２７にはメモリマットのレイアウト図を
示す。これらは同じ部分の異なる製造工程段階の図であ
る。製造工程については後で説明する。
【００７４】上述したメモリセルは行列状に並べるのに
適した形をしており、このまま大規模に並べることも可
能である。しかし、長い多結晶シリコンのデータ線を用
いることになり、抵抗が大きくなりすぎる。そこである
程度の規模でコンタクトをとり、金属等の低抵抗材料で
長い距離を配線する。この小規模単位をメモリマットと
呼ぶ。本実施例ではデータ線、ワード線をともに８本ず
つ並べ、６４個の交点に各々２セルずつ、合計１２８セ
ルで単位メモリマットを構成する。
【００７５】また、区別のため、単位マット内配線を行
う多結晶シリコンのデータ線１、データ線２をローカル
データ線、マット間配線を行う低抵抗のデータ線をグロ
ーバルデータ線と呼ぶ。１ピッチにデータ線１とデータ
線２の二本の線が重なっているため、マット単位で上下
を選択するためのMOSトランジスタを基板表面に設け
る。これによりマットの外では一本のグローバルデータ
線で済むためピッチの困難が回避できる。 素子分離領
域を考えると選択トランジスタピッチがデータ線ピッチ
より大きくなるため、隣り合うローカルデータ線の選択
トランジスタはメモリマットの上下に分けて行う。
【００７６】次に本実施例のレイアウトを製造工程とと
もに説明する（図２１〜２７）。図中で点線で囲んだ領
域(Ａ２２)が単位メモリマットとなる。まず選択用ｎ型
トランジスタをＰ型基板表面に形成する。平行に並んだ
アクティブ領域(Ａ１６)にゲート電極(Ａ１５)が共通に
走る形のレイアウトを採る。この時同時にメモリセルア
レイの外側に周辺回路のCMOSの形成も行う。数種の電圧
を用いるため、MOSトランジスタには三重ウエル構造を
採用する。また、ワード駆動回路用高耐圧トランジスタ
とデコーダやセンスアンプ等のトランジスタでは耐圧が
異なってよいため、少なくとも二種のゲート長のMOSト
ランジスタを形成する。本実施例ではSOI基板を用いな
かったが、薄膜のSOI基板を用いた場合必ずしも三重ウ
エル構造は必要ない。この後、ＳｉＯ2膜を堆積した
後、レジストをマスクとしてＳｉＯ2膜をエッチング
し、選択MOSの拡散層の一部(Ａ１４)を露出させる。 厚
さ５０nmのｎ型多結晶シリコン膜を堆積した後、レジス
トパターン(Ａ３３)をマスクとして多結晶シリコンをエ
ッチングする（図２１）。この工程により、ローカルデ
ータ線１(Ａ１)と選択MOSの拡散層が直接接続されるた
め、後にローカルデータ線１(Ａ１)へのコンタクトと取
る工程が不要になるという利点がある。さらにＳｉＯ2
膜（ 厚さ１００nm） 、ｎ型多結晶シリコン膜（ 厚さ
５０nm）、 ＳｉＯ2膜（厚さ１００nm）、ｎ型多結晶シ
リコン膜（ 厚さ５０nm）、ＳｉＯ2膜（ 厚さ３０nm）
の順に堆積し、堆積した計六層をレジストをマスクとし
て一括してエッチングすることでソース線(Ａ３)、ロー
カルデータ線１(Ａ１)、 ローカルデータ線２(Ａ２)の
積層構造(Ａ１７)を形成する（図２２）。
【００７７】このように一括して形成するため、単に一
層のメモリ構造を二回積層状に作製するのと比べリソグ
ラフィー工程が少なくてすむ。また、メモリマット間の
境界部分にはダミーのデータ線パターン(Ａ１８)を形成
している。これは、データ線のリソグラフィー工程にお
いて、同程度の大きさのパターンの繰り返し構造である
方が露光（EB工程なら描画）の最適条件が見出し易いた
めである。さらに、各ローカルデータ線の両隣りの構造
を同じにすることによって、ローカルデータ線と周りと
の静電容量を各々のローカルデータ線で同じにすること
が出来、メモリの安定動作の観点からも利点がある。次
に厚さ２．５ nmのａ(アモルファス)−Ｓｉを堆積した
後、熱処理により結晶化を行なう。この後厚さ１５nmの
ＳｉＯ2膜を堆積し、この後データ線に対し直角の方向
に走る線幅０．１ミクロンのレジストパターン(Ａ１９)
を形成する（図２３）。
【００７８】このレジストパターン(Ａ１９)をマスクと
してウエットエッチングし、ローカルデータ線１(Ａ１)
とソース線(Ａ３)の間のＳｉＯ2膜(Ａ６)、及びローカ
ルデータ線２(Ａ２)とソース線(Ａ３)の間のＳｉＯ2膜
(Ａ７)の側面に基板に垂直に走るＳｉＯ2の細線を形成
する。ここでダミーのパターンパターン(Ａ２０)を用意
することにより、線幅の細いレジストパターンが倒れる
のを防ぐ工夫を行っている。次に異方性のドライエッチ
ングにより基板に平行に形成されたＳｉＯ2パターンを
削る。この工程を行うことにより、隣り合うローカルデ
ータ線間が多結晶シリコン薄膜でつながることを防ぐこ
とがことができる。次に O2プラズマ雰囲気中で多結晶
シリコン薄膜を酸化する。このとき酸化は１０nm程度ま
でしか進まないため、先に形成したＳｉＯ2の細線の下
の多結晶シリコン薄膜は酸化されず、極薄多結晶シリコ
ン薄膜の細線パターンが形成できる。この方法はドライ
エッチによる細線加工と比べて以下の点で優れている。
一つは、ウエットエッチにおけるサイドエッチ効果と酸
化の効果によってレジストより細いパターンが形成でき
ることである。発明者らは、予備検討段階で極薄多結晶
シリコン薄膜のチャネル細線の幅と長さの比が２以上あ
る時に書き込みの前後で十分なしきい値シフトが得られ
ることを見出しており、本実施例のようにローカルデー
タ線１(Ａ１)とソース線(Ａ３)の間のＳｉＯ2膜(Ａ４)
の膜厚が１００nmの場合０．０５ミクロン程度のパター
ンを形成する必要がある。発明者らの試作においては、
０．１ミクロン幅のレジストパターンを用い、ウエット
エッチ終了時点で０．０７ミクロンのＳｉＯ2細線が形
成されていた。これに側面からの酸化の効果が加わっ
て、酸化後には０．０５ミクロン程度幅の極薄多結晶シ
リコン薄膜の細線が形成されていると思われる。第二の
利点は、 O2プラズマによる酸化が１０nm程度で止まる
ことから、チャネル加工時にデータ線が余分に削れる恐
れがないことである。チャネル加工の後、ゲート絶縁膜
の役割の薄いＳｉＯ2膜(Ａ８)を堆積した後、ｎ型多結
晶シリコン膜を堆積し、ホトレジストをマスクとしてエ
ッチングしてワード線(Ａ２１)を形成する（図２４）。
【００７９】この時データ線間の幅の半分よりも厚いｎ
型多結晶シリコン膜を堆積すれば、データ線形成によっ
て作られた高段差を埋め込むことができ、レジストパタ
ーン形成が容易になる。先のデータ線のダミーパターン
の存在により、データ線間の溝幅はほぼ一定になってお
り、メモリマット境界部分においてもこの埋め込み効果
が得られる。また、 ｎ型多結晶シリコン膜堆積後エッ
チバックを行い、膜厚を薄くした後シリサイドを堆積す
ることにより、より低抵抗のワード線が形成可能であ
る。ワード線形成後に絶縁膜を堆積し、平坦化を行った
後コンタクト工程を行う（図２５）。このとき、ローカ
ルデータ２(Ａ２)へのコンタクト(Ａ２６)、選択MOSの
拡散層(Ａ１６)のコンタクト(Ａ２７)、選択MOSのゲー
ト電極(Ａ１５)へのコンタクト(Ａ２５)、ワード線(Ａ
２１)へのコンタクト(Ａ３４)は上部に堆積された絶縁
膜のエッチングをすればとることができる。これに対
し、ソース線(Ａ３)はローカルデータ線２(Ａ２)の下に
あるため、ソース線(Ａ３)へのコンタクト孔(Ａ２３)は
ローカルデータ線２(Ａ２)を貫通して取る。さらに、ピ
ッチに律則されて選択トランジスタのアクティブ領域幅
を広く取れないため、グローバルデータ線と選択トラン
ジスタの接続のためのコンタクト孔(Ａ２４)は、ローカ
ルデータ線２(Ａ２)とソース線(Ａ３)の両方を貫通させ
る。この構造によってコンタクト孔とデータが重なるレ
イアウトが可能となる。ここであらかじめローカルデー
タ線１(Ａ１)を堆積後に削っているために、このコンタ
クト領域にローカルデータ線１(Ａ１)は存在しない。貫
通途中の層とのショートを避けるため、コンタクト孔形
成後に絶縁膜の堆積と異方性ドライエッチによるエッチ
バックにより孔内部に絶縁膜の側壁を形成する。
【００８０】図２９には側壁形成後の選択MOS部分のコ
ンタクトの断面図を示す。
【００８１】図２８にはメモリアレイ端部でのワード線
に対するコンタクト(Ａ３４)を示している。積層データ
線と同じ材料からなり、ダミーデータ線とも異なる大き
なダミーパターン(Ａ３５)を設け、この上でコンタクト
(Ａ３４)をとる。データ線パターンの外側では、ワード
線加工の所で述べた多結晶シリコン堆積によるデータ線
による溝の埋め込み効果が得られないため、これを回避
する手段である。この後金属を堆積し、ホトレジストを
マスクとしてエッチングして一層目の金属配線M1を形成
する（図２６）。
【００８２】M1配線(Ａ２９)で多結晶シリコンのゲート
電極(Ａ１５)を裏打ちすることで抵抗を下げることがで
きる。また、ソース線(Ａ３)への配線(Ａ２８)もM1で行
う。他にローカルデータ線２(Ａ２)と選択MOSの拡散層
との接続(Ａ３０)も行う。さらに層間絶縁膜堆積後、コ
ンタクト孔を開け、金属を堆積し、ホトレジストをマス
クとしてエッチングして二層目の金属配線M２を形成す
る（図２７）。グローバルデータ線(Ａ３１)はM2で形成
する。狭いピッチでメモリマット一面を走ることになる
ため、M1でグローバルデータ線を形成すると他の配線が
できなくなってしまう。従ってグローバルデータ線(Ａ
３１)にはM2あるいはそれより上の配線を用いる必要が
ある。これはメモリセルアレイの外側に接続される読み
出し回路についても言えることで、グローバルデータ線
より下の層、例えばM1で読み出し回路を接続する必要が
ある。グローバルデータ線においてもメモリマット境界
部にダミーのパターンを配置してローカルデータ線の場
合と同様の効果を得ることができる。
【００８３】実施例１５ 図３０、図３２には本発明の第１５の実施例を示す。
【００８４】図３０は本実施例の記憶装置を構成するメ
モリセルアレイの一部分の構造図を示す。図３０（ａ）
はチャネル形成後、図３０（ｂ）はワード線形成後の図
である。第１４の実施例の記憶素子では上下２セルが縦
に積まれた構造であったが、本実施例では１セルである
点がことなるが、他の構造、動作原理は同様である。
【００８５】ローカルデータ線(Ａ３７)、ソース線(Ａ
３６)を縦に繋ぐ形でチャネル(Ａ３８)が走り、チャネ
ルの電位をワード線(Ａ４７)で制御する。実施例１４の
構造より集積度は落ちるが、加工時の段差が小さく、プ
ロセスマージンが大きいという特徴がある。
【００８６】図３２にはメモリマットの上面図を示す。
コンタクト工程までの図であり、実施例１４では図２５
に対応する。やはりマット単位でローカルデータ線をMO
Sトランジスタを介してグローバルデータ線に接続する
のであるが、実施例１４では上下セルの選択の目的でト
ランジスタを介していたが、本実施例では、動作時にグ
ローバルデータ線に電気的につながるローカルデータ線
の容量を低減するのが目的である。グローバルデータ線
の容量を小さくできれば、同じ電流でより早く、より大
きく電位を変動させることができ、高速動作が可能とな
る。このような効果は、本実施例や実施例１４のよう
に、基板にチャネルが垂直に走る構造に限ったことでは
なく、図３１に示すような基板に平行にチャネルが走る
構造でも共通である。
【００８７】図３１はセルアレイの基本となる、６セル
のアレイ構造を示した上面図で、図３１（ａ）はチャネ
ル形成後、図３１（ｂ）はワード線形成後の図である。
ソース線(Ａ４０)を共通として、ローカルデータ線１
(Ａ３９)、ローカルデータ線２(Ａ４１)を有する。チャ
ネルの電位をワード線(Ａ４３)で制御する。単位セル構
造は加工寸法Fに対し６Ｆ２であり、本実施例のような
立体構造と比べ作製が容易であるという特徴がある。図
３２の説明に戻る。ソース線(Ａ３６)へのコンタクト孔
(Ａ４６)、MOSのゲート電極へのコンタクト孔(Ａ４
７)、 MOSの拡散層をグローバルデータ線と接続するた
めのコンタクト孔(Ａ４８)はすべて同一工程であけるこ
とが出来、実施例１４の場合よりも工程数が少なくてす
むという特徴がある。ローカルデータ線(Ａ３７)へのコ
ンタクト工程は実施例１４と同様である。
【００８８】以下、実施例１６から実施例２２ではセル
アレイの書き込み、消去、書き込みベリファイ、消去ベ
リファイ、リフレッシュ、多値記憶を行うための実施例
を示す。
【００８９】図３３にはセルアレイの代表的なものを示
し、これを用いて説明する。もちろんこれまでに示した
他のメモリセル構造を用いてもよい。
【００９０】実施例１６ 図３４にセルアレイの読み出し、書き込み、消去動作の
動作シーケンスを示す。読み出し条件はセル１、セル２
の情報を読みだす条件、消去条件はセル１、セル２の情
報を消去する条件であり、書き込み条件はセル１に情報
“１”を、セル２に情報“０”を書き込む条件である。
読みだし動作はまずプリチャージを行い（ステップ
１）、続けてソース、データ線とワード線の間に所定の
読みだし電圧を印加する（ステップ２）。セル１に保持
している情報をデータ線１に流れる電流で、セル２に保
持している情報をデータ線２に流れる電流で読みだす。
ワード線１の電位は情報“０”保持時に流れる電流が
“１”保持時に流れる電流より十分大きく、二つの状態
が区別しやすように設定する。
【００９１】ワード線２の電位を情報“０”保持時のし
きい電圧より小さく設定することにより、保持情報に関
わらずセル３、セル４にはほとんど電流が流れない。よ
り多くのセルをならべた場合でも同様で、読み出すセル
を制御するワード線のみ読み出し電圧を印加し、同じデ
ータ線につながる他のワード線を低電位に設定する。次
に消去動作について述べる。消去動作はセル１、セル２
について一括して行う。又、消去のビット毎ベリファイ
動作の為に消去を行うべきセルのリストに対応する記憶
部が必要である。まず消去のための電圧の印加前に書き
込み電圧を印加する（ステップ１）。
【００９２】この動作を行うことにより、この消去動作
以前の消去動作の後に書き込み動作の行われていなかっ
たセルに対し、連続して消去電圧がかかることを防ぎ、
望ましくない特性変動を抑えることができる。次にセル
リストに対応させてデータ線の電位を設定する（ステッ
プ２）。
【００９３】消去の終わっていないセルに接続されたデ
ータ線に与える電位（例えば５Ｖ）は消去の終わったデ
ータ線に与える電位（例えば０Ｖ）よりも高く設定し、
ワード線との電位差を大きくする。ワード線に消去のた
めの低い電圧（例えば−１０Ｖ）を与えた（ステップ
３）後セルの状態を確認するため、所定の電圧（例えば
０.５Ｖ）をワード線に印加しデータ線の電位変動をセ
ンスする（ステップ４、５）。
【００９４】この結果セルのしきい値が所定の値より低
くなっていればそのセルをリストから削除する。この後
リストが空になっていれば消去動作を完了するが、そう
でなければ再びステップ２に戻る。このステップ２にお
いてリストから削除されたセルのデータ線に与える電圧
は低く（ここでは０Ｖ）、ワード線との電位差（ここで
は１０Ｖ）が小さいため過剰な消去が行われない。この
ループを繰り返すことによって消去を行うすべてのセル
について、所定の値以下のしきい電圧を実現する。
【００９５】書き込み動作においては、セル１、セル２
に各々情報“０”と“１”を書き込む動作を示してい
る。書き込み動作においては、まず情報“１”を書き込
むセルのリストに対応させてデータ線の電位を設定する
（ステップ１）。
【００９６】“１”書き込みの終わっていないセルのデ
ータ線に与える電位（例えば０Ｖ）は“１”書き込み又
は“０”書き込みの終わったデータ線に与える電位（例
えば５Ｖ）よりも低く設定し、ワード線との電位差を大
きくする。次にワード線に書き込みのための高い電圧
（例えば１５Ｖ）を与えた（ステップ２）後セルの状態
を確認するため、所定の電圧（例えば２.５Ｖ）をワー
ド線に印加しデータ線の電位変動をセンスする（ステッ
プ３、４）。
【００９７】この結果セルのしきい値が所定の値より高
くなっていればそのセルをリストから削除する。この後
リストが空になっていれば書き込み動作を完了するが、
そうでなければ再びステップ２に戻る。このステップ２
においてリストから削除されたセルのデータ線に与える
電圧は高く（ここでは５Ｖ）、ワード線との電位差（こ
こでは１０Ｖ）が小さいため過剰なしきい値変動を防ぐ
ことができる。ここではリストを“１”を書き込むセル
としたが、“１”書き込みの終わったセル又は“０”を
書き込むセルでリストを構成し、ベリファイ動作を行い
ながらリストを増やしていき、すべてのセルがリストに
加わった時点で書き込み動作終了としてもよい。消去動
作におけるリストの内容についても同様である。以下で
は簡単のためここで述べた定義で統一して述べる。
【００９８】本実施例ではデータ線、ソース線、ワード
線、チャネルに多結晶シリコンを用いたが、これらが同
じ材料からなる必要はなく、他の半導体を用いてもよい
し、金属を用いてもよい。又、ＳＯＩ基板を用い、デー
タ線、ソース線やチャネルにバルクのシリコンを用いて
もよい。バルクのシリコンを用いると抵抗が小さくな
り、メモリの高速化が可能である。チャネルにはノンド
ープの多結晶シリコンを用いたが、不純物が入ってもよ
い。さらに、本実施例ではチャネルの多結晶シリコン薄
膜部(1)が電流経路と同時に記憶を行う電荷蓄積の機能
を兼ねているが、薄膜部に低抵抗領域間の電流経路の機
能のみ持たせ、他に記憶を行う電荷蓄積部を設けてもよ
い。この際、電荷蓄積部の材料は半導体でもよいし、金
属を用いてもよい。この際、素子の動作原理説明で述べ
たように、電荷蓄積部を高ポテンシャルで囲まれた小さ
い構造とすることが本質的である。この構造の場合電流
経路と電荷蓄積部を別々に設計できるため、大きさ、材
料等の自由度が増えるという特徴がある。
【００９９】実施例１７ 図３５、図３６は、本発明の第１7の実施例を示す。
【０１００】図３５、図３６は実施例１６の図３４で説
明したセルリストのレジスタを用いた実現例を示してい
る。図３５が動作シーケンス、図３６は記憶装置の構成
を示す。シフトレジスタを用いて外部とのデータのやり
とりを順次行うことで出力、入力線の数を少なく抑える
ことができる。メモリセルの構造、原理は実施例１６と
同様である。レジスタの各々のビットを各データ線に対
応させる。本実施例ではセル１（及びセル３）がレジス
タの最初のビットに、セル２（及びセル４）がレジスタ
の次のビットに対応する。消去動作においては消去の終
了していない状態を１、消去終了の状態が０としてい
る。つまり、セル１、セル２の消去動作においてレジス
タが｛１，０｝であるということはセル２の消去が終了
しているがセル１の消去は終了していないことを示す。
この後ステップ２に戻った場合そのデータ線に対応する
レジスタのビットが１の場合には消去条件の電位（例え
ば５Ｖ）をデータ線に与え、０の場合にはより低電位
（例えば０Ｖ）を与える。レジスタの各ビットが全て０
になると消去ベリファイのループが終了する。
【０１０１】書き込み動作においては、ステップ１でデ
ータをロードする際にはレジスタの各ビットの値は対応
するデータ線に接続されたセルに書き込む情報のビット
反転の情報を表している。つまり、ステップ１において
レジスタが｛０，１｝であることはセル１に情報“１”
を、セル２に情報“０”を書き込むことを意味する。こ
の後ステップ２以降においてはセルに情報“１”書き込
みが終わると対応するレジスタのビットに０を入れてい
く。ステップ１おいて対応するレジスタのビットが１の
場合には消去条件の電位（例えば０Ｖ）をデータ線に与
え、０の場合にはより高電位（例えば５Ｖ）を与える。
レジスタの各ビットが全て０になると書き込みベリファ
イのループが終了する。
【０１０２】実施例１８ 図３７は、本発明の第１8の実施例を示す。
【０１０３】本実施例は、消去ベリファイをビット毎に
行わず、消去しようとする全てのセルが所定のしきい値
より小さくなることで消去ループの終点を判定する。本
方法では消去シーケンスのステップ２において選択され
た全てのセルに消去電圧が印加される。本方法はビット
毎に制御を行う必要がないため、動作が簡単であるとい
う特徴がある。過剰な消去をしない為に余分な消去電圧
印加時間に対する状態の安定性が必要であり、セル特性
によっては、電子注入を消去と定義し、消去しようとす
る全てのセルが所定のしきい値より大きくなることで消
去ループの終点を判定する方法を採ってもよい。この方
法ではしきい値が上がったセルが消去済みセルであるの
でループを繰り返した場合ほとんどのセルに電流が流れ
ず、従って消去動作の消費電力が小さくできる。
【０１０４】実施例１９ 図３８、図３９は、本発明の第１9の実施例を示す。
【０１０５】メモリセル部分の構造は実施例１７と同様
である。本実施例は書き込み、消去においてベリファイ
を行う他に、記憶保持においてリフレッシュ動作を行う
という点に特徴がある。蓄積する電子数が少ない為、熱
励起又はトンネルという本質的に確率的な現象が書き込
み時に顕に現れてしまうということを実施例１で述べ
た。同様なことが記憶保持においてもあてはまり、記憶
保持の不安定性の原因となる。しかし、蓄積電荷の供給
部分と電荷蓄積部分との間の絶縁膜を厚く（またはポテ
ンシャルバリア幅を大きく）して保持を安定させる手段
は、同時に書き込み時間をも長くしてしまうことになり
望ましくない。本発明のメモリはフラッシュメモリと比
べもともと高速の書き込み、消去が可能であるという特
徴を持つが、記憶保持時にリフレッシュ動作を行う制御
方法を用いれば高速の書き込み、消去と安定した記憶保
持の両立が可能である。又、揮発性のメモリとして高集
積が可能なＤＲＡＭが広く用いられているが、本発明の
メモリセルは１トランジスタの面積で１セルが構成で
き、またメモリセル構造も簡単であるためより高集積の
メモリが実現できる。
【０１０６】図３８に本実施例の記憶装置の構成図を示
す。実施例１７と異なりレジスタを二種類用意している
ところに特徴がある。図３９にリフレッシュ動作のシー
ケンスを示す。実施例１６と同様に隣接した４セルにつ
いて説明する。実施例１７の読みだし、消去、書き込み
動作のシーケンスをこの順に行い、これらをワード線を
順次選択しながら繰り返す内容である。まず選択したワ
ード線のデータを読みだし、レジスタ１に内容を蓄え
る。ここではレジスタ１の各ビットの情報はセルの情報
の反転情報としている。次に実施例１７で述べた消去動
作を行う。消去動作でレジスタ１をそのまま用いては先
に読みだされたデータが失われてしまうため、レジスタ
１とは異なるレジスタ２を用意する。次にレジスタ１の
データを再びメモリセルに書き込む。この一連の動作を
順次選択するワード線を移動しながら行う。メモリセル
の記憶が失われる平均的な時間より十分短い周期でリフ
レッシュを行うことにより記憶の安定保持が実現され
る。レジスタ１又はレジスタ２は書き込み、消去動作の
ベリファイで用いる。ここで、レジスタ１の情報を一旦
レジスタ２に移した後、レジスタ１を消去動作で用いる
方法を用いてもよい。この場合消去動作後レジスタ２の
情報をレジスタ１に移してから書き込み動作を行うこと
になる。情報の書き込み、消去、読み出し動作は実施例
１７と同様でよい。ただし、より高速の書き込み、消去
を実現するため電荷蓄積部と外部の間のポテンシャルバ
リア幅又はポテンシャルバリア高さを小さくした場合読
み出し動作にも変更が必要である。この場合には読みだ
し動作によって記憶情報が失われるのを防ぐため、読み
だした情報の再書き込みを行う。動作シーケンスはリフ
レッシュ動作と同じであり、読みした情報を外部に送る
点でのみ異なる。これは他のリフレッシュ動作を行う実
施例でも同様である。
【０１０７】実施例２０ 図４０、図４１は、本発明の第２０の実施例を示す。図
４０がメモリの構成図、図４１がリフレッシュ動作のシ
ーケンスである。
【０１０８】本実施例は、消去ベリファイをビット毎に
行わず、消去しようとする全てのセルが所定のしきい値
より小さくなることで消去ループの終点を判定する点で
実施例１９と異なる。その他の点では実施例１９と同様
であるが、消去ベリファイをビット毎に行わないため、
消去動作でデータ線毎にレジスタを用意する必要がなく
なり、第二のレジスタが不要であるという特徴を持つ。
【０１０９】実施例２１ 図４２は本発明の第２１の実施例の構成図を示す。
【０１１０】本実施例は１セルで１ビットより多い情報
を記憶を行う（多値記憶）点に特徴がある。
【０１１１】メモリセル部分の構造は実施例１６と同様
である。
【０１１２】図４３に単位セル特性についての実験結果
を示す。ソース線を０Ｖ、データ線を２Ｖ、ワード線を
９Ｖに設定し、データ線に流れる電流の時間変化を示し
たものである。ワード線の電位をあまり大きくせず、電
子注入を遅くして電流変化を観察しやすくした。図より
わかるように電子が記憶領域に一個一個蓄積されるとし
きい値が離散的にシフトすることに対応して電流が階段
状に変化している。この離散的なしきい値の一つ一つを
情報に対応させ、多値記憶が可能である。例えば電子が
一個蓄積された状態を情報“０，０”、二個蓄積された
状態を情報“０，１”、三個蓄積された状態を情報
“１，０”、四個蓄積された状態を情報“１，１”に対
応させることにより２ビットの記憶が可能である。連続
的な特性を区分けして多値記憶を行った場合と比べて状
態の区別が容易であるという特徴がある。記憶装置の構
成は実施例１９と同様であるが、各ワード線に対応させ
るレジスタが多ビットになる点、書き込み動作の電圧や
時間設定、読みだし動作において異なる。本実施例では
一電子を一つの情報に対応させるが、繰り返し述べてい
るように電子の注入、放出の確率現象が特性に現れてし
まい、記憶保持、書き込み、消去特性のばらつきが大き
くなる。安定した記憶を実現するためには書き込み、消
去におけるベリファイ動作、記憶保持におけるリフレッ
シュ動作を行うことが有効である。多値の情報の書き分
けは情報によって書き込み時間（書き込みパルス幅又は
書き込みパルス幅の和）を変えることで行う。この書き
込み時間は等比的な値を用いる。実施例１６で述べたよ
うに、記憶領域が小さいため電子一個の注入で次の電子
が注入される確率が影響を受けるのであるが、この変化
が注入電子数に対し指数関数的な依存性を持つからであ
る。尚、情報の書き分けを書き込み時間ではなく書き込
み電圧に複数の値を用いることで実現してもよい。この
書き込み電圧は等比的な値を用いる。電子注入による記
憶領域のポテンシャル変化を打ち消すだけの電圧を外部
より印加して初めて次の電子が注入される確率が同程度
になるためである。勿論これらを組み合わせ、異なる電
圧と異なる時間を併用しても構わない。読みだし動作に
おいては複数の状態を読み出すための参照電位発生回路
が必要である。又、多値記憶においてベリファイ動作や
リフレッシュ動作を行うためには多値の情報の保持手段
が必要になる。
【０１１３】情報に対応させる蓄積電子数を１個でな
く、複数（例えば電子５個を情報に対応させる。）とす
ることでより安定な記憶が実現できる。メモリの構成、
動作シーケンスは同様である。より多くの電子で記憶を
行うため、電子一個の記憶と比べ確率現象の影響が相対
的に小さく、より安定した記憶が実現できるという特徴
がある。従ってリフレッシュ動作のサイクルを長くする
ことが可能で、より低消費電力にできるという特徴もあ
る。
【０１１４】実施例２２ 図４４は本発明の第２２の実施例のリフレッシュ動作を
示す。
【０１１５】本実施例は記憶保持時にリフレッシュ動作
を行うが書き込み消去におけるベリファイを行わないと
いう特徴がある。メモリセルには実施例２２と同じ構造
を用いるが、記憶領域のシリコン結晶粒の直径は４ｎｍ
程度のものを用いる。例として書き込み動作をとりあ
げ、結晶粒の一つに着目する。電子が一個注入されると
二個目の電子が注入される確率が著しく減少する。言い
換えれば二個目の電子が注入されるまでの時間が一個目
の電子の場合と比べて著しく長くなる。従って確率的な
ゆらぎを考慮に入れて一個の電子が注入される平均時間
より十分長い時間書き込み電圧を印加し、しかもその時
間が二個目の電子が注入される平均時間より十分短いと
いう時間設定が可能となる。このため１セル１ビットの
記憶においても１セル多ビットの多値記憶においてもベ
リファイ動作なしで安定した記憶動作が実現できる。
【０１１６】以降、実施例２３から実施例２５ではこれ
までに述べた小面積で高集積なメモリセルの特長を損な
うことのない小面積の周辺回路、及び扱う電荷量が少な
く、雑音に弱い単一電子メモリに適した雑音が小さい周
辺回路とその制御方法の具体例を示す。
【０１１７】図４５は記号の定義を示す。以降の説明で
は、本発明における半導体記憶素子を図４５のようにキ
ャリア閉じ込め領域を黒丸の記号で示し、通常のＦＥＴ
と区別する。
【０１１８】実施例２３ 第２３の実施例では半導体記憶装置の読み出し、消去及
び書き込み回路の構成を、図４６〜図４９を用いて説明
する。
【０１１９】図４６は本実施例の回路図である。
【０１２０】図４７はメモリセル部分の回路図である。
図４６では簡単のため１対のデータ線のみを示している
が、実際の半導体記憶装置ではこれと同じものが横方向
に多数並んでいる。図４６において、メモリセル(ＭＭ
１)、(ＭＭ２)、(ＭＭ３)、(ＭＭ４)は上下に積層され
たメモリセルアレイであり、ＭＯＳ(Ｍ３)、(Ｍ４)はロ
ーカルデータ線選択ＭＯＳである。ＭＭ１、ＭＭ３が下
層のメモリセルで、下層のローカルデータ線(ＬＤＬ)に
つながっている。ＭＭ２、ＭＭ４が上層のメモリセル
で、上層のローカルデータ線(ＬＤＵ)につながってい
る。ソース線は上下のセルで共通である。ＬＤＬはＭ３
を通じてグローバルデータ線Ｄ１に接続されている。Ｌ
ＤＵはＭ４を通じてＤ１に接続されている。以降このメ
モリセルアレイとローカルデータ線選択ＭＯＳを組をブ
ロックと呼ぶ。また、Ｄ１と対になるグローバルデータ
線(Ｄ２)があり、これにはダミーメモリセルアレイ(Ｄ
ＭＭ１)、(ＤＭＭ２)、(ＤＭＭ３)、(ＤＭＭ４)及びロ
ーカルデータ線選択ＭＯＳ(Ｍ１)、(Ｍ２)からなるダミ
ーメモリセルのブロックがメモリセルのブロックと同様
に接続されている。
【０１２１】図４８、図４９は回路の動作を説明する図
である。Ｄ１、Ｄ２には、これを充放電するための、プ
リ／ディスチャージＭＯＳ(Ｍ５)、(Ｍ６)が接続されて
いる。さらにＤ１、Ｄ２は、トランスファＭＯＳ(Ｍ
７)、(Ｍ８)を介してＭ１３、Ｍ１４、Ｍ１５、Ｍ１６
からなるセンスアンプ（差動増幅器）に接続されてい
る。
【０１２２】センスアンプには、これを活性化するため
の電源ＭＯＳ(Ｍ１１)、(Ｍ１２)が接続されている。セ
ンスアンプの両入出力線(Ｄ３)、(Ｄ４)にはこれを放電
するためのセンスアンプディスチャージＭＯＳ(Ｍ９)、
(Ｍ１０)が設けられている。
【０１２３】次に本実施例の読み出し、消去及び書き込
み動作を説明する。本実施例では、読み出し、書き込み
は上下のメモリセルを切り替えて行うことを特徴とす
る。ただし消去は上下のメモリセルを同時に行う。ま
た、以下の説明では、メモリセルのしきい電圧が高い場
合を“１”、低い場合を“０”とする。また論理は正論
理で高レベルを“１”、低レベルを“０”とする。もち
ろんこれらは逆でもかまわない。
【０１２４】図４７に回路の具体的な動作を説明する前
に、読み出し、消去、書き込みの各場合にメモリセルに
与える電圧の例を示す。
【０１２５】読み出しは、読み出したいメモリセル（こ
の場合はＭＭ１）とそれに対応するダミーメモリセル
（この場合はＤＭＭ１）のローカルデータ線をプリチャ
ージ（例えば２．５Ｖ）し、ワード線(Ｗ１)とダミーワ
ード線(ＤＷ１)に読み出し電圧（例えば２．５Ｖ）をか
けてＭＭ１、ＭＭ２をオンし、ローカルデータ線(ＬＤ
Ｌ)とダミーローカルデータ線(ＤＬＤＬ)を放電するこ
とで行う。あらかじめダミーメモリセルＤＭＭ１のしき
い電圧は“１”と“０”の中間の値に設定しておく。す
るとＭＭ１のデータが“０”のときは、ＬＤＬの電圧が
速く下がり、“１”のときはＤＬＤＬの方が速く下が
り、ＬＤＬの電圧は高いまま保たれる。
【０１２６】消去は上下のローカルデータ線(ＬＤＬ)
(ＬＤＵ)とソース線(Ｓ)を高レベル（例えば５Ｖ）に
し、ワード線(Ｗ１)に消去電圧（例えば−１０Ｖ）を印
加し、全てのメモリセルのしきい電圧を下げることで行
う。
【０１２７】書き込みはソース線(Ｓ)を高レベル（例え
ば５Ｖ）、“１”を書き込みたいメモリセル（この場合
はＭＭ１）のローカルデータ線(ＬＤＬ)を０Ｖ、“０”
を書き込みたいメモリセル（この場合はＭＭ２）のロー
カルデータ線(ＬＤＵ)を高レベル（例えば５Ｖ）とし、
ワード線(Ｗ１)に書き込み電圧（例えば１５Ｖ）を印加
する。ＭＭ１のデータ線−ワード線間には１５Ｖかかっ
ているのでしきい電圧が上昇する。これを“１”書き込
みと呼ぶ。ＭＭ２ではデータ線−ワード線間もソース線
−ワード線間にも１０Ｖしかかからないので、しきい電
圧の上昇が抑圧される。これを“０”書き込みと呼ぶ。
【０１２８】以上の説明における電圧値は一例である。
書き込み電圧はメモリセルのしきい電圧が十分短い時間
に上がりかつ破壊しない程度に高く、消去電圧はメモリ
セルのしきい電圧が十分短い時間に下がりかつ破壊しな
い程低く、“０”書き込みをするメモリセルのローカル
データ線とソース線の電圧は、“１”書き込みのメモリ
セルに対してしきい電圧の上昇を抑圧できるだけ高く、
読み出し時のワード線電圧とローカルデータ線電圧は不
必要なしきい電圧の上昇が起こらない程度に低いことが
本質である。
【０１２９】メモリセル(ＭＭ１)、(ＭＭ２)、ダミーメ
モリセル(ＤＭＭ１)(ＤＭＭ２)を用いて具体的な読み出
し動作の説明をする。ここで、下のメモリセル(ＭＭ１)
には“０”が、上のメモリセル(ＭＭ２)には“１”が書
き込まれているとする。
【０１３０】図４８は読み出しを行うためのタイミング
チャートである。まず、ＬＤ１、ＤＬＤ１を高レベルに
し、ローカルデータ線選択ＭＯＳ(Ｍ３)、ダミーローカ
ルデータ線選択ＭＯＳ(Ｍ１)をオンし、ローカルデータ
線(ＬＤＬ)とグローバルデータ線(Ｄ１)、ダミーローカ
ルデータ線(ＤＬＤＬ)とグローバルデータ線(Ｄ２)を接
続する。次にＰＤＧを高レベルにし、プリチャージＭＯ
Ｓ(Ｍ５)、(Ｍ６)をオンし、ＬＤＬ、ＤＬＤＬ、Ｄ１、
Ｄ２をプリチャージする。また、ＳＡＤＧを高レベルに
し、センスアンプディスチャージＭＯＳ(Ｍ９)、(Ｍ１
０)をオンし、センスアンプの両端(Ｄ３)、(Ｄ４)の電
圧を接地レベルに落とす。次に、ワード線(Ｗ１)とダミ
ーワード線(ＤＷ１)をオンし、データ線の放電を始め
る。この際メモリセル(ＭＭ１)には“０”が書き込まれ
ているのでダミーメモリセル(ＤＭＭ１)よりしきい値が
低く、放電は速く行われるためＤ１のほうがＤ２よりも
電圧が低くなる。次にＴ１Ｇを高レベルにし、トランス
ファＭＯＳ(Ｍ７)、(Ｍ８)をオンし、グローバルデータ
線(Ｄ１)、(Ｄ２)の電圧をセンスアンプに転送する。続
いてＳＡＰを低レベルに、ＳＡＮを高レベルにしてセン
スアンプ活性化ＭＯＳトランジスタ(Ｍ１１)、(Ｍ１２)
をオンし、センスアンプを活性化し、２本の入出力線
(Ｄ３)、(Ｄ４)の電圧差を電源電圧まで増幅する。これ
により下側のメモリセル(ＭＭ１)のデータが読み出せ
る。同様に上側のメモリセル(ＭＭ２)を読み出す。ただ
しこのときはローカルデータ線選択ＭＯＳとしてはＭ
２、Ｍ４（信号線はＬＤ２、ＤＬＤ２）を用いる。ワー
ド線(Ｗ１)とダミーワード線(ＤＷ１)をオンし、データ
線の放電を始めると、今度はＭＭ２のしきい電圧の方が
ＤＭＭ４のしきい電圧より高いので、Ｄ１の方がＤ２よ
りも放電が遅く高い電圧に保たれる。
【０１３１】次に消去動作を説明する。消去の前には一
旦全てのセルに書き込みを行う。これは連続して“０”
を書き続けられた（しきい電圧が上がることがない）セ
ルが過剰に消去されるのを防ぐために必要である。ＬＤ
１、ＬＤ２を高レベルにし、ローカルデータ線選択ＭＯ
Ｓ(Ｍ１)、(Ｍ２)をオンし、上下のローカルデータ線
(ＬＤＬ)、(ＬＤＵ)をグローバルデータ線(Ｄ１)に接続
する。ＰＤＤを低電圧にしＰＤＧを項電圧にして、デー
タ線プリ／ディスチャージＭＯＳ(Ｍ５)、(Ｍ６)をオン
する。ＬＤＬ、ＬＤＵの電圧が低レベルになったところ
で、ワード線(Ｗ１)に書き込み電圧を印可する。Ｍ１、
Ｍ２、Ｍ５をオンしたままＰＤＤを高電圧にする。上下
のローカルデータ線(ＬＤＬ)、(ＬＤＵ)の電圧は高レベ
ルになったところで、ワード線(Ｗ１)に消去電圧を印可
する。これにより上下のセルを同時に消去できる。
【０１３２】次に書き込み動作を説明する。下のメモリ
セル(ＭＭ１)に“０”を、上のメモリセル(ＭＭ２)に
“１”を書き込む場合について説明する。書き込み時は
上下のロールデータ線を別々の電圧にしなければならな
い。しかも書き込み時にはメモリセルが強いオン状態と
なるので、ローカルデータ線の電圧はスタティックに与
えなければならない。従って書き込みは上下のセルで別
々に行う。ただし、一方のセルを書き込むときに、他方
のセルに悪影響を与えないように、ダイナミックにでは
あるがローカルデータ線の電圧を与えておく。センスア
ンプの入出力線(Ｄ３)を低レベルにし、ＬＤ２を高レベ
ルにしてローカルデータ線選択ＭＯＳ(Ｍ４)をオンし、
上側のローカルデータ線(ＬＤＵ)を低レベルにする。次
にＬＤ２を低レベルにしてＭ４をオフすることにより電
圧がダイナミックに与えられる。次にＤ３を高レベルに
し、ＬＤ１を高レベルにしてローカルデータ線選択ＭＯ
Ｓ(Ｍ３)をオンし、下側のローカルデータ線(ＬＤＬ)を
高レベルにする。続いてＭ３をオンしたままワード線
(Ｗ１)に書き込み電圧を印可する。これによりＭＭ１に
“０”が書き込まれる。この際ＭＭ２は強くオンするの
で、ＬＤＵの電圧は上がり、ＭＭ２の“１”書き込みは
不十分である。
【０１３３】次にＬＤ１を低レベルにしてＭ３をオフす
ることでＬＤＬの電圧がダイナミックに与えられる。次
にＤ３を低レベルにし、ＬＤ２を高レベルにしてＭ４を
オンしＬＤＵを低レベルにする。続いてＷ１に書き込み
電圧を印可する。これによりＭＭ２に“１”が書き込ま
れる。この際ＭＭ１は強くオンするが、ＬＤＬの電圧は
変わらず、ＭＭ１は“０”書き込みが行なわれる。
【０１３４】本実施例の特徴は、上下に積み重ねられた
メモリセルそれぞれのローカルデータ線が選択ＭＯＳト
ランジスタを介して一本のグローバルデータ線に接続さ
れ、読み出し、書き込みを行う際に、順次切り替えて行
うことで、メモリセルが積層化されてもグローバルデー
タ線やセンスアンプの数を増やすことがなく、周辺回路
の面積の増大を防ぐことができることである。
【０１３５】本実施例ではメモリセルが２層であるが、
これは３層以上でもよい。また、積層型でなくローカル
データ線を平面上に並べてもよい。さらに両者を組み合
わせて積層されたローカルデータ線の組を平面上に並べ
てもよい。
【０１３６】実施例２４ 図５０を用いて第２４の実施例では半導体記憶装置の読
み出し、消去及び書き込み回路の別の構成を、説明す
る。図５０は対となるデータ線とワード線の全ての交点
にメモリセルが配置されている点で図４６と異なる。
【０１３７】データ線とセンスアンプの位置関係として
は、対となるデータ線をセンスアンプの両側に配置する
解放形と、同一の方向に配置する折り返し形が知られて
いる。解放形はデータ線とワード線の全ての交点にメモ
リセルを配置でき、集積度が高いという利点がある一
方、ワード線駆動による雑音が大きいという欠点があ
る。折り返し形では逆にデータ線とワード線の全ての交
点にメモリセルを配置できないが、ワード線駆動による
雑音が小さいという利点がある。本実施例では折り返し
データ線構造にもかかわらず、データ線とワード線の全
ての交点にメモリセルを置いている。メモリセルＭＭ１
を読み出す場合、ＭＭ７、ＭＭ８のセルも活性化する。
しかし、ローカルデータ線選択ＭＯＳトランジスタＭ
７、Ｍ８がオフしているのでグローバルデータ線Ｄ２に
は影響を与えない。メモリセルは読み出しに対して非破
壊なので、ＭＭ７、ＭＭ８に書き込まれたデータも変化
することはない。単一電子メモリは微細化には有利であ
るが、扱う電流が少なく雑音に弱いという欠点があっ
た。これによりメモリセルの高集積性を犠牲にすること
なく、雑音に強い折り返し形のデータ線構造とすること
ができる。
【０１３８】なお、本実施例では、同一ワード線上にあ
る全てのメモリセルを読み出すには４回の動作を行うこ
とになる。ただし書き込みはグローバルデータ線ごとに
独立しているので実施例２３と同様２回、消去は１回で
よい。
【０１３９】本実施例ではメモリセルが２層であるが、
これは３層以上でもよい。また、積層型でなくローカル
データ線を平面上に並べてもよい。さらに両者を組み合
わせて積層されたローカルデータ線の組を平面上に並べ
てもよい。また、ローカルデータ線は１本でもよい。対
となるグローバルデータ線とワード線の全ての交点にメ
モリセルが配置されていることが本質である。
【０１４０】また本実施例では単一電子メモリについて
説明したが、これはメモリセルの読み出しが非破壊なら
よく、他の浮遊ゲート型のメモリ、フラッシュメモリ等
にも適用できる。
【０１４１】実施例２５ 図５１を用いて第２５の実施例では半導体記憶装置の入
出力及びベリファイ回路の構成を説明する。入出力及び
ベリファイ回路はセンスアンプからのデータをシフトレ
ジスタへ転送するためのトランスファ部、読み出しデー
タが全て“０”であるかどうかを調べるためのＡｌｌ
“０”判定回路、読み出しデータが全て“１”であるか
どうかを調べるためのＡｌｌ“１”判定回路、センスア
ンプからのデータを一時的に蓄え、外部に順次出力する
ためのシフトレジスタからなる。シフトレジスタは外部
から書き込みデータ入力し、メモリセルへと転送するの
にも使用される。また、書き込みベリファイ時の書き込
み終了フラグの記憶場所にも使用される。シフトレジス
タは上下のメモリセルに対応し、各グローバルデータ線
に２列づつ、計４列設ける。
【０１４２】図５１ではシフトレジスタ（２）、
（３）、（４）の回路は省略し、信号線のみ示した。ま
た、メモリセルアレイとしては実施例２４に示したもの
を用いているが。もちろんこれは他のものでもよい。
【０１４３】以下、読み出し、書き込み、消去ベリファ
イ、書き込みベリファイの順に説明する。
【０１４４】最初に読み出し動作について説明する。実
施例２３、４に示した手順により、メモリセルＭＭ１の
データを読み出すとセンスアンプの入出力線Ｄ３にデー
タが現れる。次にトランスファ回路のＰ０を高レベル、
Ｐ１を低レベルにしてＭ２１、Ｍ２２をオンする。Ｄ３
のデータが“０”ならばＭ２３がオンし、Ｍ２１、Ｍ２
３を通して“０”がシフトレジスタの入出力線Ｄ５に現
れる。Ｄ３のデータが“１”ならばＭ２４がオンし、Ｍ
２２、Ｍ２４を通して“１”がシフトレジスタの入出力
線Ｄ５に現れる。次に、ＳＲＭＦ１を低レベルにし、シ
フトレジスタ（１）のマスタ部のフィードバックを切
り、ＳＲＩ１を高レベルにしてＭ３９をオンし、シフト
レジスタ（１）にデータを入力する。その後ＳＲＭＦ１
を高レベルにしてＭ４１をオンし、シフトレジスタ
（１）のマスタ部のフィードバックをかけることにより
データが保持される。同様の手順をＭＭ２、ＭＭ７、Ｍ
Ｍ８について繰り返し、それぞれのデータをシフトレジ
スタ（２）、（３）、（４）に入力する。最後に、ＳＲ
ＭＦとＳＲＳＦ１、ＳＲＳＦ２、ＳＲＳＦ３、ＳＲＳＦ
４を交互に反転して、４本のシフトレジスタを同時に動
作させ、データを外部に出力する。
【０１４５】次に書き込み動作を説明する。シフトレジ
スタに入力するデータをＤＩ１、ＤＩ２、ＤＩ３、ＤＩ
４に用意し、ＳＲＭＦとＳＲＳＦ１、ＳＲＳＦ２、ＳＲ
ＳＦ３、ＳＲＳＦ４を交互に反転して、４本のシフトレ
ジスタを同時に動作させ、データを所定のデータ線まで
転送する。転送の終了時にはＳＲＳＦが低レベル、ＳＲ
ＭＦ１、ＳＲＳＦ２、ＳＲＳＦ３、ＳＲＳＦ４が高レベ
ルでマスタ部にのみフィードバックがかかった状態にし
ておく。あとは実施例２で示したタイミングでＳＲＯ
１、ＳＲＩ１、Ｔ２Ｇを高レベルにし、Ｍ４４、Ｍ３
９、Ｍ２５をオンしてセンスアンプの入出力線Ｄ３にデ
ータを転送し、書き込みを行う。
【０１４６】次に消去ベリファイの動作について説明す
る。消去ベリファイとは一度消去したメモリセルに対し
て読み出しを行い、正常に消去ができているかを確認
し、消去が不十分なメモリセルに対してのみ再度消去を
行うことを言う。最初の消去は実施例２で示したよう
に、上下のメモリセルについて同時にできるが、消去ベ
リファイ時の消去は上下のメモリセルで別々に行わなけ
ればならない。まず、読み出しを行い、データをシフト
レジスタに入力する。次にＡ０Ｇを高レベルにしてＭ３
１、Ｍ３３をオンしシフトレジスタの入出力線Ｄ５、Ｄ
６を接地レベルにする。次にＡＬ０を高レベルにした後
ハイインピーダンス状態にする。次にＳＲＯ１を高レベ
ルにしてＭ４４をオンし、シフトレジスタ（１）のデー
タを出力する。同様にシフトレジスタ（２）から（４）
のデータも順次出力する。もし、出力したデータ全て
“０”ならばＭ３２、Ｍ３４はオンせず、ＡＬ０の電圧
は高いまま保たれる。もし、出力したデータが１つでも
“１”ならばＭ３２はオンし、ＡＬ０の電圧は下がる。
従ってＡＬ０の電圧を監視し、もし下がったら消去が不
完全であるとわかる。
【０１４７】次に書き込みベリファイの動作について説
明する。消去ベリファイの場合は全ての読み出しデータ
が“０”であることを調べればよかったが、書き込みベ
リファイの場合はメモリセルごとに書き込むデータが違
うので、メモリセルごとに書き込み終了を示すフラグが
必要である。本実施例ではこのフラグをシフトレジスタ
と兼用する。最初の書き込みの時、シフトレジスタには
書き込むデータを反転したデータを入れておく（シフト
レジスタの値とローカルデータ線の電圧を一致させるた
めにもこのほうが都合がよい）。これを“１”書き込み
の終了フラグとみなす。すなわち“０”の場合は“１”
書き込みが終了しておらず、“１”の場合は“１”書き
込みが終了した、もしくは最初からする必要がない
（“０”書き込み）ことを示す。従って書き込みを行っ
たあと読み出しを行い、読み出しデータが“１”の場合
のみシフトレジスタのデータを“１”に書き換え、シフ
トレジスタのデータが全て“１”であるかどうかを調べ
ればよい。読み出しデータが“１”の場合のみシフトレ
ジスタのデータを“１”に書き換えるには次のようにす
る。書き込み後の読み出しの際、通常の読み出しと違
い、Ｐ１は低レベルにするが、Ｐ０は高レベルにしな
い。すると読み出しデータが“１”の場合のみＭ２２、
Ｍ２４を介して高レベルが伝達され、読み出しデータが
“０”の場合はＭ２１、Ｍ２４のいずれもオンしないの
でシフトレジスタのデータは保持される。書き込み終了
フラグの更新が終わったら、全てが“１”であるかどう
かを確認する。まず、Ａ１Ｇを低レベルにしてＭ３５、
Ｍ３７をオンし、シフトレジスタの入出力線Ｄ５、Ｄ６
をプリチャージする。次にＡＬ１を低レベルにした後ハ
イインピーダンス状態にする。次にＳＲＯ１を高レベル
にしてシフトレジスタのデータを出力する。同様にシフ
トレジスタ（２）から（４）のデータも順次出力する。
もし、出力したデータ全て“１”ならばＭ３６、Ｍ３８
はオンせず、ＡＬ１の電圧は低いまま保たれる。もし、
出力したデータのうちどれか１つでも“０”ならばＭ３
６、Ｍ３８はオンし、ＡＬ１の電圧は上がる。従ってＡ
Ｌ１の電圧を監視し、上がったら書き込みが不完全であ
るとわかる。
【０１４８】本実施例によれば、書き込みベリファイ時
に読み出しデータが“１”の場合のみ書き込み終了フラ
グを書き換えるという論理をトランスファ回路の片側を
使うことにより実現でき、また、書き込み終了フラグを
データ入出力用のシフトレジスタと兼用することによ
り、周辺回路の面積の増大を抑えることができる。ま
た、読み出し、書き込みベリファイ、消去ベリファイの
いずれの動作においても同一のダミーセルをしきい電圧
の基準として用いている。このことにより、雑音に対す
る余裕度が向上する。
【０１４９】シフトレジスタは図５１に示したものでな
くとも、スタティック動作ができるものなら何でもよ
い。また、メモリセルにデータを転送するためのラッチ
を別に設ければ、シフトレジスタはダイナミック動作の
ものも使用できる。
【０１５０】実施例２６ 図５２に第２６の実施例を示す。本実施例は実施例２６
にデコーダ、駆動回路、制御回路を付加した半導体記憶
装置である。中央には複数のメモリセルのブロックがあ
り、そのうちの一つがダミーメモリブロックである。以
下、動作を説明する。まず、読み出し、消去、書き込み
等を示すコマンドをコマンドプリデコーダに入力する。
すると電圧切り替え回路によって、各コマンドに応じた
電源電圧が各駆動回路に供給される。次にアドレスデコ
ーダにアドレス信号を入力し、メモリセルを選択する。
その状態で、実施例２５で示したようなタイミングで各
信号を入力すれば、所望のメモリセルに対する読み出
し、消去、書き込みが行われる。
【０１５１】メモリセルの選択方法をさらに詳しく述べ
る。アドレス信号はアドレスプリデコーダとローカルデ
ータ線デコーダに入力する。アドレスプリデコーダから
の信号は２つに別れ、ブロックデコーダとワード線デコ
ーダに入力される。これによりある１つのブロックのあ
る１本のワード線が選択される。
【０１５２】上下のローカルデータ線の選択はローカル
データ線デコーダからの信号によって行う。ローカルデ
ータ線は上下別々に選択される場合と、同時に選択され
る場合があるが、その区別はコマンドプリデコーダが行
う。本実施例により、大規模な半導体記憶装置が実現で
きる。
【０１５３】実施例２７図５３に第２７の実施例を示
す。本実施例は実施例２７のシフトレジスタの他にもう
１組のレジスタを設けたもので、リフレッシュ動作を可
能とする。
【０１５４】
【発明の効果】本発明によれば、小面積で高集積化に適
した半導体記憶装置及びその制御方法を提供することが
できる。
【図面の簡単な説明】
【図１】本発明の実施例１の半導体素子の構造図であ
る。(a)が鳥瞰図、(b)が断面図である。
【図２】本発明の実施例３の半導体素子の構造図であ
る。(a)が鳥瞰図、(b)が断面図である。
【図３】本発明の実施例４の半導体素子の構造図であ
る。(a)が鳥瞰図、(b)が断面図である。
【図４】本発明の実施例５の半導体素子の構造図であ
る。(a)が鳥瞰図、(b)がチャネル部を含む断面での断面
図、(c)がソースを含む断面での断面図である。
【図５】本発明の実施例６の半導体素子の構造図であ
る。(a)がチャネル形成時の鳥瞰図、(b)がゲート形成後
の鳥瞰図である。
【図６】本発明の実施例７の半導体素子の構造図であ
る。
【図７】本発明の実施例８の半導体素子の構造図であ
る。(a)がチャネル形成時の鳥瞰図、(b)がゲート形成後
の鳥瞰図である。
【図８】本発明の実施例９の半導体装置を示す図であ
る。(a)鳥瞰図、(b)が上面図である。
【図９】本発明の実施例１０の半導体装置を示す図であ
る。(a)鳥瞰図、(b)が上面図である。
【図１０】本発明の実施例１１の半導体装置の製造工程
を示す上面図である。
【図１１】本発明の実施例１１の半導体装置の製造工程
を示す上面図である。
【図１２】本発明の実施例１１の半導体装置及びその製
造工程を示す上面図である。
【図１３】本発明の実施例１２の半導体素子の構造図で
ある。
【図１４】本発明の実施例１３の半導体装置を示す図で
ある。
【図１５】本発明の実施例２の半導体装置を示す図であ
る。(a)が鳥瞰図、(b)が断面図である。
【図１６】本発明の実施例１の半導体装置の製造工程を
示す鳥瞰図である。
【図１７】本発明の実施例１１の半導体装置のコンタク
ト部分の構造示す断面図である。
【図１８】本発明の実施例１４の半導体装置の構成要素
である半導体記憶素子の構造図である。(a)がチャネル
形成後、(b)がワード線形成後の鳥瞰図である。
【図１９】本発明の実施例１４の半導体装置の構成要素
である半導体記憶素子の上面図である。
【図２０】本発明の実施例１４の半導体装置の構成要素
である半導体記憶素子の動作原理を説明するモデル図で
ある。
【図２１】本発明の実施例１４の半導体装置の構成要素
であるメモリマットの上面図である。メモリセル形成前
の図である。
【図２２】本発明の実施例１４の半導体装置の構成要素
であるメモリマットの上面図である。データ線形成後の
図である。
【図２３】本発明の実施例１４の半導体装置の構成要素
であるメモリマットの上面図である。チャネル形成のた
めのレジスト形成後の図である。
【図２４】本発明の実施例１４の半導体装置の構成要素
であるメモリマットの上面図である。ワード線形成後の
図である。
【図２５】本発明の実施例１４の半導体装置の構成要素
であるメモリマットの上面図である。コンタクト孔形成
後の図である。
【図２６】本発明の実施例１４の半導体装置の構成要素
であるメモリマットの上面図である。一層目の配線形成
後の図である。
【図２７】発明の実施例１４の半導体装置の構成要素で
あるメモリマットの上面図である。二層目の配線形成後
の図である。
【図２８】本発明の実施例１４の半導体装置の構成要素
であるメモリマットの上面図である。コンタクト孔形成
後の図である。特にセルアレイ端部でのワード線に対す
るコンタクトパターンを示す図である。
【図２９】本発明の実施例１４の半導体装置の構成要素
であるメモリマットの選択MOSのコンタクト構造を説明
する断面図である。
【図３０】本発明の実施例１５の半導体装置の構成要素
である半導体記憶素子の構造図である。(a)がチャネル
形成後、(b)がワード線形成後の鳥瞰図である。
【図３１】本発明の実施例１５の半導体装置の構成要素
である半導体記憶素子の、異なる形状の半導体記憶素子
の構造図である。(a)がチャネル形成後、(b)がワード線
形成後の鳥瞰図である。
【図３２】本発明の実施例１５の半導体装置の構成要素
であるメモリマットの上面図である。コンタクト孔形成
後の図である。
【図３３】本発明の実施例１６から実施例２２の説明に
用いるセルアレイを示した図である。
【図３４】本発明の実施例１６の半導体記憶装置の読み
だし、消去、書き込みの動作シーケンスを示した図であ
る。
【図３５】本発明の実施例１７の半導体記憶装置の読み
だし、消去、書き込みの動作シーケンスを示した図であ
る。
【図３６】本発明の実施例１７の半導体記憶装置の構成
図である。
【図３７】本発明の実施例１８の半導体記憶装置の読み
だし、消去、書き込みの動作シーケンスを示した図であ
る。
【図３８】本発明の実施例１９の半導体記憶装置の構成
図である。
【図３９】本発明の実施例１９の半導体記憶装置のリフ
レッシュ動作のシーケンスを示した図である。
【図４０】本発明の実施例２０の半導体記憶装置の構成
図である。
【図４１】本発明の実施例２０の半導体記憶装置のリフ
レッシュ動作のシーケンスを示した図である。
【図４２】本発明の実施例２１の半導体記憶装置の構成
図である。
【図４３】本発明の実施例２１の半導体記憶装置のメモ
リセルのドレイン電流の時間変化である。
【図４４】本発明の実施例２２の半導体記憶装置のリフ
レッシュ動作のシーケンスを示した図である。
【図４５】浮遊ゲートを有するメモリセルを表わす記号
を定義する図面である。
【図４６】本発明の第２３の実施例を示す図面である。
積層型メモリセルを時間的マルチプレクスで読み出し、
書き込みを行なう回路を示す。
【図４７】本発明の第２３の実施例の読み出し、消去、
書き込み時のメモリセルに印加する電圧の例を示した図
面である。
【図４８】本発明の第２３の実施例の読み出しのタイミ
ングチャートを示す図面である。
【図４９】本発明の第２３の実施例の消去、書き込みの
タイミングチャートを示す図面である。
【図５０】本発明の第２４の実施例を示す図面である。
折り返しデータ線構造ながら、ワード線とデータ線の全
ての交点にメモリセルを配置することができる回路を示
す図面である。
【図５１】本発明の第２５の実施例を示す図面である。
本発明における入出力回路、及びベリファイ回路を示す
図面である。
【図５２】本発明の実施例２６の半導体記憶装置の構成
図である。
【図５３】本発明の実施例２７の半導体記憶装置の構成
図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (72)発明者 矢野 和男 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 峰 利之 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内

Claims (84)

    【特許請求の範囲】
  1. 【請求項１】ソース、ドレイン領域を有し、 該ドレイン領域は、絶縁膜を介してソース領域の上ある
    いは下に設けられ、 該ソース領域は、チャネル領域を介してドレイン領域と
    接続され、 該チャネル領域は、ゲート絶縁膜を介してゲート電極と
    接続され、 チャネル領域近傍にキャリア閉じ込め領域を有し、 上記キャリア閉じ込め領域にキャリアを保持することに
    より半導体素子のしきい電圧を変化させることで記憶を
    行なうことを特徴とする半導体記憶素子。
  2. 【請求項２】請求項１に記載の半導体素子において、 キャリア閉じ込め領域が短径の平均が１０ｎｍ以下の半
    導体又は金属の微小粒からなることを特徴とする半導体
    記憶素子。
  3. 【請求項３】請求項１に記載の半導体素子において、 チャネル領域が厚さ平均１０ｎｍ以下の半導体薄膜から
    なることを特徴とする半導体記憶素子。
  4. 【請求項４】ソース領域と、二つのドレイン領域を有し 上記ソース領域と、二つのドレイン領域は各々絶縁膜を
    介してドレイン領域、ソース領域、ドレイン領域の順に
    上下に設けられ、 該ソース領域は、チャネル領域を介して各々のドレイン
    領域と接続され、 該チャネル領域は、ゲート絶縁膜を介してゲート電極と
    接続され、 チャネル領域近傍にキャリア閉じ込め領域を有し、 上記キャリア閉じ込め領域にキャリアを保持することに
    より半導体素子のしきい電圧を変化させることで記憶を
    行なうことを特徴とする半導体記憶素子。
  5. 【請求項５】ソース、ドレイン領域を有し、 互いに絶縁膜を介して上下に設けられた複数のゲート電
    極を有し、 絶縁膜を介して上記ゲート電極側面に設けられたチャネ
    ル領域を有し、 該ソース領域は、チャネル領域を介してドレイン領域と
    接続され、 チャネル領域近傍にキャリア閉じ込め領域を有し、 上記キャリア閉じ込め領域にキャリアを保持することに
    より半導体素子のしきい電圧を変化させることで記憶を
    行ない、 キャリア閉じ込め領域が短径の平均が１０ｎｍ以下の半
    導体又は金属の微小粒からなることを特徴とする半導体
    記憶素子。
  6. 【請求項６】ソース、ドレイン領域を有し、 互いに絶縁膜を介して上下に設けられた複数のゲート電
    極を有し、 絶縁膜を介して上記ゲート電極側面に設けられたチャネ
    ル領域を有し、 該ソース領域は、チャネル領域を介してドレイン領域と
    接続され、 チャネル領域近傍にキャリア閉じ込め領域を有し、 上記キャリア閉じ込め領域にキャリアを保持することに
    より半導体素子のしきい電圧を変化させることで記憶を
    行ない、 チャネル領域が厚さ平均１０ｎｍ以下の半導体薄膜から
    なることを特徴とする半導体記憶素子。
  7. 【請求項７】ソース、ドレイン領域を有し、 互いに絶縁膜を介して上下に設けられた複数のゲート電
    極を有し、 絶縁膜を介して上記ゲート電極側面に設けられたチャネ
    ル領域を有し、 該ソース領域は、チャネル領域を介してドレイン領域と
    接続され、 １素子で上記複数のゲート電極の数以上のビット数の情
    報を記憶することを特徴とする半導体記憶素子。
  8. 【請求項８】ソース、ドレイン領域を有し、 該ドレイン領域は、絶縁膜を介してソース領域の上ある
    いは下に設けられ、 該ソース領域は、チャネル領域を介してドレイン領域と
    接続され、 該チャネル領域は、ゲート絶縁膜を介してゲート電極と
    接続され、 チャネル領域近傍にキャリア閉じ込め領域を有し、 上記キャリア閉じ込め領域にキャリアを保持することに
    より半導体素子のしきい電圧を変化させることで記憶を
    行ない、 上記ソース領域とドレイン領域の間の絶縁膜とは異なる
    材料からなる絶縁膜が上記ソース領域とドレイン領域の
    いずれにも接していることを特徴とする半導体記憶素
    子。
  9. 【請求項９】ソース、ドレイン領域を有し、 該ドレイン領域は、絶縁膜を介してソース領域の上ある
    いは下に設けられ、 該ソース領域は、チャネル領域を介してドレイン領域と
    接続され、 該チャネル領域は、ゲート絶縁膜を介してゲート電極と
    接続され、 チャネル領域近傍にキャリア閉じ込め領域を有し、 上記キャリア閉じ込め領域にキャリアを保持することに
    より半導体素子のしきい電圧を変化させることで記憶を
    行なう半導体素子において、 上記ソース領域及びドレイン領域の形成後に材料の異な
    る少なくとも二種の絶縁膜を形成する工程を有し、 上記少なくとも二種の絶縁膜を形成する工程の後にソー
    ス領域又はドレイン領域を露出させるエッチング工程を
    有し、 上記エッチング工程の後にチャネル領域を形成するため
    の堆積またはエピタキシャル成長工程を有することを特
    徴とする半導体記憶素子。
  10. 【請求項１０】絶縁膜上にソース、ドレイン領域を有
    し、 該ドレイン領域は、絶縁膜を介してソース領域の上ある
    いは下に設けられ、 該ソース領域は、チャネル領域を介してドレイン領域と
    接続され、 該チャネル領域は、ゲート絶縁膜を介してゲート電極と
    接続され、 チャネル領域近傍にキャリア閉じ込め領域を有し、 上記キャリア閉じ込め領域にキャリアを保持することに
    より半導体素子のしきい電圧を変化させることで記憶を
    行ない、 上記ソース領域、ドレイン領域のうち最も下に設けられ
    た領域が、金属を介さずに半導体基板の一部と電気的に
    接触していることを特徴とする半導体素子。
  11. 【請求項１１】請求項１から４、８から１０のいずれか
    に記載の半導体素子において、 上記ソース領域、ドレイン領域を同じレジストパターン
    によって一括して加工する工程を有することを特徴とす
    る半導体素子。
  12. 【請求項１２】請求項１１に記載の半導体素子におい
    て、 上記ソース領域、ドレイン領域のうち最も上に設けられ
    た領域の形成工程の前に、上記最も上に設けられた領域
    以外のソース領域又はドレイン領域をエッチングする工
    程を有することを特徴とする半導体記憶素子。
  13. 【請求項１３】請求項５から７のいずれかに記載の半導
    体素子において、 上記複数のゲート電極を同じレジストパターンによって
    一括して加工する工程を有することを特徴とする半導体
    素子。
  14. 【請求項１４】請求項１１または１２のいずれかに記載
    の半導体記憶素子において、 上記ソース領域及びドレイン領域の一括加工よりも前
    に、ソース領域及びドレイン領域のうち最も上に位置す
    る層の上に絶縁層を形成する工程を有することを特徴と
    する半導体素子。
  15. 【請求項１５】請求項１３に記載の半導体記憶素子にお
    いて、 上記複数のゲート電極の一括加工よりも前に、複数のゲ
    ート電極のうち最も上に位置する層の上に絶縁層を形成
    する工程を有することを特徴とする半導体素子。
  16. 【請求項１６】請求項１から１５のいずれかに記載の半
    導体素子において、 同じゲート電極によって制御される、互いに分離された
    複数のチャネル領域を有することを特徴とする半導体素
    子。
  17. 【請求項１７】請求項１から１６のいずれかに記載の半
    導体素子において、 チャネル領域と記憶領域が一体に形成されていることを
    特徴とする半導体素子。
  18. 【請求項１８】請求項１から１６のいずれかに記載の半
    導体素子において、 チャネルと記憶領域が別々に形成されていることを特徴
    とする半導体素子。
  19. 【請求項１９】請求項３、４、６から１８のいずれかに
    記載の半導体素子において、 キャリア閉じ込め領域が短径の平均が１０ｎｍ以下の半
    導体又は金属の微小粒からなることを特徴とする半導体
    記憶素子。
  20. 【請求項２０】請求項２、５、１１から１９のいずれか
    に記載の半導体素子において、 キャリア閉じ込め領域を形成する半導体又は金属の微小
    粒が複数個であることを特徴とする半導体記憶素子。
  21. 【請求項２１】請求項１から２０のいずれかに記載の半
    導体記憶素子において、 上記ソース領域又はドレイン領域の少なくとも一つが半
    導体基板内に設けられていることを特徴とする半導体記
    憶素子。
  22. 【請求項２２】請求項１から２１のいずれかに記載の半
    導体記憶素子において、 上記ソース領域又はドレイン領域が多結晶シリコンより
    なることを特徴とする半導体記憶素子。
  23. 【請求項２３】請求項１から２２のいずれかに記載の半
    導体素子において、 実効的なチャネル領域の幅の最小値が２０ｎｍ以下であ
    ることを特徴とする半導体素子。
  24. 【請求項２４】請求項１から２３のいずれかに記載の半
    導体素子において、 キャリア閉じ込め領域作製のために厚さ１０ｎｍ以下の
    非晶質の薄膜を形成する工程を有することを特徴とする
    半導体素子。
  25. 【請求項２５】請求項１から２４のいずれかに記載の半
    導体素子において、 チャネル領域とキャリア閉じ込め領域の間の材料と、キ
    ャリア閉じ込め領域とゲート電極との間の材料が異なる
    ことを特徴とする半導体素子。
  26. 【請求項２６】請求項１、２、４、５、７から２５のい
    ずれかに記載の半導体素子において、 チャネル領域が厚さ平均１０ｎｍ以下の半導体薄膜から
    なることを特徴とする半導体記憶素子。
  27. 【請求項２７】請求項３、６、２６のいずれかに記載の
    半導体素子を複数個配置し、 上記複数個の半導体素子のチャネル領域の半導体薄膜が
    エッチングによって分離されていないことを特徴とする
    半導体記憶装置。
  28. 【請求項２８】請求項５から７、１３、１５のいずれか
    に記載の半導体素子において、 上記複数のゲート電極で制御される各々のチャネル領域
    の半導体薄膜がエッチングによって分離されていないこ
    とを特徴とする半導体記憶素子。
  29. 【請求項２９】請求項１から２６、２８のいずれかに記
    載の半導体素子を複数個配置し、 上記複数個の半導体素子をワード線とデータ線によって
    制御することを特徴とする半導体記憶装置。
  30. 【請求項３０】請求項２７記載の半導体記憶装置におい
    て、 上記複数個の半導体素子をワード線とデータ線によって
    制御することを特徴とする半導体記憶装置。
  31. 【請求項３１】請求項２９、３０のいずれかに記載の半
    導体記憶装置において、 上記複数個の半導体素子をワード線とデータ線によって
    制御することを特徴とする半導体記憶装置。
  32. 【請求項３２】請求項１から２０、２２から２６、２９
    のいずれかに記載の半導体素子を積層状に二段以上形成
    することを特徴とする半導体記憶装置。
  33. 【請求項３３】請求項１から２８、３０のいずれかに記
    載の半導体素子を同一面内に複数個配置し、 上記半導体素子を複数個配置した構造を積層状に二段以
    上形成し、 上記複数個の半導体素子をワード線とデータ線によって
    制御することを特徴とする半導体記憶装置。
  34. 【請求項３４】請求項４に記載の半導体素子を複数個配
    置し、 上記半導体素子のゲート領域を互いに接続し、 上記半導体素子の互いに上下の位置関係にある二つのド
    レイン領域を各々選択トランジスタを介して同じデータ
    線に接続し、 上記複数の半導体素子を上記データ線と上記接続したゲ
    ート領域によって制御することを特徴とする半導体記憶
    装置。
  35. 【請求項３５】請求項２９から３３のいずれかに記載の
    半導体記憶装置において、 上記半導体記憶装置を構成する半導体記憶素子の、互い
    に上下の位置関係にある少なくとも二つのドレイン領域
    が各々選択トランジスタを介して同じデータ線に接続さ
    れていることを特徴とする半導体記憶装置。
  36. 【請求項３６】ソース線と二本のローカルデータ線とグ
    ローバルデータ線を有し、 上記ソース線と二本のローカルデータ線が、各々絶縁膜
    を挟んでローカルデータ線、ソース線、ローカルデータ
    線の順に上下に設けられ、 上記ソース線とローカルデータ線を隔てる絶縁膜側面に
    チャネル領域を有し、該ソース線は、該チャネル領域を
    介して上下のローカルデータ線と接続され、 上記チャネル領域近傍に周囲をポテンシャルバリアで囲
    まれた、キャリア閉じ込め領域を有し、 上記チャネル領域は、ゲート絶縁膜を介してワード線と
    接続され、 上記ローカルデータ線とワード線の交点あたり上下二つ
    の半導体記憶素子が形成され、 上記半導体記憶素子は上記キャリア閉じ込め領域にキャ
    リアを保持することによりしきい電圧を変化させること
    で記憶を行ない、 上記ローカルデータ線とワード線を複数並べることで半
    導体記憶素子が行列状に並べられた半導体記憶装置にお
    いて、 上記上下二本のローカルデータ線が各々異なるゲート電
    極を有する選択トランジスタを介して同じグローバルデ
    ータ線に接続されており、 上記上下二本のローカルデータ線と選択トランジスタを
    接続するコンタクト孔の間に、グローバルデータ線と選
    択トランジスタを接続するコンタクト孔が位置すること
    を特徴とする半導体記憶装置。
  37. 【請求項３７】ソース線と二本のローカルデータ線とグ
    ローバルデータ線を有し、 上記ソース線と二本のローカルデータ線が、各々絶縁膜
    を挟んでローカルデータ線、ソース線、ローカルデータ
    線の順に上下に設けられ、 上記ソース線とローカルデータ線を隔てる絶縁膜側面に
    チャネル領域を有し、該ソース線は、該チャネル領域を
    介して上下のローカルデータ線と接続され、 上記チャネル領域近傍に周囲をポテンシャルバリアで囲
    まれた、キャリア閉じ込め領域を有し、 上記チャネル領域は、ゲート絶縁膜を介してワード線と
    接続され、 上記ローカルデータ線とワード線の交点あたり上下二つ
    の半導体記憶素子が形成され、 上記半導体記憶素子は上記キャリア閉じ込め領域にキャ
    リアを保持することによりしきい電圧を変化させること
    で記憶を行ない、 上記ローカルデータ線とワード線を複数並べることで半
    導体記憶素子が行列状に並べられた半導体記憶装置にお
    いて、 上記上下二本のローカルデータ線が各々異なるゲート電
    極を有し、しかも拡散層の共有構造を有する選択トラン
    ジスタを介して同じグローバルデータ線に接続されてお
    り、 上記共有する拡散層とグローバルデータ線の接続孔が、
    少なくとも一つのローカルデータ線を貫通することを特
    徴とする半導体記憶装置。
  38. 【請求項３８】ソース線とデータ線を有し、 上記ソース線とデータ線が絶縁膜を挟んで互いに上下に
    設けられ、 上記ソース線とデータ線を隔てる絶縁膜側面にチャネル
    領域を有し、該ソース線は、該チャネル領域を介してデ
    ータ線と接続され、 上記チャネル領域近傍に周囲をポテンシャルバリアで囲
    まれた、キャリア閉じ込め領域を有し、 上記チャネル領域は、ゲート絶縁膜を介してワード線と
    接続され、 上記データ線とワード線の交点に半導体記憶素子が形成
    され、 上記半導体記憶素子は上記キャリア閉じ込め領域にキャ
    リアを保持することによりしきい電圧を変化させること
    で記憶を行ない、 上記データ線とワード線を複数並べることで半導体記憶
    素子が行列状に並べられた半導体記憶装置において、 上記データ線に平行でかつ同一の材料で形成され、 実質的にデータ線と同じ線幅を持ち、 情報の記憶に用いないダミーデータ線を有することを特
    徴とする半導体記憶装置。
  39. 【請求項３９】ソース線とデータ線を有し、 上記ソース線とデータ線が絶縁膜を挟んで互いに上下に
    設けられ、 上記ソース線とデータ線を隔てる絶縁膜側面にチャネル
    領域を有し、 該ソース線は、該チャネル領域を介してデータ線と接続
    され、 上記チャネル領域近傍に周囲をポテンシャルバリアで囲
    まれた、キャリア閉じ込め領域を有し、 上記チャネル領域は、ゲート絶縁膜を介してワード線と
    接続され、 上記データ線とワード線の交点に半導体記憶素子が形成
    され、 上記半導体記憶素子は上記キャリア閉じ込め領域にキャ
    リアを保持することによりしきい電圧を変化させること
    で記憶を行ない、 上記データ線とワード線を複数並べることで半導体記憶
    素子が行列状に並べられた半導体記憶装置において、 上記ソース線またはデータ線に対するコンタクト孔の内
    壁に絶縁膜が形成されていることを特徴とする半導体記
    憶装置。
  40. 【請求項４０】ソース線とデータ線を有し、 上記ソース線とデータ線が絶縁膜を挟んで互いに上下に
    設けられ、 上記ソース線とデータ線を隔てる絶縁膜側面にチャネル
    領域を有し、 該ソース線は、該チャネル領域を介してデータ線と接続
    され、 上記チャネル領域近傍に周囲をポテンシャルバリアで囲
    まれた、キャリア閉じ込め領域を有し、 上記チャネル領域は、ゲート絶縁膜を介してワード線と
    接続され、 上記データ線とワード線の交点に半導体記憶素子が形成
    され、 上記半導体記憶素子は上記キャリア閉じ込め領域にキャ
    リアを保持することによりしきい電圧を変化させること
    で記憶を行ない、 上記データ線とワード線を複数並べることで半導体記憶
    素子が行列状に並べられた半導体記憶装置において、 上記ソース線とデータ線を隔てる絶縁膜側面に、堆積さ
    れた半導体が酸化された絶縁膜を有することを特徴とす
    る半導体記憶装置。
  41. 【請求項４１】絶縁膜上に設けられたソース線とデータ
    線を有し、 上記ソース線とデータ線が、絶縁膜を挟んで上下に設け
    られ、 上記ソース線とデータ線を隔てる絶縁膜側面にチャネル
    領域を有し、 該ソース線は、該チャネル領域を介してデータ線と接続
    され、 上記チャネル領域近傍に周囲をポテンシャルバリアで囲
    まれた、キャリア閉じ込め領域を有し、 上記チャネル領域は、ゲート絶縁膜を介してワード線と
    接続され、 上記キャリア閉じ込め領域にキャリアを保持することに
    より半導体記憶素子のしきい電圧を変化させることで記
    憶を行ない、 この他に半導体基板表面に設けられた半導体素子を有す
    る半導体記憶装置において、 上記ソース線およびデータ線の少なくとも一方と、上記
    半導体基板表面に設けられた半導体素子の拡散層あるい
    はゲート電極へのコンタクト孔の位置が重なっている構
    造を有することを特徴とする半導体記憶装置。
  42. 【請求項４２】ソース線とデータ線を有し、 上記ソース線とデータ線が絶縁膜を介して互いに上下に
    設けられ、 上記ソース線とデータ線を隔てる絶縁膜側面にチャネル
    領域を有し、 該ソース線は、該チャネル領域を介してデータ線と接続
    され、 上記チャネル領域近傍に周囲をポテンシャルバリアで囲
    まれた、キャリア閉じ込め領域を有し、 上記チャネル領域は、ゲート絶縁膜を介してワード線と
    接続され、 上記データ線とワード線の交点に半導体記憶素子が形成
    され、 上記半導体記憶素子は上記キャリア閉じ込め領域にキャ
    リアを保持することによりしきい電圧を変化させること
    で記憶を行ない、 上記データ線とワード線が行列状に並べられた半導体記
    憶装置において、 データ線と同一材料よりなり，データ線としては用いな
    いダミーパターンを有し，上記ダミーパターンの上にワ
    ード線に対するコンタクト孔が位置する構造を有するこ
    とを特徴とする半導体記憶装置。
  43. 【請求項４３】ソース線とデータ線を有し、 上記ソース線とデータ線が絶縁膜を介して互いに上下に
    設けられ、 上記ソース線とデータ線を隔てる絶縁膜側面にチャネル
    領域を有し、 該ソース線は、該チャネル領域を介してデータ線と接続
    され、 上記チャネル領域近傍に周囲をポテンシャルバリアで囲
    まれた、キャリア閉じ込め領域を有し、 上記チャネル領域は、ゲート絶縁膜を介してワード線と
    接続され、 上記データ線とワード線の交点に半導体記憶素子が形成
    され、 上記半導体記憶素子は上記キャリア閉じ込め領域にキャ
    リアを保持することによりしきい電圧を変化させること
    で記憶を行ない、 上記データ線とワード線が行列状に並べられた半導体記
    憶装置において、 データ線と同一材料よりなり，データ線としては用いな
    いダミーパターンを有し，上記ダミーパターンの絶縁膜
    側面に、ダミーパターンの長手方向に長さ１ミクロン以
    上に渡って半導体膜が存在することを特徴とする半導体
    記憶装置。
  44. 【請求項４４】ソース線とデータ線を有し、 上記ソース線とデータ線が絶縁膜を挟んで互いに上下に
    設けられ、 上記ソース線とデータ線を隔てる絶縁膜側面にチャネル
    領域を有し、 該ソース線は、該チャネル領域を介してデータ線と接続
    され、 上記チャネル領域近傍に周囲をポテンシャルバリアで囲
    まれた、キャリア閉じ込め領域を有し、 上記チャネル領域は、ゲート絶縁膜を介してワード線と
    接続され、 上記データ線とワード線の交点に半導体記憶素子が形成
    され、 上記半導体記憶素子は上記キャリア閉じ込め領域にキャ
    リアを保持することによりしきい電圧を変化させること
    で記憶を行ない、 上記データ線とワード線を複数並べることで半導体記憶
    素子が行列状に並べられた半導体記憶装置において、 上記半導体記憶素子の記憶情報の読み出し回路の電源線
    がワード線と平行であることを特徴とする半導体記憶装
    置。
  45. 【請求項４５】ソース線とローカルデータ線とグローバ
    ルデータ線を有し、 上記ソース線とローカルデータ線が、絶縁膜を挟んで上
    下に設けられ、 上記ソース線とローカルデータ線を隔てる絶縁膜側面に
    チャネル領域を有し、 該ソース線は、該チャネル領域を介してローカルデータ
    線と接続され、 上記チャネル領域近傍に周囲をポテンシャルバリアで囲
    まれた、キャリア閉じ込め領域を有し、 上記チャネル領域は、ゲート絶縁膜を介してワード線と
    接続され、 上記半導体記憶素子は上記キャリア閉じ込め領域にキャ
    リアを保持することによりしきい電圧を変化させること
    で記憶を行ない、 上記ローカルデータ線とワード線を複数並べることで半
    導体記憶素子が行列状に並べられた半導体記憶装置にお
    いて、 上記ローカルデータ線が選択トランジスタを介してグロ
    ーバルデータ線に接続されており、 上記グローバルデータ線が，下から二層目あるいはそれ
    より上層の金属配線層を用いて行われることを特徴とす
    る半導体記憶装置。
  46. 【請求項４６】ソース線とローカルデータ線と金属より
    なるグローバルデータ線を有し、 上記ソース線とローカルデータ線が、絶縁膜を挟んで上
    下に設けられ、 上記ソース線とローカルデータ線を隔てる絶縁膜側面に
    チャネル領域を有し、 該ソース線は、該チャネル領域を介してローカルデータ
    線と接続され、 上記チャネル領域近傍に周囲をポテンシャルバリアで囲
    まれた、キャリア閉じ込め領域を有し、 上記チャネル領域は、ゲート絶縁膜を介してワード線と
    接続され、 上記半導体記憶素子は上記キャリア閉じ込め領域にキャ
    リアを保持することによりしきい電圧を変化させること
    で記憶を行ない、 上記ローカルデータ線とワード線を複数並べることで半
    導体記憶素子が行列状に並べられた半導体記憶装置にお
    いて、 上記ローカルデータ線がグローバルデータ線に接続され
    ており、 上記グローバルデータ線に接続された上記半導体記憶素
    子の記憶情報の読み出し回路を有し、 上記憶情報の読み出し回路の配線が、グローバルデータ
    線よりも下層の金属配線層を用いて行われることを特徴
    とする半導体記憶装置。
  47. 【請求項４７】ソース線とローカルデータ線と金属より
    なるグローバルデータ線を有し、 上記ソース線とローカルデータ線を接続するチャネル領
    域を有し、 該ソース線は、該チャネル領域を介してローカルデータ
    線と接続され、 上記チャネル領域近傍に周囲をポテンシャルバリアで囲
    まれた、キャリア閉じ込め領域を有し、 上記チャネル領域は、ゲート絶縁膜を介してワード線と
    接続され、 上記半導体記憶素子は上記キャリア閉じ込め領域にキャ
    リアを保持することによりしきい電圧を変化させること
    で記憶を行ない、 上記ローカルデータ線とワード線を複数並べることで半
    導体記憶素子が行列状に並べられた半導体記憶装置にお
    いて、 上記ローカルデータ線がMOSトランジスタを介してグロ
    ーバルデータ線に接続されていることを特徴とする半導
    体記憶装置。
  48. 【請求項４８】請求項４７に記載の半導体記憶装置にお
    いて、 上記行列状に並べられた半導体記憶素子において、 上記ソース線とローカルデータ線が、絶縁膜を挟んで上
    下に設けられ、 上記ソース線とローカルデータ線を隔てる絶縁膜側面に
    チャネル領域を有することを特徴とする半導体記憶装
    置。
  49. 【請求項４９】ソース線と二本のローカルデータ線とグ
    ローバルデータ線を有し、 上記ソース線と二本のローカルデータ線が、各々絶縁膜
    を挟んでローカルデータ線、ソース線、ローカルデータ
    線の順に上下に設けられ、 上記ソース線とローカルデータ線を隔てる絶縁膜側面に
    チャネル領域を有し、該ソース線は、該チャネル領域を
    介して上下のローカルデータ線と接続され、 上記チャネル領域近傍に周囲をポテンシャルバリアで囲
    まれた、キャリア閉じ込め領域を有し、 上記チャネル領域は、ゲート絶縁膜を介してワード線と
    接続され、 上記ローカルデータ線とワード線の交点あたり上下二つ
    の半導体記憶素子が形成され、 上記半導体記憶素子は上記キャリア閉じ込め領域にキャ
    リアを保持することによりしきい電圧を変化させること
    で記憶を行ない、 上記ローカルデータ線とワード線を複数並べることで半
    導体記憶素子が行列状に並べられた半導体記憶装置にお
    いて、 上記上下二本のローカルデータ線が各々異なるゲート電
    極を有する選択トランジスタを介して同じグローバルデ
    ータ線に接続されており、 上記上下二本のローカルデータ線が接続されている異な
    るゲート電極に、互いに逆の信号が入力されることを特
    徴とする半導体記憶装置の制御方法。
  50. 【請求項５０】ソース線とデータ線を有し、 上記ソース線とデータ線が絶縁膜を介して互いに上下に
    設けられ、 上記ソース線とデータ線を隔てる絶縁膜側面にチャネル
    領域を有し、 該ソース線は、該チャネル領域を介してデータ線と接続
    され、 上記チャネル領域近傍に周囲をポテンシャルバリアで囲
    まれた、キャリア閉じ込め領域を有し、 上記チャネル領域は、ゲート絶縁膜を介してワード線と
    接続され、 上記データ線とワード線の交点に半導体記憶素子が形成
    され、 上記半導体記憶素子は上記キャリア閉じ込め領域にキャ
    リアを保持することによりのしきい電圧を変化させるこ
    とで記憶を行ない、 上記データ線とワード線が行列状に並べられた半導体記
    憶装置において、 上記ワード線の駆動回路にMOSトランジスタ回路を用
    い，該MOSトランジスタ回路が三重ウエル構造のMOSトラ
    ンジスタを含むことを特徴とする半導体記憶装置。
  51. 【請求項５１】ソース領域と、ドレイン領域を有し、 上記ソース領域はチャネル領域を介して上記ドレイン領
    域と接続され、 上記チャネル領域は絶縁膜を介してゲート電極に接続さ
    れ、 上記チャネル領域の電流経路の近傍にはキャリア閉じ込
    め領域を有し、 上記キャリア閉じこめ領域にキャリアを保持することに
    よりしきい電圧を変化させることで記憶を行なう半導体
    記憶素子を有し、 上記半導体記憶素子を複数個行列状に並べる構造を有す
    る半導体記憶装置において、 上記半導体記憶素子に書き込み電圧を印加する第一のス
    テップと、 上記第一のステップ後に素子に記憶された情報の読み出
    しを行なう第二のステップと、 上記第二のステップでの情報書き込みが不十分な上記半
    導体記憶素子について再度書き込み電圧を印加する第三
    のステップを有することを特徴とする半導体記憶装置及
    びその制御方法。
  52. 【請求項５２】ソース領域と、ドレイン領域を有し、 上記ソース領域はチャネル領域を介して上記ドレイン領
    域と接続され、 上記チャネル領域は絶縁膜を介してゲート電極に接続さ
    れ、 上記チャネル領域の電流経路の近傍にはキャリア閉じ込
    め領域を有し、 上記キャリア閉じこめ領域にキャリアを保持することに
    よりしきい電圧を変化させることで記憶を行なう半導体
    記憶素子を有し、 上記半導体記憶素子を複数個行列状に並べる構造を有す
    る半導体記憶装置において、 上記半導体記憶素子外部に上記半導体記憶素子に書き込
    む情報（又は情報“１”または情報“０”を書き込む素
    子のリスト）を保持する手段を有し、 書き込み電圧印加後に上記情報保持手段に保持された情
    報と上記半導体記憶素子の記憶状態が一致しない場合
    に、再び書き込み動作を行わせる制御手段を有すること
    を特徴とする半導体記憶装置及びその制御方法。
  53. 【請求項５３】ソース領域と、ドレイン領域を有し、 上記ソース領域はチャネル領域を介して上記ドレイン領
    域と接続され、 上記チャネル領域は絶縁膜を介してゲート電極に接続さ
    れ、 上記チャネル領域の電流経路の近傍にはキャリア閉じ込
    め領域を有し、 上記キャリア閉じこめ領域にキャリアを保持することに
    よりしきい電圧を変化させることで記憶を行なう半導体
    記憶素子を有し、 上記半導体記憶素子を複数個行列状に並べる構造を有す
    る半導体記憶装置において、 上記半導体記憶素子外部に、情報“１”または情報
    “０”を書き込む素子のリストを保持する手段を有し、 上記リストに従い半導体記憶素子に選択的に書き込み電
    圧を印加する第一のステップと、 上記第一のステップ後に素子に記憶された情報の読みだ
    し行なう第二のステップと、 上記第二のステップでの読み出し結果によって上記リス
    トを更新する第三のステップと、 上記第三のステップで更新されたリスト結果に基づいて
    再び第一のステップに戻るか書き込み動作を終了するか
    を決定する第四のステップを有することを特徴とする半
    導体記憶装置及びその制御方法。
  54. 【請求項５４】ソース領域と、ドレイン領域を有し、 上記ソース領域はチャネル領域を介して上記ドレイン領
    域と接続され、 上記チャネル領域は絶縁膜を介してゲート電極に接続さ
    れ、 上記チャネル領域の電流経路の近傍にはキャリア閉じ込
    め領域を有し、 上記キャリア閉じこめ領域にキャリアを保持することに
    よりしきい電圧を変化させることで記憶を行なう半導体
    記憶素子を有し、 上記半導体記憶素子を複数個行列状に並べる構造を有す
    る半導体記憶装置において、 上記半導体記憶素子外部に消去を行なう素子のリストを
    保持する手段を有し、 上記リストに従い半導体記憶素子に選択的に消去電圧を
    印加する第一のステップと、 上記第一のステップ後に素子の情報の読みだし行なう第
    二のステップと、 上記第二のステップでの読み出し結果によって上記リス
    トを更新する第三のステップと、 上記第三のステップで更新されたリスト結果に基づいて
    第一のステップに戻るか消去動作を終了するかを決定す
    る第四のステップを有することを特徴とする半導体記憶
    装置及びその制御方法。
  55. 【請求項５５】ソース領域と、ドレイン領域を有し、 上記ソース領域はチャネル領域を介して上記ドレイン領
    域と接続され、 上記チャネル領域は絶縁膜を介してゲート電極に接続さ
    れ、 上記チャネル領域の電流経路の近傍にはキャリア閉じ込
    め領域を有し、 上記キャリア閉じこめ領域にキャリアを保持することに
    よりしきい電圧を変化させることで記憶を行なう半導体
    記憶素子を有し、 上記半導体記憶素子を複数個行列状に並べる構造を有す
    る半導体記憶装置において、 選択された複数の半導体記憶素子に消去電圧を印加する
    第一のステップと、 上記第一のステップ後に素子の情報の読み出しを行なう
    第二のステップと、 上記第二のステップでの読み出し結果によって上記複数
    の記憶素子の消去が完了しているか否かを判定する第三
    のステップと、 上記第三のステップの結果に応じて第一のステップに戻
    るか消去動作を終了するかを行う第四のステップを有す
    ることを特徴とする半導体記憶装置の制御方法。
  56. 【請求項５６】ソース領域と、ドレイン領域を有し、 上記ソース領域はチャネル領域を介して上記ドレイン領
    域と接続され、 上記チャネル領域は絶縁膜を介してゲート電極に接続さ
    れ、 上記チャネル領域の電流経路の近傍にはキャリア閉じ込
    め領域を有し、 上記キャリア閉じこめ領域にキャリアを保持することに
    よりしきい電圧を変化させることで記憶を行なう半導体
    記憶素子を有し、 上記半導体記憶素子を複数個行列状に並べる構造を有す
    る半導体記憶装置において、 データ線及びワード線によって上記行列状の半導体記憶
    素子を制御し、 定期的に上記ワード線に順次読み出し電圧を印加する手
    段を有し、 上記電圧が印加されたワード線で制御される上記半導体
    記憶素子の記憶情報の読み出し結果に応じて同じ情報を
    再び上記半導体記憶素子に書き込む手段を有することを
    特徴とする半導体記憶装置。
  57. 【請求項５７】ソース領域と、ドレイン領域を有し、 上記ソース領域はチャネル領域を介して上記ドレイン領
    域と接続され、 上記チャネル領域は絶縁膜を介してゲート電極に接続さ
    れ、 上記チャネル領域の電流経路の近傍にはキャリア閉じ込
    め領域を有し、 上記キャリア閉じこめ領域にキャリアを保持することに
    よりしきい電圧を変化させることで記憶を行なう半導体
    記憶素子を有し、 上記半導体記憶素子を複数個行列状に並べる構造を有
    し、 データ線及びワード線によって上記行列状の半導体記憶
    素子を制御する半導体記憶装置において、 上記ワード線を選択し、選択された上記ワード線で制御
    される上記半導体記憶素子に読み出し電圧を印加する第
    一のステップと、 上記第一のステップでの読み出した結果を保持する第二
    のステップと、 上記第二のステップで保持した情報を上記半導体記憶素
    子に再び書き込む第三のステップを有し、 この第一から第三のステップを選択する上記ワード線を
    順次移しながら繰り返すをことを特徴とする半導体記憶
    装置の制御方法。
  58. 【請求項５８】請求項５７記載の半導体記憶装置の制御
    方法において、 上記順次移しながら行う上記ワード線選択において、 異なるワード線が選択される時間差が一定であることを
    特徴とする半導体記憶装置の制御方法
  59. 【請求項５９】ソース領域と、ドレイン領域を有し、 上記ソース領域はチャネル領域を介して上記ドレイン領
    域と接続され、 上記チャネル領域は絶縁膜を介してゲート電極に接続さ
    れ、 上記チャネル領域の電流経路の近傍にはキャリア閉じ込
    め領域を有し、 上記キャリア閉じこめ領域にキャリアを保持することに
    よりしきい電圧を変化させることで記憶を行なう半導体
    記憶素子を有し、 上記半導体記憶素子を複数個行列状に並べる構造を有
    し、 データ線及びワード線によって上記行列状の半導体記憶
    素子を制御する半導体記憶装置において、 同一の上記ワード線によって制御される上記半導体記憶
    素子に読み出し電圧を印加する第一のステップと、 上記第一のステップでの読み出した結果を保持する第二
    のステップと、 上記第二のステップで保持した情報を上記半導体記憶素
    子に書き込む第三のステップを有することを特徴とする
    半導体記憶装置の制御方法。
  60. 【請求項６０】ソース領域と、ドレイン領域を有し、 上記ソース領域はチャネル領域を介して上記ドレイン領
    域と接続され、 上記チャネル領域は絶縁膜を介してゲート電極に接続さ
    れ、 上記チャネル領域の電流経路の近傍にはキャリア閉じ込
    め領域を有し、 上記キャリア閉じこめ領域にキャリアを保持することに
    よりしきい電圧を変化させることで記憶を行なう半導体
    記憶素子を有し、 上記半導体記憶素子を複数個行列状に並べる構造を有す
    る半導体記憶装置において、 データ線及びワード線によって上記行列状の半導体記憶
    素子を制御し、 上記ワード線に印加する書き込み電圧に複数の値を用い
    ることで一つの上記半導体記憶素子に２ビット以上の記
    憶を行なうことを特徴とする半導体記憶装置。
  61. 【請求項６１】請求項６０に記載の半導体記憶装置にお
    いて、 上記複数の書き込み電圧値に等差的な値を用いることを
    特徴とする半導体記憶装置。
  62. 【請求項６２】ソース領域と、ドレイン領域を有し、 上記ソース領域はチャネル領域を介して上記ドレイン領
    域と接続され、 上記チャネル領域は絶縁膜を介してゲート電極に接続さ
    れ、 上記チャネル領域の電流経路の近傍にはキャリア閉じ込
    め領域を有し、 上記キャリア閉じこめ領域にキャリアを保持することに
    よりしきい電圧を変化させることで記憶を行なう半導体
    記憶素子を有し、 上記半導体記憶素子を複数個行列状に並べる構造を有
    し、 データ線及びワード線によって上記行列状の半導体記憶
    素子を制御し、 上記ワード線に印加する書き込みパルス幅に複数の値を
    用いることで一つの上記半導体記憶素子に２ビット以上
    の記憶を行なうことを特徴とする半導体記憶装置。
  63. 【請求項６３】請求項６２に記載の半導体記憶装置にお
    いて、 上記複数の書き込みパルス幅に等比的な値を用いること
    を特徴とする半導体記憶装置。
  64. 【請求項６４】請求項５４、請求項５５のいずれかに記
    載の半導体記憶装置の制御方法において、 上記第一のステップの前に、 上記記憶情報を消去する半導体記憶素子に書き込み電圧
    を印加するステップを有することを特徴とする半導体記
    憶装置の制御方法。
  65. 【請求項６５】請求項５７から請求項５９のいずれかに
    記載の半導体記憶装置の制御方法において、 上記第二のステップの後、上記第三のステップの前に上
    記ワード線によって制御される上記半導体記憶素子に対
    して消去動作を行なうステップを有することを特徴とす
    る半導体記憶装置の制御方法。
  66. 【請求項６６】請求項５１、請求項５３のいずれかに記
    載の半導体記憶装置の制御方法において、 上記請求項の制御方法の他に、 請求項５４、請求項５５、請求項６４のいずれかに記載
    の半導体記憶装置の制御方法を用いることを特徴とする
    半導体記憶装置の制御方法。
  67. 【請求項６７】請求項６５に記載の半導体記憶装置の制
    御方法において、 上記消去動作に請求項５４記載の制御方法を用い、 上記請求項６５記載の制御方法における読み出し結果を
    保持する記憶保持手段と、 上記請求項５４記載の制御方法における消去するセルリ
    ストを保持する記憶保持手段が異なることを特徴とする
    半導体記憶装置及びその制御方法。
  68. 【請求項６８】請求項６５に記載の半導体記憶装置の制
    御方法において、 上記消去動作に請求項５４記載の制御方法を用い、 上記請求項５４記載の制御方法の第３のステップに相当
    するステップの前に、 上記請求項６５記載の制御方法において読み出し結果を
    保持した記憶保持手段の内容を他の記憶保持手段に移す
    ことを特徴とする半導体記憶装置及びその制御方法。
  69. 【請求項６９】請求項５１、請求項５３から請求項５
    ５、請求項６４、請求項６６のいずれかに記載の半導体
    記憶装置の制御方法において、 上記請求項の制御方法の他に、 請求項５７から請求項５９、請求項６５、請求項６７、
    請求項６８のいずれかに記載の半導体記憶装置の制御方
    法を用いることを特徴とする半導体記憶装置の制御方
    法。
  70. 【請求項７０】請求項５１、請求項５３から請求項５、
    請求項６４、請求項６６、請求項６９のいずれかに記載
    の半導体記憶装置の制御方法において、 上記請求項の制御方法の他に、 請求項６０から請求項６４のいずれかに記載の半導体記
    憶装置の制御方法を用いることを特徴とする半導体記憶
    装置の制御方法。
  71. 【請求項７１】請求項５１から請求項７０のいずれかに
    記載の半導体記憶装置または半導体記憶装置の制御方法
    において、 上記半導体記憶素子の上記ソース領域及び上記ドレイン
    領域が平均膜厚８ｎｍ以下の半導体を介して互いに接続
    されていることを特徴とする半導体記憶装置またはその
    制御方法。
  72. 【請求項７２】請求項７１に記載の半導体記憶装置また
    は半導体記憶装置の制御方法において、 上記半導体記憶素子の上記ソース領域及び上記ドレイン
    領域を接続する半導体が多結晶シリコンよりなることを
    特徴とする半導体記憶装置またはその制御方法。
  73. 【請求項７３】請求項５１から請求項７１のいずれかに
    記載の半導体記憶装置または半導体記憶装置の制御方法
    において、 上記半導体記憶素子の上記記憶領域と、 上記半導体記憶素子の上記ソース領域及び上記ドレイン
    領域間をつなぐ半導体が一体に形成されていることを特
    徴とする半導体記憶装置またはその制御方法。
  74. 【請求項７４】第１のソース領域と、第１のドレイン領
    域を有し、 上記第１のソース領域は第１のチャネル領域を介して上
    記第１のドレイン領域と接続され、 上記第１のチャネル領域は絶縁膜を介して第１のゲート
    電極に接続され、 上記第１のチャネル領域の電流経路の近傍には第１のキ
    ャリア閉じ込め領域を有し、 上記第１のキャリア閉じこめ領域にキャリアを保持する
    ことによりしきい電圧を変化させることで記憶を行なう
    第１の半導体記憶素子と、 第２のソース領域と、第２のドレイン領域を有し、 上記第２のソース領域は第２のチャネル領域を介して上
    記第２のドレイン領域と接続され、 上記第２のチャネル領域は絶縁膜を介して第２のゲート
    電極に接続され、 上記第２のチャネル領域の電流経路の近傍には第２のキ
    ャリア閉じ込め領域を有し、 上記第２のキャリア閉じこめ領域にキャリアを保持する
    ことによりしきい電圧を変化させることで記憶を行なう
    第２の半導体記憶素子を有し、 上記第１の半導体記憶素子の上記第１のドレイン領域が
    第１のローカルデータ線に接続され、 上記第２の半導体記憶素子の上記第２のドレイン領域が
    第２のローカルデータ線に接続され、 上記第１の半導体記憶素子の上記第１のゲート電極と、
    上記第２の半導体記憶素子の上記第２のゲート電極とが
    同じワード線に接続された半導体記憶装置において、 上記第１と第２のローカルデータ線が各々異なるゲート
    電極を有する選択トランジスタを介して共通のグローバ
    ルデータ線に接続され、上記選択トランジスタを順次ま
    たは同時に選択することによって上記第１と第２の半導
    体記憶素子を駆動することを特徴とする半導体記憶装
    置。
  75. 【請求項７５】請求項７４に記載の半導体記憶装置にお
    いて、上記第１と第２のローカルデータ線が上下方向に
    積層されていることを特徴とする半導体記憶装置。
  76. 【請求項７６】請求項７４に記載の半導体記憶装置にお
    いて、上記第１と第２のローカルデータ線が平面に並べ
    られていることを特徴とする半導体記憶装置。
  77. 【請求項７７】第１のソース領域と、第１のドレイン領
    域を有し、 上記第１のソース領域は第１のチャネル領域を介して上
    記第１のドレイン領域と接続され、 上記第１のチャネル領域は絶縁膜を介して第１のゲート
    電極に接続され、 上記第１のチャネル領域の電流経路の近傍には第１のキ
    ャリア閉じ込め領域を有し、 上記第１のキャリア閉じこめ領域にキャリアを保持する
    ことによりしきい電圧を変化させることで記憶を行なう
    第１の半導体記憶素子と、 第２のソース領域と、第２のドレイン領域を有し、 上記第２のソース領域は第２のチャネル領域を介して上
    記第２のドレイン領域と接続され、 上記第２のチャネル領域は絶縁膜を介して第２のゲート
    電極に接続され、 上記第２のチャネル領域の電流経路の近傍には第２のキ
    ャリア閉じ込め領域を有し、 上記第２のキャリア閉じこめ領域にキャリアを保持する
    ことによりしきい電圧を変化させることで記憶を行なう
    第２の半導体記憶素子と、 差動増幅器を有し、 上記第１の半導体記憶素子の上記第１のドレイン領域が
    第１のローカルデータ線に接続され、 上記第２の半導体記憶素子の上記第２のドレイン領域が
    第２のローカルデータ線に接続され、 上記第１のローカルデータ線が第１の選択トランジスタ
    を介して第１のグローバルデータ線に接続され、 上記第２のローカルデータ線が第２の選択トランジスタ
    を介して第２のグローバルデータ線に接続され、 上記第１のグローバルデータ線が上記差動増幅器の第１
    の入力端子を駆動し、 上記第２のグローバルデータ線が上記差動増幅器の第２
    の入力端子を駆動し、 上記差動増幅器の出力信号を読み出すことにより上記半
    導体記憶素子の情報を読み出す半導体記憶装置におい
    て、 上記第１の半導体記憶素子の上記第１のゲート電極と上
    記第２の半導体記憶素子の上記第２のゲート電極が同じ
    ワード線に接続され、上記第１と第２の選択トランジス
    タを順次または同時に選択することによって上記第１と
    第２の半導体記憶素子を駆動することを特徴とする半導
    体記憶装置。
  78. 【請求項７８】第１のソース領域と、第１のドレイン領
    域を有し、 上記第１のソース領域は第１のチャネル領域を介して上
    記第１のドレイン領域と接続され、 上記第１のチャネル領域は絶縁膜を介して第１のゲート
    電極に接続され、 上記第１のチャネル領域の電流経路の近傍には第１のキ
    ャリア閉じ込め領域を有し、 上記第１のキャリア閉じこめ領域にキャリアを保持する
    ことによりしきい電圧を変化させることで記憶を行なう
    半導体記憶素子と、 第２のソース領域と、第２のドレイン領域を有し、 上記第２のソース領域は第２のチャネル領域を介して上
    記第２のドレイン領域と接続され、 上記第２のチャネル領域は絶縁膜を介して第２のゲート
    電極に接続され、 上記第２のチャネル領域の電流経路の近傍には第２のキ
    ャリア閉じ込め領域を有し、 上記第２のキャリア閉じこめ領域にキャリアを保持する
    ことによりしきい電圧を変化させることで記憶を行なう
    ダミー半導体記憶素子と、 差動増幅器を有し、 上記第１のドレイン領域が第１のデータ線に接続され、 上記第２のドレイン領域が第２のデータ線に接続され、 上記第１のデータ線が上記差動増幅器の第１の入力端子
    を駆動し、 上記第２のデータ線が上記差動増幅器の第２の入力端子
    を駆動し、 上記差動増幅器の出力信号を読み出すことにより上記半
    導体記憶素子の情報を読み出す半導体記憶装置におい
    て、 上記半導体記憶素子の情報を読み出す場合と、 上記半導体記憶素子に書き込み動作を行った後に書き込
    みが完了したか否かを判定する場合と、 上記半導体記憶素子に消去動作を行った後に消去が完了
    したか否かを判定する場合のいずれにも、上記ダミー半
    導体記憶素子のしきい電圧を基準とすることを特徴とす
    る半導体記憶装置。
  79. 【請求項７９】ソース領域と、ドレイン領域を有し、 上記ソース領域はチャネル領域を介して上記ドレイン領
    域と接続され、 上記チャネル領域は絶縁膜を介してゲート電極に接続さ
    れ、 上記チャネル領域の電流経路の近傍にはキャリア閉じ込
    め領域を有し、 上記キャリア閉じこめ領域にキャリアを保持することに
    よりしきい電圧を変化させることで記憶を行なう半導体
    記憶素子を複数有し、 上記半導体記憶素子に記憶されている情報を消去する第
    １の動作と、 上記第１の動作の後に消去が不十分な上記半導体素子に
    対して再度消去を行う第２の動作と、 上記半導体記憶素子に情報“１”または情報“０”を書
    き込む第３の動作と、 上記第３の動作の後に書き込みが不十分な上記半導体素
    子に対して再度書き込みを行う第４の動作と、 上記半導体素子に記憶されている情報を読み出す第５の
    動作を有する半導体記憶装置において、 上記半導体記憶装置の外部に情報“１”または情報
    “０”を保持するレジスタを有し、 上記第１の動作後に消去が不十分な上記半導体記憶素子
    のリストまたは消去が終了した上記半導体記憶素子のリ
    ストを保持する手段と、 上記第３の動作の際に上記半導体記憶素子に書き込む情
    報を保持する手段と、 上記第３の動作後に書き込みが不十分な上記半導体記憶
    素子のリストまたは書き込みが終了した上記半導体記憶
    素子のリストを保持する手段と、 上記第５の動作の際に上記半導体記憶素子から読み出し
    た情報を保持する手段に同一の上記レジスタを使用する
    ことを特徴とする半導体記憶装置。
  80. 【請求項８０】ソース領域と、ドレイン領域を有し、 上記ソース領域はチャネル領域を介して上記ドレイン領
    域と接続され、 上記チャネル領域は絶縁膜を介してゲート電極に接続さ
    れ、 上記チャネル領域の電流経路の近傍にはキャリア閉じ込
    め領域を有し、 上記キャリア閉じこめ領域にキャリアを保持することに
    よりしきい電圧を変化させることで記憶を行なう半導体
    記憶素子を複数有し、 上記半導体記憶素子に情報“１”または情報“０”を書
    き込む第１の動作と、 上記第１の動作の後に書き込みが不十分な上記半導体素
    子に対して再度書き込みを行う第２の動作を有し、 上記第１の動作後に書き込みが不十分な上記半導体記憶
    素子のリストまたは書き込みが終了した上記半導体記憶
    素子のリストを保持するレジスタを有する半導体記憶装
    置について、 書き込みが終了した上記半導体記憶素子について上記レ
    ジスタの値を更新する手段を有することを特徴とする半
    導体記憶回路。
  81. 【請求項８１】請求項８０に記載の半導体記憶装置にお
    いて、 上記書き込みが終了したことを示す情報を高レベルの電
    圧で表すとき、 上記レジスタの値を更新する手段が１個のｐ型ＭＯＳト
    ランジスタと１個のｎ型ＭＯＳトランジスタからなり、 上記ｐ型ＭＯＳトランジスタのソースが高レベルの電源
    に接続され、 上記ｐ型ＭＯＳトランジスタのドレインが上記ｎ型ＭＯ
    Ｓトランジスタのドレインに接続され、 上記ｎ型ＭＯＳトランジスタのゲートに上記書き込みが
    終了したことを示す情報が入力され、 上記ｎ型ＭＯＳトランジスタのソースが上記書き込みが
    終了したことを示す情報を保持するレジスタの入力端子
    に接続され、 上記ｐ型ＭＯＳトランジスタのゲートに制御信号が入力
    されていることを特徴とした半導体記憶装置。
  82. 【請求項８２】請求項８０に記載の半導体記憶装置にお
    いて、 上記書き込みが終了したことを示す情報を低レベルの電
    圧で表すとき、 上記レジスタの値を更新する手段が１個のｎ型ＭＯＳト
    ランジスタと１個のｐ型ＭＯＳトランジスタからなり、 上記ｎ型ＭＯＳトランジスタのソースが低レベルの電源
    に接続され、 上記ｎ型ＭＯＳトランジスタのドレインが上記ｐ型ＭＯ
    Ｓトランジスタのドレインに接続され、 上記ｐ型ＭＯＳトランジスタのゲートに上記書き込みが
    終了したことを示す情報が入力され、 上記ｐ型ＭＯＳトランジスタのソースが上記書き込みが
    終了したことを示す情報を保持するレジスタの入力端子
    に接続され、 上記ｎ型ＭＯＳトランジスタのゲートに制御信号が入力
    されていることを特徴とした半導体記憶装置。
  83. 【請求項８３】請求項７４から請求項８２に記載の半導
    体記憶装置において、上記キャリアを閉じ込める領域が
    １０ｎｍ以下の半導体または金属の微粒子からなること
    を特徴とする半導体記憶装置。
  84. 【請求項８４】電荷を蓄積または放出することにより情
    報を記憶するメモリセルを複数備え、基板上に形成され
    た半導体記憶装置であって、上記メモリセルは上記基板
    に垂直方向に２個組になって配置され、上記複数のメモ
    リセルはそれぞれデータ線及びワード線に接続され、複
    数のメモリセルの少なくとも一つを選択する際には、ア
    ドレス信号をアドレスプリデコーダとローカルデータ線
    デコーダに入力し、アドレスプリデコーダからの信号に
    より１本のワード線が選択され、ローカルデータ線デコ
    ーダからの信号によりデータ線が選択され、該データ線
    の選択は、垂直方向に２個組になって配置されるメモリ
    セルのデータ線を同時に選択する場合と、別々に選択す
    る場合があることを特徴とする半導体記憶装置。
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SG1999000150A SG71902A1 (en) 1998-01-28 1999-01-22 Semiconductor memory device
TW088101015A TW413808B (en) 1998-01-28 1999-01-22 Semiconductor memory device
SG200005584A SG96572A1 (en) 1998-01-28 1999-01-22 Semiconductor memory device
EP99101336A EP0933817A3 (en) 1998-01-28 1999-01-25 Semiconductor memory with stacked structure
KR1019990002385A KR100564777B1 (ko) 1998-01-28 1999-01-26 반도체기억장치
US09/236,630 US6040605A (en) 1998-01-28 1999-01-26 Semiconductor memory device
RU99101838/09A RU2249262C2 (ru) 1998-01-28 1999-01-27 Полупроводниковое запоминающее устройство
CNB991016114A CN1144294C (zh) 1998-01-28 1999-01-28 半导体存储器
CNB031580041A CN100361304C (zh) 1998-01-28 1999-01-28 半导体存储器、半导体器件以及半导体器件的控制方法
US09/436,225 US6194759B1 (en) 1998-01-28 1999-11-09 Semiconductor memory device
US11/708,145 USRE41868E1 (en) 1998-01-28 2007-02-20 Semiconductor memory device

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TW (1) TW413808B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007180488A (ja) * 2005-12-28 2007-07-12 Hynix Semiconductor Inc 半導体素子のセンスアンプ及びその形成方法
JP2009260364A (ja) * 2000-01-18 2009-11-05 Renesas Technology Corp 半導体記憶装置
KR101459234B1 (ko) * 2012-06-20 2014-11-07 후지쯔 세미컨덕터 가부시키가이샤 반도체 기억 장치 및 반도체 기억 장치의 소거 검증 방법

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002015277A2 (en) 2000-08-14 2002-02-21 Matrix Semiconductor, Inc. Dense arrays and charge storage devices, and methods for making same
JP2005500682A (ja) 2001-08-13 2005-01-06 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド メモリセル
US6621739B2 (en) * 2002-01-18 2003-09-16 Sandisk Corporation Reducing the effects of noise in non-volatile memories through multiple reads
JP4912621B2 (ja) 2005-06-07 2012-04-11 富士通株式会社 半導体装置及び半導体装置の配線方法
US7548484B2 (en) 2005-09-29 2009-06-16 Hynix Semiconductor Inc. Semiconductor memory device having column decoder
US7495946B2 (en) 2006-03-02 2009-02-24 Infineon Technologies Ag Phase change memory fabricated using self-aligned processing
US7362608B2 (en) * 2006-03-02 2008-04-22 Infineon Technologies Ag Phase change memory fabricated using self-aligned processing
CN1851825B (zh) * 2006-05-10 2010-05-12 威盛电子股份有限公司 高效能存储器及相关方法
JP5711033B2 (ja) * 2011-04-12 2015-04-30 ルネサスエレクトロニクス株式会社 半導体集積回路装置
RU2543668C2 (ru) * 2012-08-27 2015-03-10 Федеральное государственное бюджетное учреждение науки Физико-технический институт им. Ф.Ф. Иоффе Российской академии наук Полевой транзистор с ячейкой памяти
RU2682387C1 (ru) * 2015-03-09 2019-03-19 Тосиба Мемори Корпорейшн Полупроводниковое запоминающее устройство
KR102424964B1 (ko) * 2015-09-23 2022-07-25 삼성전자주식회사 반도체 소자 및 그 제조방법
US9478495B1 (en) 2015-10-26 2016-10-25 Sandisk Technologies Llc Three dimensional memory device containing aluminum source contact via structure and method of making thereof

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1297899A (ja) 1970-10-02 1972-11-29
US4242737A (en) * 1978-11-27 1980-12-30 Texas Instruments Incorporated Non-volatile semiconductor memory elements
US4380057A (en) * 1980-10-27 1983-04-12 International Business Machines Corporation Electrically alterable double dense memory
US4892840A (en) * 1986-03-27 1990-01-09 Texas Instruments Incorporated EPROM with increased floating gate/control gate coupling
DE69123782T2 (de) * 1990-05-22 1997-07-10 Nippon Electric Co Programmierbare nichtflüchtige Hochgeschwindigkeitsnurlesespeicheranordnung, die mittels selektiver Dotierungstechnik hergestellt wird
US5071782A (en) * 1990-06-28 1991-12-10 Texas Instruments Incorporated Vertical memory cell array and method of fabrication
US5078498A (en) * 1990-06-29 1992-01-07 Texas Instruments Incorporated Two-transistor programmable memory cell with a vertical floating gate transistor
JPH04139859A (ja) 1990-10-01 1992-05-13 Nec Corp 半導体装置およびその製造方法
US5140388A (en) * 1991-03-22 1992-08-18 Hewlett-Packard Company Vertical metal-oxide semiconductor devices
JPH04328860A (ja) * 1991-04-30 1992-11-17 Hitachi Ltd 半導体集積回路装置及びその製造方法
US5739569A (en) * 1991-05-15 1998-04-14 Texas Instruments Incorporated Non-volatile memory cell with oxide and nitride tunneling layers
JPH0548115A (ja) * 1991-08-20 1993-02-26 Rohm Co Ltd 半導体不揮発性記憶装置
JPH05211338A (ja) * 1991-10-09 1993-08-20 Mitsubishi Electric Corp 不揮発性半導体装置
JP3358663B2 (ja) * 1991-10-25 2002-12-24 ローム株式会社 半導体記憶装置およびその記憶情報読出方法
US7071060B1 (en) * 1996-02-28 2006-07-04 Sandisk Corporation EEPROM with split gate source side infection with sidewall spacers
US5313421A (en) * 1992-01-14 1994-05-17 Sundisk Corporation EEPROM with split gate source side injection
US5467305A (en) * 1992-03-12 1995-11-14 International Business Machines Corporation Three-dimensional direct-write EEPROM arrays and fabrication methods
US5477068A (en) * 1992-03-18 1995-12-19 Rohm Co., Ltd. Nonvolatile semiconductor memory device
JPH065823A (ja) * 1992-06-19 1994-01-14 Toshiba Corp 不揮発性半導体記憶装置及びその使用方法
US5386132A (en) * 1992-11-02 1995-01-31 Wong; Chun C. D. Multimedia storage system with highly compact memory device
JP3283955B2 (ja) 1993-03-16 2002-05-20 株式会社日立製作所 半導体記憶装置
JPH0757484A (ja) 1993-08-11 1995-03-03 Sony Corp Ｎｏｒ型不揮発性メモリ制御回路
JPH0758212A (ja) 1993-08-19 1995-03-03 Sony Corp Ｃｍｏｓ集積回路
JP3613594B2 (ja) * 1993-08-19 2005-01-26 株式会社ルネサステクノロジ 半導体素子およびこれを用いた半導体記憶装置
US5508543A (en) * 1994-04-29 1996-04-16 International Business Machines Corporation Low voltage memory
US5411905A (en) * 1994-04-29 1995-05-02 International Business Machines Corporation Method of making trench EEPROM structure on SOI with dual channels
JP4037470B2 (ja) * 1994-06-28 2008-01-23 エルピーダメモリ株式会社 半導体装置
EP0704851B1 (en) * 1994-09-27 2001-11-28 STMicroelectronics S.r.l. Byte erasable EEPROM fully compatible with a single power supply flash-EPROM process
EP1209747A3 (en) 1995-02-17 2002-07-24 Hitachi, Ltd. Semiconductor memory element
US5838041A (en) * 1995-10-02 1998-11-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having memory cell transistor provided with offset region acting as a charge carrier injecting region
JP3171122B2 (ja) * 1995-11-27 2001-05-28 ソニー株式会社 半導体記憶装置および半導体記憶装置の情報読出方法
JPH09213898A (ja) 1996-02-01 1997-08-15 Hitachi Ltd 半導体記憶装置及びその制御方法
JP3429941B2 (ja) * 1996-02-05 2003-07-28 株式会社日立製作所 半導体記憶装置とその製造方法
US5646429A (en) 1996-02-23 1997-07-08 Micron Quantum Devices, Inc. Segmented non-volatile memory array having multiple sources
US20070004134A1 (en) * 1996-05-29 2007-01-04 Vora Madhukar B Vertically integrated flash EPROM for greater density and lower cost
US5768192A (en) * 1996-07-23 1998-06-16 Saifun Semiconductors, Ltd. Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping
US5852306A (en) * 1997-01-29 1998-12-22 Micron Technology, Inc. Flash memory with nanocrystalline silicon film floating gate
US6768165B1 (en) * 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
TW437099B (en) * 1997-09-26 2001-05-28 Matsushita Electronics Corp Non-volatile semiconductor memory device and the manufacturing method thereof
US6232643B1 (en) * 1997-11-13 2001-05-15 Micron Technology, Inc. Memory using insulator traps
US6614070B1 (en) * 1998-04-16 2003-09-02 Cypress Semiconductor Corporation Semiconductor non-volatile memory device having a NAND cell structure

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009260364A (ja) * 2000-01-18 2009-11-05 Renesas Technology Corp 半導体記憶装置
JP2007180488A (ja) * 2005-12-28 2007-07-12 Hynix Semiconductor Inc 半導体素子のセンスアンプ及びその形成方法
KR101459234B1 (ko) * 2012-06-20 2014-11-07 후지쯔 세미컨덕터 가부시키가이샤 반도체 기억 장치 및 반도체 기억 장치의 소거 검증 방법

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