JPH11205108A

JPH11205108A - Ｎｐｎトランジスタ駆動回路

Info

Publication number: JPH11205108A
Application number: JP10011944A
Authority: JP
Inventors: Kazuyuki Miyajima; 一之宮島
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 1998-01-07
Filing date: 1998-01-07
Publication date: 1999-07-30

Abstract

(57)【要約】【課題】出力電流能力が高く、しかも、スイッチング
速度の速いＮＰＮトランジスタ駆動回路を提供する。【解決手段】第１のトランジスタ１が導通状態とな
り、第２のトランジスタ２が導通状態とされる際、ピン
チ抵抗素子１０のピンチ層の電位が上昇し、ピンチ抵抗
値が大となり、そのため、従来と異なり、ピンチ抵抗素
子１０に流れる電流は少なく、第２のトランジスタ２の
ベースへ流れる電流が多く確保される。一方、第１のト
ランジスタ１が非導通状態となる際、ピンチ抵抗素子１
０のピンチ層の電位は、略アース電位まで低下するた
め、ピンチ抵抗素子１０の抵抗値は低下し、第２のトラ
ンジスタ２のベースに蓄積された電荷の放電が短時間で
行われるようになっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、いわゆる半導体集
積回路等で用いれられるＮＰＮトランジスタにより構成
されてなる駆動回路に係り、特に、動作特性の改善を図
ったものに関する。

【０００２】

【従来の技術】従来、この種の回路としては、例えば、
図７に示されたような構成による駆動回路が公知・周知
となっている。すなわち、同図を参照しつつその構成、
動作について概略的に説明すれば、この駆動回路は、第
１のＮＰＮトランジスタＱ1を介して図示されない前段
から入力された信号に応じて、第２のＮＰＮトランジス
タＱ2がいわゆるオン・オフ駆動されるようになってお
り、第２のＮＰＮトランジスタＱ2は、第１のＮＰＮト
ランジスタＱ1に比して大きな面積に形成されてなり、
比較的大きな出力電流が確保できるようになっているも
のである。

【０００３】この駆動回路において、第２のＮＰＮトラ
ンジスタＱ2のべースとアースとの間に接続された抵抗
Ｒ1は、第２のＮＰＮトランジスタＱ2のベースがオン状
態からオフ状態へ移った際に、そのベースのいわゆる残
留電荷をアースへ放電し、オン状態からオフ状態へ変化
するに要する時間を短縮する作用を果たしており、抵抗
値が小さい程、その作用効果が期待できるものである。

【０００４】ところが、第２のＮＰＮトランジスタＱ2
をオン状態とする場合には、第２のＮＰＮトランジスタ
Ｑ2のベースに十分なバイアス電圧を印加する必要があ
るために、上述の抵抗Ｒ1には、十分な電流を流す必要
が生ずるが、抵抗Ｒ1への電流を増加させることは、第
２のＮＰＮトランジスタＱ2のベース電流の減少を意味
する。このため、双方に十分な電流を流すために、第１
のＮＰＮトランジスタＱ1のコレクタ側に設けられた定
電流源Ｓ1の電流容量を大とする必要が生ずる。

【０００５】図７に示された駆動回路における上述のよ
うな欠点を解消するものとして、例えば、図８に示され
た構成の駆動回路が提案されている。すなわち、同図を
参照しつつ、その構成等を概略的に説明すれば、この駆
動回路は、先の図７に示された駆動回路における抵抗Ｒ
1に代えて、第４のＮＰＮトランジスタＱ4を、そのコレ
クタが第２のＮＰＮトランジスタＱ2のベースに、その
エミッタがアースに、それぞれ接続されるようにして設
けられてなるものである。そして、第４のＮＰＮトラン
ジスタＱ4は、第１のＮＰＮトランジスタＱ1と逆相で動
作するようになっている。

【０００６】例えば、第１のＮＰＮトランジスタＱ1が
導通状態となり、第２のＮＰＮトランジスタＱ2のベー
スへ電流を供給する場合には、第４のＮＰＮトランジス
タＱ4は、非導通状態となり、この第４のＮＰＮトラン
ジスタＱ4には電流は流れない。また、第１のＮＰＮト
ランジスタＱ1が非導通状態となる際には、第４のＮＰ
ＮトランジスタＱ4は、導通状態となり、第２のＮＰＮ
トランジスタＱ2のベースに蓄積された電荷が第４のＮ
ＰＮトランジスタＱ4を介して放電されるようになって
いる。

【０００７】

【発明が解決しようとする課題】しかしながら、後者の
駆動回路の場合、先に図７に示された駆動回路と異な
り、定電流源Ｓ1を比較的容量の大きなものとする必要
がない反面、第１のＮＰＮトランジスタＱ1が非導通状
態から導通状態となる際のいわゆる立ち上がり特性が劣
化するという別の問題を有している。すなわち、第２の
ＮＰＮトランジスタＱ2が完全に非導通状態となり定常
状態となると、第４のＮＰＮトランジスタＱ4には、コ
レクタ電流が供給されなくなるため、この第４のＮＰＮ
トランジスタＱ4は、飽和してそのコレクタ電位はいわ
ゆるアース電位付近まで降下することとなる。そのた
め、コレクタと基板との間やコレクタとベースとの間の
いわゆる寄生容量が増加し、第１のＮＰＮトランジスタ
Ｑ1が非導通状態から導通状態となるときに、これらの
寄生容量への充電に時間がかかるため、結果として、第
２のＮＰＮトランジスタＱ2のベース電流のすばやい供
給ができず、第２のＮＰＮトランジスタＱ2の非導通状
態から導通状態へ切り替わりに時間を要する、換言すれ
ば、スイッチング速度が低下するという問題を有してい
る。

【０００８】本発明は、上記実状に鑑みてなされたもの
で、出力電流能力が高く、しかも、いわゆるスイッチン
グ速度の速いＮＰＮトランジスタ駆動回路を提供するも
のである。本発明の他の目的は、レイアウト面積の縮小
化を図ることのできるＮＰＮトランジスタ駆動回路を提
供することにある。

【０００９】

【課題を解決するための手段】請求項１記載の発明に係
るＮＰＮトランジスタ駆動回路は、出力トランジスタ
が、そのベースに接続された前段のトランジスタのエミ
ッタからのベース電流の供給を受けて動作するよう構成
されてなるＮＰＮトランジスタ駆動回路であって、前記
出力トランジスタのエミッタをアースに接続すると共
に、当該出力トランジスタのベースとアースとの間にピ
ンチ抵抗素子を接続し、前記ピンチ抵抗素子のピンチ層
を前記前段のトランジスタのベースと同電位としてなる
ものである。

【００１０】かかる構成においては、ピンチ抵抗素子の
ピンチ層を前段のトランジスタのベースと同電位とした
ことにより、前段のトランジスタが導通状態となり、出
力トランジスタが導通状態とされる際、ピンチ抵抗素子
のピンチ層の電位が上昇し、ピンチ抵抗値が大となり、
そのため、従来と異なり、ピンチ抵抗素子に流れる電流
は少なく、出力トランジスタのベースへ流れる電流が多
く確保されることとなる。一方、前段のトランジスタが
非導通状態となる際、ピンチ抵抗素子のピンチ層の電位
は、略アース電位まで低下するため、ピンチ抵抗素子の
抵抗値は低下し、出力トランジスタのベースに蓄積され
た電荷の放電が短時間で行われるようになるものであ
る。

【００１１】

【発明の実施の形態】以下、本発明の実施の形態につい
て図１乃至図６を参照しつつ説明する。なお、以下に説
明する部材、配置等は本発明を限定するものではなく、
本発明の趣旨の範囲内で種々改変することができるもの
である。最初に、図１を参照しつつ回路構成について説
明する。このＮＰＮトランジスタ駆動回路は、まず、図
示されない前段の回路からの信号が第３のＮＰＮトラン
ジスタ（図１及び図２においては「Ｑ3」と表記）３の
ベースに印加されるようになっている。この第３のＮＰ
Ｎトランジスタ３のコレクタには、第２の定電流源（図
１及び図２においては「Ｓ2」と表記）７が接続される
と共に、第１のＮＰＮトランジスタ（図１及び図２にお
いては「Ｑ1」と表記）１のベースと共に、ピンチ抵抗
素子（図１及び図２においては「Ｒ1」と表記）１０の
ピンチ層が接続されている（詳細は後述）。ここで、ピ
ンチ抵抗素子１０は、この例の場合、Ｐチャンネルピン
チ抵抗からなるものである（詳細は後述）。また、第３
のＮＰＮトランジスタ３のエミッタは、アースに接続さ
れている。

【００１２】第１のＮＰＮトランジスタ１は、そのコレ
クタに第１の定電流源（図１及び図２においては「Ｓ
1」と表記）６が接続される一方、そのエミッタとアー
スとの間には、ピンチ抵抗素子１０の両端が接続される
と共に、エミッタは、第２のＮＰＮトランジスタ（図１
及び図２においては「Ｑ2」と表記）２のベースが接続
されている。第２のＮＰＮトランジスタ２は、この駆動
回路の出力トランジスタであり、集積回路においては、
第１及び第３のトランジスタ１，３に比してその専有面
積が大きく形成されて、出力電流容量が確保されている
ものである。そして、そのコレクタは、例えば、図示さ
れない抵抗器を介して電源電圧が印加されると共に、出
力端子１１に接続されており、また、エミッタは、アー
スに接続された構成となっている。

【００１３】図３には、上述した駆動回路を集積回路化
する際のレイアウト例が示されており、以下、同図を参
照しつつこのレイアウト例について説明する。このレイ
アウト例は、半導体基板上での配置構成を平面的に示し
たもので、同図において、一点鎖線によって囲まれた部
分が第３のＮＰＮトランジスタ３を形成する領域であ
り、二点鎖線によって囲まれた部分がピンチ抵抗素子１
０を形成する領域である。

【００１４】第３のＮＰＮトランジスタ３は、Ｎ型エピ
タキシャル層１４をベースとしてなるもので、このＮ型
エピタキシャル層１４には、Ｐ型のベース拡散層１５が
いわゆる島状に形成されている。そして、その適宜な箇
所には、導電性部材からなるベース用コンタクト１６が
設けられており、導電性部材からなるベース用配線１７
が、ベース用コンタクト１６に積層されるようにして接
続されて、第３のＮＰＮトランジスタ３のベースとして
図示されない他の回路部分へ接続されるようになってい
る。また、上述のベース拡散層１５には、島状にＮ型の
エミッタ拡散層１８が形成されており、先のベースと同
様に、エミッタ用コンタクト１９にアース用共通配線２
０が接続されている。このアース用共通配線２０は、図
示されない箇所でアース接続されるもので、後述するピ
ンチ抵抗素子１０の第２のコンタクト２６ｂにも接続さ
れている。

【００１５】さらに、上述のＮ型エピタキシャル層１４
上には、第３のＮＰＮトランジスタ３のコレクタとなる
Ｎ⁺拡散層２１が形成されており、このＮ⁺拡散層２１に
は、コレクタ用コンタクト２２を介してコレクタ用配線
２３が接続されている。また、このＮ⁺拡散層２１は、
第３のＮＰＮトランジスタ３の領域を越えて、隣接する
ピンチ抵抗素子１０まで延設されており、このピンチ抵
抗素子１０の最上層に位置するように配設されている。
すなわち、図３において、二点鎖線で囲まれたピンチ抵
抗領域は、Ｎ型エピタキシャル層２４をベースとしてな
る部分であり、このＮ型エピタキシャル層２４に、平面
形状が短冊状のいわゆる被ピンチ層としてのＰ型のベー
ス拡散層２５がいわゆる島状に形成されている。そし
て、その上層に先のＮ⁺拡散層２１がいわゆるピンチ層
として位置するようになっている。

【００１６】なお、この発明の実施の形態においては、
ピンチ抵抗素子１０は、第３のＮＰＮトランジスタ３と
同じアイランド内に形成されたものとなっており、上述
したように、第３のＮＰＮトランジスタ３から延びるＮ
⁺拡散層２１をＰ型のベース拡散層２５に被せること
で、第３のＮＰＮトランジスタ３とピンチ抵抗素子１０
とを複合素子としてレアウト面積の縮小化が図られるよ
うになっている。

【００１７】Ｐ型のベース拡散層２５の両端には、それ
ぞれ第１及び第２のコンタクト２６ａ，２６ｂが形成さ
れており、第１のコンタクト２６ａは、導電性部材から
なるピンチ抵抗用配線２７が接続されており、このピン
チ抵抗用配線２７は、図示されない部分で第１のＮＰＮ
トランジスタ１のエミッタ及び第２のＮＰＮトランジス
タ２のベースに接続されるようになっている（図１参
照）。また、第２のコンタクト２６ｂには、先に述べた
ようにアース用共通配線２０が接続されるようになって
いる。

【００１８】次に、上記構成における動作について説明
する前に、一般的なピンチ抵抗の原理について説明する
こととする。最初に、一般的なＰチャンネルのピンチ抵
抗について図４を参照しつつ説明すれば、同図に示され
たピンチ抵抗は、半導体基板上に形成されたエピタキシ
ャル層３０を土台として、その上面に、エミッタ拡散に
よりベース３１をピンチした構造となっており、被ピン
チ層としてのベース３１の両端にアルミニウム等の導電
材からなる配線３２ａ，３２ｂを配して、外部の回路に
接続して抵抗として使用することができるようにしたも
のである。そして、エミッタ３２とベース３１との間に
は、エミッタ３２へ接続されたバイアス電源３４の大き
さに応じて、よく知られるように空乏層３５が形成され
るようになっている。

【００１９】図５には、上述したようなピンチ抵抗のピ
ンチ層と被ピンチ層との接合面付近を拡大したものが示
されており、同図を参照しつつピンチ抵抗値について説
明する。同図は、Ｎ型半導体基板上に形成されたＮ型半
導体からなるエピタキシャル層３０の上面に、いわゆる
被ピンチ層としてのＰ型半導体からなるベース３１と、
いわゆるピンチ層としてＮ型半導体によるエミッタ３２
が順に形成されると共に、エミッタ３２とベース３１と
の間には、空乏層３５が形成された状態を表すものであ
る。

【００２０】この図５に示された空乏層３５の内、図中
ｌnの符号を以って表わされた部位３５ａがエミッタ３
２側に形成された領域であり、符号ｌpを以って表わさ
れた部位３５ｂがベース３１側に形成された領域であ
る。抵抗体として用いることができるのは、被ピンチ層
の領域であるので、抵抗値に関わってくる部分は、空乏
層３５の内、符号ｌpで表わされた部分３５ｂを含んだ
図中符号ｘlを以って表わされた部分となる。なお、実
際には、被ピンチ層としてのベース３１と、Ｎ型半導体
からなるエピタキシャル層３０との間にも空乏層が発生
するが、エピタキシャル層３０の不純物濃度は、Ｐ型半
導体からなるベース３１より低く、ベース３１側に形成
される空乏層の厚みは、エピタキシャル層３０側に形成
される空乏層の厚みに比して十分小さいことが知られて
おり、被ピンチ層としては影響を与えない程度であるの
で、ここでは無視することとする。

【００２１】また、下記する式１及び式２は、一般にＰ
Ｎ型半導体相互がいわゆる段階接合された状態における
それぞれの半導体に発生する空乏層の厚みを求める公知
・周知の演算式であるが、実際には、現実に使用されて
いるプレーナ構造を有する半導体においても近似式とし
て十分通用することが知られているため、この図５にお
けるような構造においてもそのまま用いることができる
ものとする。

【００２２】ｌn＝｛２εε₀(Φ_D−Ｖ)／ｑＮ_D｝^1/2｛Ｎ_A／(Ｎ_A＋Ｎ_D)｝^1/2・・・式１

【００２３】ｌp＝｛２εε₀(Φ_D−Ｖ)／ｑＮ_A｝^1/2｛Ｎ_D／(Ｎ_A＋Ｎ_D)｝^1/2・・・式２

【００２４】ここで、εは、比誘電率、ε₀は、真空で
の誘電率、Ｎ_Aは、Ｐ型半導体中の不純物濃度、Ｎ_Dは、
Ｎ型半導体中の不純物濃度、Φ_Dは、固有障壁電圧、ｑ
は、電荷量である。

【００２５】かかる前提の下、図５において、被ピンチ
層のベース３１における空乏層３５ｂの広がり分ｌpに
よる、ピンチ抵抗値の変化率（倍数）をΔＲとすると、
下記する式３のように表わすことができる。

【００２６】ΔＲ＝ｘl／（ｘl−ｌp）・・・式３

【００２７】この式３において、ｌpは、式２で表わさ
れるものであるが、式２の構成より電圧Ｖの関数である
ということができ、したがって、式３で表わされるΔＲ
も電圧Ｖの関数であるということができる。ここで、バ
イアス電圧に対するΔＲの具体的な変化を、次のような
具体的な数値条件の下で表わしてみると、図６に示され
たような特性線図となる。すなわち、図６の特性線は、
ε＝１１．８×１０^-6、ε₀＝８．８５４×１０^-6、Ｎ_A
＝１０²²ｍ^-3、Ｎ_D＝１０²⁴ｍ^-3、Φ_D＝０．７ｖ（Ｔ＝
３００Ｋ）、ｑ＝１．６０２×１０^-19、ｘl＝１．０μ
ｍという数値条件を先の式２及び式３に代入し、バイア
ス電圧の変化に対するΔＲの変化として表わされたもの
である。

【００２８】先のピンチ抵抗素子１０は、このように、
バイアス電圧によってΔＲが変化する、換言すればピン
チ抵抗値が変化することに着目して用いられたもので、
図１に示された構成の場合、ピンチ層としてのＮ⁺拡散
層２１の電位、換言すれば、第１のＮＰＮトランジスタ
１のベース電位は、例えば、０．２ｖ程度から１．４ｖ
程度まで変化するため、図６に示された特性曲線によれ
ば、ピンチ抵抗値は約２倍程度まで変化することとな
る。

【００２９】次に、図１に示された構成における動作に
ついて説明する。最初に、第２のＮＰＮトランジスタ２
が非導通状態から導通状態となる場合、換言すれば、第
３のＮＰＮトランジスタ３のベースへの図示されない前
段の回路からの入力信号が論理値Ｌｏｗ状態となった場
合について説明すれば、この場合、第３のＮＰＮトラン
ジスタ３は、導通状態から非導通状態となり、第１のＮ
ＰＮトランジスタ１のベース電位が、非導通状態の低い
電圧から上昇し始める。そして、この第１のＮＰＮトラ
ンジスタ１のベース電位が、第１及び第２のＮＰＮトラ
ンジスタ１，２が導通状態となるのに十分な電圧に達す
ると、第１のＮＰＮトランジスタ１には、コレクタ電流
が流れ始め、これがピンチ抵抗素子１０へ流入すること
となる。

【００３０】ところで、ピンチ抵抗素子１０のピンチ層
であるＮ⁺拡散層２１は、第１のＮＰＮトランジスタ１
のベースに接続されているため、その電位変化は、第１
のＮＰＮトランジスタ１のベース電位の変化そのもので
ある。すなわち、第２のＮＰＮトランジスタ２が非導通
状態から導通状態となる際、Ｎ⁺拡散層２１の電位は、
上述した第１のＮＰＮトランジスタ１のベース電位と同
一の変化をし、そのため、被ピンチ層であるＰ型のベー
ス拡散層２５との間に生ずる空乏層の領域が先の式２に
従い増えるため、ピンチ抵抗素子１０の抵抗値は増加す
ることとなる。

【００３１】ここで、ピンチ抵抗素子１０の抵抗値をＲ
1、流れる電流をＩ1とすると、このピンチ抵抗素子１０
における電圧降下は、Ｒ1×Ｉ1となり、これが、第２の
ＮＰＮトランジスタ２を導通状態とするに足りる電圧Ｖ
_be2となると、第２のＮＰＮトランジスタ２は導通状態
となる。したがって、抵抗値Ｒ1が大きくなることで、
より少ない電流Ｉ1で、第２のＮＰＮトランジスタ２が
導通状態とされることとなる。そのため、第２のＮＰＮ
トランジスタ２には、より多くのベース電流が第１のＮ
ＰＮトランジスタ１から供給されることとなり、例え
ば、第１の定電流源６の出力電流が、図７に示された従
来の回路と同一である場合には、図７に示された回路に
比して図１に示された回路における第２のＮＰＮトラン
ジスタ２のいわゆるシンク能力が増加することとなる。

【００３２】次に、第２のＮＰＮトランジスタ２が導通
状態から非導通状態となる場合、すなわち、第３のＮＰ
Ｎトランジスタ３のベースに入力される図示されない前
段の回路からの信号が、論理値Ｈｉｇｈの状態となった
場合について説明する。第３のＮＰＮトランジスタ３
は、上述のようなベースへの入力信号の変化により、非
導通状態から導通状態となる。そのため、第１のＮＰＮ
トランジスタ１のベース電位は、第１及び第２のＮＰＮ
トランジスタ１，２を導通状態とする電位、例えば、約
１．４ｖ程度の電位から略アース電位付近まで低下し、
ベース電流が流れなくなると共に、コレクタ電流も流れ
なくなり、第１のＮＰＮトランジスタ１による第２のＮ
ＰＮトランジスタ２のベース電流の供給が停止されるこ
ととなる。

【００３３】ところが、第２のＮＰＮトランジスタ２の
ベースには、導通状態の間に蓄積された電荷が未だ溜ま
っているため、第１のＮＰＮトランジスタ１からのベー
ス電流の供給が断たれても、第２のＮＰＮトランジスタ
２は、直ちに非導通状態とはならず、そのベースに蓄積
された電荷が放電されるまで、第２のＮＰＮトランジス
タ２には、コレクタ電流が流れ続けることとなる。一
方、第１のＮＰＮトランジスタ１のベース電位が略アー
ス電位となると、ピンチ抵抗素子１０のピンチ層である
Ｎ⁺拡散層２１の電位も同一電位となり、そのため、ピ
ンチ抵抗素子１０の抵抗値Ｒ1は、先の第１のＮＰＮト
ランジスタ１が導通状態にある場合に比して低下するこ
ととなる。

【００３４】ピンチ抵抗素子１０は、上述した第２のＮ
ＰＮトランジスタ２のベースの蓄積電荷の放電路となる
ものであるため、その抵抗値が低下することは、より短
い時間で放電が行われることとなり、その結果、第２の
ＮＰＮトランジスタ２は、より短い時間で非導通状態と
なる。

【００３５】次に、図２を参照しつつ第２の回路構成例
について説明する。なお、図１に示された構成要素と同
一の構成要素については、同一の符号を付し、その詳細
な説明は省略することとし、以下、異なる点を中心に説
明する。この第２の回路構成例におけるＮＰＮトランジ
スタ駆動回路は、ピンチ抵抗素子１０の抵抗値の変化を
より大とするため、ピンチ層としてのＮ⁺拡散層２１の
電位変化が図１に示された回路に比して大となるように
構成されたものである。すなわち、最初に、その構成を
説明すれば、第３のＮＰＮトランジスタ３のコレクタに
は、図１に示された回路例の場合と異なり、第１のＮＰ
Ｎトランジスタ１のベースのみが接続され、ピンチ抵抗
素子１０のピンチ層であるＮ⁺拡散層２１は、新たに設
けられた第４のＮＰＮトランジスタ（図２においては
「Ｑ4」と表記）４のコレクタに接続された構成となっ
ている。

【００３６】この第４のＮＰＮトランジスタ４は、その
コレクタに第３の定電流源（図２においては「Ｓ3」と
表記）８が接続される一方、そのベースは、第３のＮＰ
Ｎトランジスタ３と共通接続されて、第３のＮＰＮトラ
ンジスタ３と同相で動作するようになっている。

【００３７】次に、上記構成における動作について、特
に、ピンチ抵抗素子１０のピンチ層であるＮ⁺拡散層２
１の電位変化を中心に説明すれば、まず、第２のＮＰＮ
トランジスタ２が非導通状態にある場合、すなわち、第
１のＮＰＮトランジスタ１が非導通状態である場合、第
３及び第４のＮＰＮトランジスタ３，４は、導通状態で
ある。かかる状態においては、第４のＮＰＮトランジス
タ４のコレクタの電位は、略アース電位付近の電圧とな
り、ピンチ抵抗素子１０のＮ⁺拡散層２１の電位も同様
に略アース電位付近の電位となることは、先の図１に示
された第１の回路構成例と同様である。

【００３８】次に、第３及び第４のＮＰＮトランジスタ
３，４のベースが図示されない前段の回路からの信号に
より、論理値Ｌｏｗの状態とされると、第３及び第４の
ＮＰＮトランジスタ３，４は、非導通状態となる。この
とき、第３のＮＰＮトランジスタ３のコレクタ電圧、換
言すれば、第１のＮＰＮトランジスタ１のベース電圧
は、第１及び第２のＮＰＮトランジスタ１，２が導通状
態となるに足りる電圧、具体的には、例えば高々約１．
４ｖ付近まで上昇するだけである。これに対して、第４
のＮＰＮトランジスタ４のコレクタ電圧は、第３の定電
流源８の電源電圧付近（＞１．４ｖ）まで上昇し、この
電圧は、同時にピンチ抵抗素子１０のピンチ層であるＮ
⁺拡散層２１の電圧となる。

【００３９】したがって、第２のＮＰＮトランジスタ２
が導通状態となった場合のピンチ抵抗素子１０の抵抗値
は、図１に示された第１の回路構成例の場合に比して十
分に大きな値となり、そのため、第２のＮＰＮトランジ
スタ２が導通状態となる際にピンチ抵抗素子１０に流す
電流は、図１の場合に比してより少ない電流で済むもの
となる。

【００４０】なお、この第２の回路構成例において、ピ
ンチ抵抗素子１０の被ピンチ層としてのＰ型のベース拡
散層２５を、先の第１の回路構成例で説明したように、
第３のＮＰＮトランジスタ３のアイランド内に形成して
もよいし、また、第４のＮＰＮトランジスタ４のアイラ
ンド内に形成するようにしてもよい。

【００４１】

【発明の効果】以上、述べたように、本発明によれば、
出力トランジスタの動作状態に応じて、この出力トラン
ジスタのベースとアースとの間の抵抗値が適宜な大きさ
に変化するような構成とすることにより、出力トランジ
スタが導通状態となる際には、当該抵抗値を大とし、出
力トランジスタが非導通状態となる際には、当該抵抗値
を小とすることができるので、出力トランジスタの出力
電流能力を向上しつつ、スイッチング速度の向上を図る
ことができる。また、請求項２及び請求項４記載に係る
発明においては、上述の効果に加え、トランジスタと同
一のアイランド内に形成することによるレイアウト面積
の縮小化が図られ、より小型の集積回路を提供すること
が可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態における第１の回路構成例
におけるＮＰＮトランジスタ駆動回路の回路図である。

【図２】図１に示されたＮＰＮトランジスタ駆動回路を
集積回路化する際のレイアウト例を示す平面図である。

【図３】本発明の実施の形態における第２の回路構成例
におけるＮＰＮトランジスタ駆動回路の回路図である。

【図４】Ｐチャネルピンチ抵抗の一般的な断面構成を示
す断面図である。

【図５】図４に示されたピンチ抵抗におけるピンチ層と
被ピンチ層との接合面を拡大した拡大断面図である。

【図６】バイアス電圧に対するピンチ抵抗値の変化率の
具体例を示す特性線図である。

【図７】従来のＮＰＮトランジスタ駆動回路の一回路例
を示す回路図である。

【図８】従来のＮＰＮトランジスタ駆動回路の他の回路
例を示す回路図である。

【符号の説明】

１…第１のＮＰＮトランジスタ２…第２のＮＰＮトランジスタ３…第３のＮＰＮトランジスタ４…第４のＮＰＮトランジスタ１０…ピンチ抵抗素子２１…Ｎ⁺拡散層（ピンチ層）２５…Ｐ型ベース拡散層（被ピンチ層）

Claims

【特許請求の範囲】

【請求項１】出力トランジスタが、そのベースに接続
された前段のトランジスタのエミッタからのベース電流
の供給を受けて動作するよう構成されてなるＮＰＮトラ
ンジスタ駆動回路であって、前記出力トランジスタのエミッタをアースに接続すると
共に、当該出力トランジスタのベースとアースとの間に
ピンチ抵抗素子を接続し、前記ピンチ抵抗素子のピンチ層を前記前段のトランジス
タのベースと同電位としたことを特徴とするＮＰＮトラ
ンジスタ駆動回路。
【請求項２】エミッタがアースに接続され、コレクタ
に定電流源が接続され、ベースに信号が入力される第３
のトランジスタを設けると共に、この第３のトランジスタのコレクタを前段のトランジス
タのベースに接続し、ピンチ抵抗素子の被ピンチ層を前記第３のトランジスタ
と同一のアイランド内に形成してなることを特徴とする
請求項１記載のＮＰＮトランジスタ駆動回路。
【請求項３】第３のトランジスタとベースが共通接続
され、コレクタには定電流源が接続され、エミッタがア
ースに接続された第４のトランジスタを設け、ピンチ抵抗素子のピンチ層を前段のトランジスタのベー
スと同電位とすることに代えて、前記第４のトランジス
タのコレクタと同電位としてなることを特徴とする請求
項２記載のＮＰＮトランジスタ駆動回路。
【請求項４】ピンチ抵抗素子の被ピンチ層を第３のト
ランジスタと同一のアイランド内に形成することに代え
て、第４のトランジスタのアイランド内に形成してなる
ことを特徴とする請求項３記載のＮＰＮトランジスタ駆
動回路。