JPH11203129A - ディジタル信号処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 マイクロプログラムメモリの容量を少なくす
る。 【解決手段】 各ステップごとにマイクロプログラム供
給部２０から各処理部にマイクロ命令が出力される。楽
音波形データの遅延を行う外部ＲＡＭ１４に対するアク
セスは所定の整数ｎの倍数に対応するステップに実行す
るものとし、外部ＲＡＭアクセス回路３２向けのマイク
ロコードは、ｎステップ分のマイクロコードを直列並列
変換して出力するシフトレジスタを介して供給する。こ
れにより、マイクロ命令のうち、外部ＲＡＭアクセス回
路３２向けのフィールドのビット数を１に縮減すること
が可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はマイクロプログラム
制御を用いたディジタル信号処理装置（ＤＳＰ：Digita
l Signal Processor）に関する。

【０００２】

【従来の技術】フィルター操作や変復調操作などの実時
間信号処理をディジタル値の代数演算によって高精度か
つ高安定に行なうことのできるＤＳＰが、オーディオ信
号やビデオ信号の処理、音声情報処理などの多くの分野
で用いられている。電子楽器などの楽音発生装置におい
ても、発生した楽音に所定の効果を付加するエフェクタ
としてＤＳＰが利用されている。電子楽器におけるこの
ような処理は常にサンプリング周期（ＤＡＣサイクル）
に同期して行われなければならず、このような場合に適
用して好適なＤＳＰが本出願人により提案されている
（特開平５−１５０９７７号公報）。

【０００３】この本出願人により提案されたＤＳＰによ
れば、マイクロプログラムが固定数のステップにより記
述されており、かつ、１サンプリング周期でこのマイク
ロプログラムの全てのステップを順次読み出して処理を
行なうようになされているため、当該マイクロプログラ
ムは必ず所定の周期毎に実行されることとなり、実時間
の信号処理が保証されるとともにプログラム作成段階に
おいてプログラムの実行時間を容易に把握することがで
きる。

【０００４】

【発明が解決しようとする課題】近年の半導体技術の進
歩に伴い、音源部と前述したＤＳＰとを単一の半導体チ
ップ上に集積すること、あるいは、音源部とＤＳＰと中
央処理装置（ＣＰＵ）とを集積することが行われるよう
になっている。このような場合には、半導体チップのサ
イズを縮小することがコストの低減のために求められ、
ＤＳＰにおけるマイクロプログラムを格納する領域のサ
イズを縮小することが望まれている。

【０００５】そこで、本発明は、マイクロプログラム制
御によるディジタル信号処理装置において、マイクロプ
ログラムを格納するメモリの容量を節約してハードウエ
ア量を節減するとともに、コストダウンを図ることを目
的としている。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に、本発明のディジタル信号処理装置は、マイクロプロ
グラムを格納するマイクロプログラムメモリと、各ステ
ップ毎に前記マイクロプログラムメモリから読み出され
るマイクロ命令のうちの一部のフィールドを順次格納
し、所定ステップごとに並列に出力する直列並列変換手
段と、該直列並列変換手段から前記所定ステップごとに
出力される並列化されたマイクロコードにより制御され
る処理部とを有するものである。また、前記一部のフィ
ールドは、外部メモリに対するアクセスを制御するため
のフィールドとされているものである。

【０００７】マイクロコードのうち外部メモリへのアク
セスを制御するためのフィールドなどの所定のフィール
ドについては、当該処理の実行を所定の時間間隔をもっ
て実行するものとし、各ステップに格納されているマイ
クロコードを直列並列変換手段を用いて並列化し、複数
ステップ分のマイクロコードを並列化したマイクロコー
ドを当該処理部に供給する。これにより、各ステップに
おけるマイクロコードのビット長を短くすることが可能
となり、制御記憶の容量を削減することができる。

【０００８】

【発明の実施の形態】本発明のディジタル信号処理装置
（ＤＳＰ）について説明する前に、まず、このＤＳＰが
用いられる装置の一例である電子楽器について図４を参
照して説明する。図４において、１はこの電子楽器の全
体の動作を制御するＣＰＵ、２は楽音発生装置の動作時
の経過時間を示したり、特定の間隔でタイマ割込を発生
するタイマ、３は外部ＭＩＤＩ機器からＭＩＤＩ端子４
を介して入力されるＭＩＤＩメッセージを取り込んだ
り、この電子楽器内で生成されたＭＩＤＩメッセージを
ＭＩＤＩ端子４を介して外部ＭＩＤＩ機器へ出力するた
めのＭＩＤＩインターフェース回路、５は鍵盤６の操作
信号が直列データとして入出力されるシリアル入出力回
路（シリアルＩ／Ｏ）、７はパネル表示器および操作子
８におけるパネル表示器に表示される画像データを出力
するとともに、パネルスイッチをスキャンしてその操作
信号を取り込むためのパラレル入出力回路（パラレルＩ
／Ｏ）である。また、９は前記ＣＰＵ１の動作を制御す
る制御プログラムが格納されているプログラムメモリ、
１０は前記ＣＰＵ１により使用されるワークメモリであ
る。

【０００９】１１は波形メモリ方式による音源部であ
り、各発音チャンネルで生成される楽音を制御する楽音
制御データなどが格納される音源レジスタ、該音源レジ
スタに格納されている周波数ナンバパラメータや音色パ
ラメータに基づいて楽音信号を形成する。すなわち、複
数の発音チャンネル（例えば、３２チャンネル）のチャ
ンネル毎の読み出しアドレスを生成し、該読み出しアド
レスに基づいて補間処理に必要な各発音チャンネルの波
形サンプルデータを波形メモリ１２から読み出し、該読
み出された各発音チャンネルの波形サンプルデータの補
間処理を行う読出補間回路、および、読出補間回路から
出力される各発音チャンネルの波形サンプルデータに音
量エンベロープ等を付与するＥＧ付与部などが含まれて
いる。なお、この音源部としては波形メモリ方式のもの
に限られることはなく、他の方式の音源を用いることが
できる。

【００１０】１３は各発音チャンネルの波形サンプルデ
ータをミキシングしてサンプリング周期毎の楽音波形デ
ータを生成すると共に、コーラス、リバーブ、バリエー
ション等のエフェクト処理を該楽音波形データに付与す
るＤＳＰである。また、１４は、エコーやリバーブなど
の遅延を必要とするエフェクトを付与するときに、当該
楽音波形データを書き込み所定時間後に読み出すことに
より所要の遅延を行うための、遅延メモリ（外部ＲＡ
Ｍ）である。さらに、１５は前記ＤＳＰ１３からサンプ
リング周期毎に出力される楽音波形データをアナログ信
号に変換するデジタルアナログ変換器（ＤＡＣ）、１６
は該ＤＡＣ１５の出力を増幅し音響信号として放出する
サウンドシステムである。さらにまた、１７は前記各部
を接続するＣＰＵバスである。

【００１１】このように構成されている電子楽器の動作
について説明する。鍵盤６からシリアル入出力回路５を
介して押鍵情報が取り込まれたり、ＭＩＤＩイベントの
発音タイミングとなったときに、ＣＰＵ１は入力された
演奏情報に応じて、チャンネルアサイン、パラメータ変
換などを行ういわゆる音源ドライバ処理を実行し、音源
部の割り当てたチャンネルに対する変換したパラメータ
と発音開始指示（ノートオン）などの音源パラメータを
音源レジスタに書き込む。すなわち、ノートオンイベン
トが入力された場合は、ＣＰＵ１はノートオンイベント
に基づいた新たな楽音を生成できるように、まず、発音
チャンネルを割り当て、音源レジスタの割り当てたチャ
ンネルの記憶領域にノートナンバ、音色情報（メモリ読
み出し区間）、ベロシティ（音量情報）等の音源パラメ
ータをセットする。また、ノートオフイベントが入力さ
れた場合は、当該ノートオフイベントに基づいた発音停
止を行えるように音源パラメータを音源レジスタにセッ
トする。なお、これらの指示はＣＰＵ１がプログラムメ
モリ９に記憶されている音源ドライバ処理プログラムを
実行することにより行われる。

【００１２】一方、前記音源部１１では楽音生成処理が
実行される。この楽音生成処理では、読出補間回路が１
サンプリング周期を等分した時分割チャンネルタイミン
グに従って前記音源レジスタにセットされている各チャ
ンネルのノートナンバに対応した周波数情報を累算し、
その累算値と音色情報に基づいて波形メモリ１２に対す
る読み出しアドレスを作成する。次いで、作成された読
み出しアドレスの整数部に従って、前記波形メモリ１２
にアクセスすることにより、各チャンネルに必要な波形
サンプルデータを読み出し、バッファに格納する。これ
により、作成された読み出しアドレスの小数部に従って
波形サンプルデータを補間して算出するために必要な数
の波形サンプルデータがバッファに用意される。そし
て、バッファに用意されている各チャンネルの波形サン
プルデータから、作成された読み出しアドレスの小数部
に従って補間された波形サンプルデータが算出される。
なお、補間処理は前記時分割チャンネルタイミングでチ
ャンネル毎に行われる。

【００１３】前記読出補間回路から出力された補間処理
後の各チャンネルの波形サンプルデータは、ＥＧ付与部
において音源レジスタにセットされている当該チャンネ
ルの音量情報および音色情報に応じたエンベロープが付
与される。さらにエンベロープが付与された各チャンネ
ルの波形サンプルデータはＤＳＰ１３に入力される。そ
して、ＤＳＰ１３において、各チャンネルの波形サンプ
ルデータがミキシングされると共に、コーラス、リバー
ブ、バリエーション等のエフェクト処理が施されること
により、サンプリング周期毎の楽音データが生成され
る。また、エフェクト処理時に楽音データの遅延が必要
な場合は、ＤＳＰ１３は、その外部に設けられた遅延メ
モリ１４に当該楽音データを書き込み所定時間後にそれ
を読み出すことにより遅延メモリ１４を遅延手段として
使用している。そして、ＤＳＰ１３から１サンプリング
周期毎に出力される楽音データはＤＡＣ１５においてア
ナログ楽音信号に変換され、ＤＡＣ１５により変換され
たアナログ楽音信号はサウンドシステム１６において増
幅されて発音される。

【００１４】なお、この図には示されていないが、マイ
クロフォンなどのアナログ波形入力部から入力されるア
ナログ信号をデジタルデータに変換するアナログデジタ
ル変換器（ＡＤＣ）を設け、該ＡＤＣによりディジタル
化された音声データ等も前記ＤＳＰ１３に入力し、該Ｄ
ＳＰ１３において前述した楽音データにミキシングする
ようにすることもできる。

【００１５】図１は前記ＤＳＰ１３の内部構成の一例を
示すブロック図である。この図において、２０はマイク
ロプログラム供給部であり、その内部にマイクロプログ
ラムを格納しているマイクロプログラムメモリ（制御記
憶）を有しており、各クロックサイクル毎に一つのマイ
クロ命令を読み出し、各処理部に対し当該マイクロコー
ドを供給することにより、対応する処理を実行させるよ
うに構成されている。なお、マイクロプログラムメモリ
に格納されているマイクロプログラムのステップ数は任
意のものとすることができるが、ここでは、５１２ステ
ップのマイクロ命令からなるマイクロプログラムがマイ
クロプログラムメモリに格納されている場合を例にとっ
て説明する。すなわち、１ＤＡＣサイクルで、前記５１
２ステップのマイクロ命令が実行されるようになされて
いる。

【００１６】２１は第１のセレクタであり、前記音源部
１１から入力する楽音信号とデータバス３０上のデータ
を選択して入出力ＲＡＭ（Ｉ／ＯＲＡＭ）２２に入力す
るためのセレクタである。２２は入出力ＲＡＭであり、
セレクタ２１を通して入力されるデータおよびＤＡＣ１
５へ出力するデータが格納される。２３はデータバス３
０に接続されているテンポラリＲＡＭであり、演算の途
中結果などが格納される。２４は第２のセレクタであ
り、入出力ＲＡＭ２２およびテンポラリＲＡＭ２３の出
力が入力され、そのいずれかを選択して乗算部２６の一
方の入力に供給するためのセレクタである。

【００１７】２５は係数レジスタおよび補間部であり、
演算に用いる所定の係数値を格納するとともに必要な場
合にはその補間演算を行なうものである。２６は乗算部
であり、セレクタ２４を介して入力されるデータと係数
レジスタおよび補間部２５から入力されるデータとを高
速に乗算する乗算器である。２７は第３のセレクタであ
り、前記入出力ＲＡＭ２２、テンポラリＲＡＭ２３およ
びデータバス３０からの出力が入力され、そのいずれか
を選択して加算部２８に出力するものである。２８は加
算部であり、セレクタ２７の出力と乗算部２６の出力と
を加算する加算器である。２９は加算部２８の出力を必
要に応じてシフト処理するためのシフタである。シフタ
２９の出力はデータバス３０に接続されている。また、
３１は前述した遅延メモリ（外部ＲＡＭ）１４にアクセ
スするときのアドレスを制御する外部ＲＡＭアドレス制
御部、３２は外部ＲＡＭアドレス制御部３１から供給さ
れるアドレスに基づいて、外部ＲＡＭ１７にアクセスす
る外部ＲＡＭアクセス回路である。

【００１８】このように構成されたＤＳＰ１３におい
て、前記マイクロプログラム供給部２０から各演算部、
制御部およびゲートなどに供給されるマイクロコードに
応じて各演算部、制御部およびゲートなどが制御される
ことにより、各サンプリング周期毎に前記音源部１１か
ら入力される楽音信号およびデータバス３０に出力され
る演算結果データが、係数レジスタおよび補間部２５か
ら供給される係数値と演算されたり、必要に応じて外部
ＲＡＭ１４に書き込まれ所定時間後に読み出されて所定
時間の遅延を与えられることにより、前記音源部１１か
ら入力する前記楽音信号に対し所定のフィルタ演算処理
や波形遅延を使用したリバーブやコーラス等の処理が施
されて、各サンプリング周期毎に該処理の施された楽音
信号がＤＡＣ１５に出力される。

【００１９】前述のようにマイクロプログラムメモリに
格納されているマイクロプログラムのステップ数を５１
２ステップとし、例えば、４８ｋＨｚのサンプリング周
期にこの５１２ステップが実行されるとすると１ステッ
プ当たりの時間は４０ｎｓｅｃであり、同じ周期で外部
ＲＡＭ１４をアクセスするためには非常に高速な外部Ｒ
ＡＭが必要になる。そのため、より遅い外部ＲＡＭを使
用できるようにするため、本発明では、外部ＲＡＭへの
アクセスを所定ステップ、例えば整数ｎの倍数に相当す
るステップにおいてのみ実行させるようにしている。こ
こで、ｎは、２以上の整数とすることができる。

【００２０】従来のＤＳＰにおいては、外部ＲＡＭへの
アクセスを制御するためのフィールドは、例えば、外部
ＲＡＭへの書き込み／読み出しを指示するための１ビッ
ト、そして、書き込みデータの態様を規定するインデッ
クス付きオプションの指示に１あるいは２ビットの合計
２〜３ビットからなるフィールドとされていた。しかし
ながら、本発明においては、前述のように外部ＲＡＭへ
のアクセスを所定のステップにおいてのみ実行するよう
にしているため、以下に説明するように、外部ＲＡＭへ
のアクセスを制御するフィールドのビット数を１ビット
に短縮することが可能となる。

【００２１】以下、このことについて、図２に示す前記
マイクロプログラム供給部２０の要部の一構成例および
図３に示すマイクロプログラムの記述例を参照して説明
する。マイクロプログラム供給部２０には、前述のよう
にマイクロプログラムメモリが設けられており、このマ
イクロプログラムメモリには、図３のマイクロプログラ
ムの記述例に示すように、第０ステップ〜第５１１ステ
ップの合計５１２ステップのマイクロ命令が記憶されて
いる。各マイクロ命令は、図１に示したＤＳＰ１３内部
の各処理部にそれぞれ対応した制御信号を含む複数のフ
ィールドから構成されている。図３に示した例では、第
１のセレクタ２１、第２のセレクタ２４、第３のセレク
タ２７、乗算器２６、テンポラリＲＡＭ２３、シフタ２
９および外部ＲＡＭアクセス回路に対応するフィールド
のみが記載されているが、このほかに、入出力ＲＡＭ２
２、加算部２８等に対するフィールドが設けられてい
る。この図に示すように、本発明においては、前記外部
ＲＡＭアクセス回路に対応するフィールドは、１ビット
の大きさとされている。

【００２２】このマイクロプログラム供給部には、クロ
ックパルスΦを０から５１１までカウントするアドレス
カウンタが設けられており、各サンプリング周期（ＤＡ
Ｃサイクル）の開始時点で０から計数を開始し、計数値
が５１１のときに１ＤＡＣサイクルが終了するようにな
されている。このアドレスカウンタの出力により、前記
マイクロプログラムメモリから当該ステップのマイクロ
命令が読み出され、各フィールドのマイクロコードがそ
れぞれ対応する処理部に印加されるようになされてい
る。

【００２３】図２は、各ステップごとに読み出されるマ
イクロコードを当該処理部に供給するための回路の一構
成例である。この図において、３４、３５および３６は
シフトレジスタの単位段であり、この３４〜３６によ
り、直列並列変換手段となる３段構成の直列入力並列出
力のシフトレジスタが構成されている。そして、各シフ
トレジスタの単位段には、前述したクロックパルスΦが
シフトクロックとして印加されており、該クロックパル
スΦの３倍の周期のパルス（Φ／３）が並列出力パルス
として印加されている。すなわち、パルスΦが３回発生
する毎に、パルスΦ／３が１回発生する。そして、前記
シフトレジスタの第１段３４には前記外部ＲＡＭアクセ
ス部向けのマイクロコードが入力され、各ステップごと
に前記クロックパルスΦに同期して順次後段にシフトさ
れる。そして、図３中に破線で囲んで示した３ステップ
分の当該外部ＲＡＭアクセス部向けのマイクロコードが
前記シフトレジスタの各段３４〜３６に格納されたとき
に、前記パルスΦ／３により、各段に格納されているマ
イクロコードが並列に読み出され、前記外部ＲＡＭアド
レス制御部３１および外部ＲＡＭアクセス回路３２に印
加される。

【００２４】これにより、外部ＲＡＭアドレス制御部３
１および外部ＲＡＭアクセス回路３２において、当該３
ビットからなるマイクロコードに基づいて、外部ＲＡＭ
１４に対する読み出しあるいは書き込みおよびインデッ
クス付きオプションの選択を行うこととなる。例えば、
３の倍数に対応するステップのマイクロコードにより前
記外部ＲＡＭ１４への読み出し／書き込みを指示し、
（３の倍数−１）と（３の倍数−２）に対応する２ステ
ップ分のマイクロコードでインデックス付きオプション
を指示するようにする。この２ビットのインデックス付
きオプションで、外部ＲＡＭ１４に対する書き込みデー
タの態様を規定することができる。例えば、複数の圧縮
方式で圧縮されたデータを外部ＲＡＭに読み書きするよ
うにした場合の圧縮の有無や圧縮方式を指定するように
したり、浮動小数点データを読み書きするようにした場
合の書き込みデータにおける指数部のビット数を指定し
たりすることができる。このように、外部ＲＡＭ１４へ
のアクセスは、Φ／３クロックに同期して、すなわち、
３の倍数に対応するステップで実行されることとなる。

【００２５】また、前記マイクロプログラムメモリから
読み出される他の処理部向けのマイクロコードは、必要
に応じて所定クロック分だけ遅延を与える遅延手段３７
を介して当該処理部に供給されるようになされている。
これは、例えば、乗算部２６に対して所定の乗算の実行
を指示するマイクロコードと、加算器２８に対して前記
乗算結果を用いた加算を指示するマイクロコードとが同
一ステップに記述されているときに、加算器２８に対す
る指示を乗算器２６による乗算結果が出力されるタイミ
ングまで遅延させて供給するようにするためのものであ
る。このように遅延手段３７を設けることにより、同一
の処理に対するマイクロプログラムを同一ステップに記
述することができるようになり、容易にマイクロプログ
ラムを作成することができるようになる。なお、このよ
うな遅延処理が不要なマイクロコードは遅延を受けるこ
となく、当該処理部に供給される。

【００２６】このように、本発明によれば、マイクロ命
令の各ステップには１ビットのマイクロコードを格納し
ておき、シフトレジスタからなる直列並列変換手段を用
いて、複数ステップ分のマイクロコードを並列のマイク
ロコードに変換して当該処理部に供給するようにしてい
るので、各ステップにおけるマイクロ命令のビット長を
短縮することができる。

【００２７】なお、以上の説明においては、外部ＲＡＭ
へのアクセスを３の倍数に対応するステップにおいて実
行するものとしたが、これに限られることはなく、２以
上の任意の整数の倍数に対応するステップで実行するよ
うにできる。また、前述の実施の形態においては、外部
ＲＡＭへのアクセスを制御するフィールドを対象とした
が、これに限られることはなく、所定数のステップごと
に実行すればよい処理に対応するフィールドであれば、
全く同様に適用することが可能である。さらに、前述の
実施の形態においては、電子楽器に搭載されるＤＳＰを
例にとって説明したが、これに限られることはなく、マ
イクロプログラム制御の処理装置であれば、いかなるも
のにも同様に適用することが可能である。

【００２８】

【発明の効果】本発明は以上のように構成されているの
で、マイクロ命令の命令長を縮減することができ、マイ
クロプログラムメモリの容量を節減することが可能と
る。したがって、マイクロプログラムメモリのサイズを
縮小することができ、ＬＳＩを作成する場合におけるコ
ストの低減を図ることが可能となる。また、同一のサイ
ズを使用することができる場合には、従来よりも多くの
マイクロプログラムを格納することが可能となり、より
多くのマイクロプログラムを格納することができるよう
になる。エフェクト用のＤＳＰの場合には多彩なエフェ
クトを付与することができるようになる。

【図面の簡単な説明】

【図１】 本発明のＤＳＰの一実施の形態の内部構成を
示すブロック図である。

【図２】 本発明のＤＳＰの一実施の形態におけるマイ
クロプログラム供給部２０の要部の一構成例を示すブロ
ック図である。

【図３】 マイクロプログラムの一記述例を示す図であ
る。

【図４】 ＤＳＰが用いられる電子楽器の構成例を示す
ブロック図である。

【符号の説明】

１ ＣＰＵ、２ タイマ、３ ＭＩＤＩ入出力回路、４
ＭＩＤＩ端子、５ シリアル入出力回路、６ 鍵盤、
７ パラレル入出力回路、８ パネル表示器および操作
子、９ プログラムメモリ、１０ ワークＲＡＭ、１１
音源部、１２波形メモリ、１３ ディジタル信号処理
装置（ＤＳＰ）、１４ 遅延メモリ（外部ＲＡＭ）、１
５ デジタルアナログ変換器（ＤＡＣ）、１６ サウン
ドシステム、１７ ＣＰＵバス、２０ マイクロプログ
ラム供給部、２１、２４、２７セレクタ、２２ 入出力
ＲＡＭ、２３ テンポラリＲＡＭ、２５ 係数レジスタ
および補間部、２６ 乗算部、２８ 加算部、２９ シ
フタ、３０ データバス、３１ 外部ＲＡＭアドレス制
御部、３２ 外部ＲＡＭアクセス回路、３７ 遅延回
路、３４〜３６ シフトレジスタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 マイクロプログラムを格納するマイク
   ロプログラムメモリと、 各ステップ毎に前記マイクロプログラムメモリから読み
   出されるマイクロ命令のうちの一部のフィールドを順次
   格納し、所定ステップごとに並列に出力する直列並列変
   換手段と、 該直列並列変換手段から前記所定ステップごとに出力さ
   れる並列化されたマイクロコードにより制御される処理
   部とを有することを特徴とするディジタル信号処理装
   置。
2. 【請求項２】 前記一部のフィールドは、外部メモリ
   に対するアクセスを制御するためのフィールドであるこ
   とを特徴とする前記請求項１記載のディジタル信号処理
   装置。