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JPH11185476A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPH11185476A
JPH11185476A JP9349360A JP34936097A JPH11185476A JP H11185476 A JPH11185476 A JP H11185476A JP 9349360 A JP9349360 A JP 9349360A JP 34936097 A JP34936097 A JP 34936097A JP H11185476 A JPH11185476 A JP H11185476A
Authority
JP
Japan
Prior art keywords
line
bit line
memory cell
power supply
memory cells
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9349360A
Other languages
English (en)
Inventor
Kazunari Ishimaru
一成 石丸
Fumitomo Matsuoka
史倫 松岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP9349360A priority Critical patent/JPH11185476A/ja
Priority to US09/210,753 priority patent/US6355982B2/en
Publication of JPH11185476A publication Critical patent/JPH11185476A/ja
Pending legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】 【課題】ＳＲＡＭにおいて、隣り合うビット線相互間の
カップリングを低減し、かつ、メモリセル１個当りのパ
ターン面積を縮小する上での制約を緩和する。 【解決手段】行列状に配設されてセルアレイを形成する
ＳＲＡＭセルＭＣと、セルアレイの同一列のメモリセル
に共通に接続され、メモリセルの両側に沿って列方向に
配設されたビット線対ＢＬ、／ＢＬと、ビット線対と同
一配線層を用いて形成され、各ビット線対の相互間で列
方向に配設され、メモリセルに接地電位を供給するため
の接地線Ｖssと、ビット線対とは異なる配線層を用いて
形成され、セルアレイの行方向に配設され、メモリセル
に電源電位を供給するための電源線Ｖddとを具備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
係り、特にメモリセルアレイにおけるビット線と電源線
あるいは接地線のパターンレイアウトに関するもので、
例えばＳＲＡＭ（スタティック型半導体メモリ）に使用
されるものである。
【０００２】
【従来の技術】図３は、従来のＳＲＡＭのメモリセルア
レイにおけるメモリセル、ビット線対、電源線および接
地線のパターンレイアウトの一例を示している。図３に
おいて、ＭＣは行列状に配置されたメモリセル、ＷＬは
同一行のメモリセルに共通に接続されたセル選択用のワ
ード線、ＢＬ、／ＢＬは同一列のメモリセルに共通に接
続されたセルデータ授受用のビット線対である。上記ワ
ード線ＷＬとビット線対ＢＬ、／ＢＬは直交する向きで
配設されている。
【０００３】そして、Ｖddは同一行のメモリセルに共通
に接続された電源線、Ｖssは同一行のメモリセルに共通
に接続された接地線であり、これらの電源線Ｖddおよび
接地線Ｖssは、前記ビット線対ＢＬ、／ＢＬとは別の配
線層を用いて形成されており、前記ワード線ＷＬに並行
するように配設されている。
【０００４】なお、前記ビット線対ＢＬ、／ＢＬは、低
抵抗が要求されるので、一般にアルミニウム等の金属材
料が用いられる。これに対して、前記電源線Ｖddおよび
接地線Ｖssは、大容量メモリにおいては不純物がドープ
された多結晶シリコン膜の単層、あるいは、多結晶シリ
コンとＷＳｉ、ＭｏＳｉ等のシリサイドとが積層された
構造の積層配線が用いられる。
【０００５】この場合、上記電源線Ｖddおよび接地線Ｖ
ssを低抵抗化して配線による電位降下を低減化を図るた
めに、さらに、アルミニウム等の金属配線で裏打ちす
る、いわゆるワード線シャント法が用いられることが多
い。
【０００６】また、前記電源線Ｖddおよび接地線Ｖss
は、前記ビット線対ＢＬ、／ＢＬと同様に、アルミニウ
ム等の金属材料が用いられる場合もある。また、前記電
源線Ｖddおよび接地線Ｖssは、前記ワード線ＷＬと同一
の配線層を用いて形成される場合と別の配線層を用いて
形成される場合がある。
【０００７】上記したようなＳＲＡＭのパターンレイア
ウトは、電源線Ｖddおよび接地線Ｖssが前記ビット線対
ＢＬ、／ＢＬとは別の配線層を用いて形成されているの
で、メモリセル１個当りのパターン面積（セルサイズ）
を小さくできる利点がある。
【０００８】しかし、電源線Ｖddおよび接地線Ｖssは、
前記したようにビット線対ＢＬ、／ＢＬとは別の配線層
を用いて形成されているので、製造工程が増え、製造コ
ストが増大するという問題がある。
【０００９】また、素子の微細化によりメモリセルのサ
イズを縮小していくと、メモリセルにそれぞれ接続され
ているビット線対ＢＬ、／ＢＬのうちで隣り合うカラム
のビット線相互の間隔が狭くなり、あるカラムのビット
線に信号電流が流れた時に隣りのカラムのビット線に影
響を及ぼす（いわゆるカップリングノイズが発生する）
ようになり、これに起因して誤動作やデータの破壊が生
じるという問題があった。
【００１０】上記したようなカップリングノイズの発生
を抑制する手法として、特開昭６１−２０６２５４号公
報の「半導体記憶装置」には、図４に示すように、電源
線Ｖddをビット線対ＢＬ、／ＢＬおよび接地線ＧＮＤに
沿って、隣接するカラムのビット線相互間に配設し、ク
ロストーク（カップリング）を低減する技術が開示され
ている。なお、図４中、ＭＣはメモリセル、ＷＬはワー
ド線である。
【００１１】また、特開平４−３６６４９４号公報の
「半導体記憶装置」には、図５に示すように、デジット
線対ＤＬ、／ＤＬと接地線ＧＬとの間に電源線ＰＬを配
設することにより、データの読み出し・書き込み不良の
発生を防止する技術が開示されている。なお、図５中、
ＭＣはメモリセル、ＷＬはワード線である。
【００１２】しかし、これらの手法は、ビット線対Ｂ
Ｌ、／ＢＬ（あるいはデジット線対ＤＬ、／ＤＬ）と電
源線Ｖdd、接地線ＧＮＤ（あるいはＧＬ）とが同一配線
層を用いて形成されているので、メモリセル１個当りの
パターン面積を縮小する上での制約が大きいという問題
があった。
【００１３】
【発明が解決しようとする課題】上記したように従来の
半導体記憶装置は、隣り合うビット線相互間のカップリ
ングを低減するためにビット線に沿って同一配線層によ
り電源線および接地線が配設されているので、メモリセ
ル１個当りのパターン面積を縮小する上での制約が大き
いという問題があった。
【００１４】本発明は上記の問題点を解決すべくなされ
たもので、隣り合うビット線相互間のカップリングを低
減し得るとともに、メモリセル１個当りのパターン面積
を縮小する上での制約を緩和し得る半導体記憶装置を提
供することを目的とする。
【００１５】
【課題を解決するための手段】本発明の半導体記憶装置
は、スタティック型メモリセルが行列状に配設されたメ
モリセルアレイと、前記メモリセルアレイのそれぞれ同
一列のメモリセルに共通に接続され、上記メモリセルの
両側に沿って列方向に配設された複数のビット線対と、
前記メモリセルアレイのそれぞれ同一行のメモリセルに
共通に接続され、前記メモリセルアレイの行方向に配設
された複数のワード線と、前記ビット線対と同一配線層
を用いて形成され、各ビット線対間で列方向に配設さ
れ、前記メモリセルに接地電位を供給するための接地線
と、前記ビット線対とは異なる配線層を用いて形成さ
れ、前記メモリセルに電源電位を供給するための電源線
とを具備することを特徴とする。
【００１６】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の半導体記
憶装置の第１の実施の形態に係るＳＲＡＭの一部を取り
出してパターンレイアウトの一例を示している。
【００１７】図１において、ＭＣは行列状に配設されて
メモリセルアレイを構成するメモリセルである。上記メ
モリセルＭＣは、例えば図２に示すように、センス用の
一対のＮＭＯＳトランジスタＮ１、Ｎ２と、負荷素子用
の一対のＰＭＯＳトランジスタＰ１、Ｐ２と、トランス
ファゲートＴＧ用の一対のＮＭＯＳトランジスタとから
なる。
【００１８】ＷＬは前記メモリセルアレイの同一行のメ
モリセルＭＣのトランスファゲートＴＧ用トランジスタ
対の各ゲートに共通に接続されたセル選択用のワード
線、ＢＬ、／ＢＬは前記メモリセルアレイの同一列のメ
モリセルＭＣのトランスファゲート用トランジスタＴＧ
の各一端に共通に接続されたセルデータ授受用のビット
線対である。上記ワード線ＷＬとビット線対ＢＬ、／Ｂ
Ｌは直交する向きで配設されている。
【００１９】Ｖssは同一行のメモリセルＭＣに共通に接
続された接地線であり、前記ビット線対ＢＬ、／ＢＬと
同一配線層を用いて形成されており、各ビット線対（Ｂ
Ｌ、／ＢＬ）、（／ＢＬ、ＢＬ）の相互間で列方向に配
設されている。
【００２０】Ｖddは同一行のメモリセルＭＣに共通に接
続された電源線であり、前記ビット線対ＢＬ、／ＢＬと
は異なる配線層（ビット線対ＢＬ、／ＢＬより上層ある
いは下層の配線層）を用いて形成されており、本例では
前記ワード線ＷＬに並行するように配設されている。
【００２１】前記ビット線対ＢＬ、／ＢＬ（およびこれ
と同一配線層の接地線Ｖss）は、低抵抗が要求されるの
で、一般にアルミニウム等の金属材料が用いられる。前
記電源線Ｖddは、前記ビット線対ＢＬ、／ＢＬと同様に
アルミニウム等の金属材料を用いてもよく、あるいは、
大容量メモリにおいては不純物がドープされた多結晶シ
リコン膜の単層、あるいは、多結晶シリコンと高融点金
属をベースとするＷＳｉ、ＭｏＳｉ等のシリサイドとが
積層されたポリサイド構造の積層配線を用いてもよい。
【００２２】この場合、上記電源線Ｖddの低抵抗化して
配線による電位降下を低減化を図るために、さらに、ア
ルミニウム等の金属配線で裏打ちする、いわゆるワード
線シャント法を用いてもよい。
【００２３】また、前記電源線Ｖddは、前記ワード線Ｗ
Ｌと同一の配線層を用いて形成してもよく、別の配線層
を用いて形成してもよい。上記実施例のＳＲＡＭのパタ
ーンレイアウトおよび配線構造によれば、ビット線対Ｂ
Ｌ、／ＢＬと同一配線層を用いて形成された接地線Ｖss
が各ビット線対（ＢＬ、／ＢＬ）、（／ＢＬ、ＢＬ）の
相互間で列方向に配設されているので、隣り合うカラム
のビット線相互間のカップリングを低減することができ
る。
【００２４】また、電源線Ｖddは、ビット線対ＢＬ、／
ＢＬとは異なる配線層を用いて形成されており、製造工
程は若干増えるが、メモリセルのパターンレイアウトに
制約を与えることがないので、結果として、メモリセル
１個当りのパターン面積を縮小する上での制約を緩和緩
和することができる。
【００２５】しかも、ビット線対ＢＬ、／ＢＬとは異な
る配線層を用いて形成される電源線Ｖddの配線幅を広げ
ることが可能であり、それによりその抵抗値を低下させ
ることができるので、電源線Ｖddの配線抵抗に起因する
電圧降下（電流変化による電圧変化）を低減させること
ができ、メモリセルの動作マージンを増大させることが
できるという効果が得られる。
【００２６】特に、電源線Ｖddをワード線ＷＬと並行す
るように配設する場合とか、電源線Ｖddをワード線ＷＬ
とは別の配線層により形成する場合には、電源線Ｖddの
配線幅を広げることが容易になるので、上記効果が顕著
に得られる。
【００２７】
【発明の効果】上述したように本発明の半導体記憶装置
によれば、隣り合うビット線相互間のカップリングを低
減し得るとともに、メモリセル１個当りのパターン面積
を縮小する上での制約を緩和することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体記憶装
置を示すブロック図。
【図２】図１中のメモリセルの一例を示す回路図。
【図３】従来のＳＲＡＭの回路図。
【図４】カップリングノイズの発生を抑制した従来のＳ
ＲＡＭの回路図。
【図５】データの読み出し・書き込み不良の発生を防止
するようにした従来のＳＲＡＭの回路図。
【符号の説明】
ＭＣ…メモリセル、 ＷＬ…ワード線、 ＢＬ、／ＢＬ…ビット線対、 Ｖss…接地線、 Ｖdd…電源線。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 スタティック型メモリセルが行列状に配
    設されたメモリセルアレイと、 前記メモリセルアレイのそれぞれ同一列のメモリセルに
    共通に接続され、上記メモリセルの両側に沿って列方向
    に配設された複数のビット線対と、 前記メモリセルアレイのそれぞれ同一行のメモリセルに
    共通に接続され、前記メモリセルアレイの行方向に配設
    された複数のワード線と、 前記ビット線対と同一配線層を用いて形成され、各ビッ
    ト線対間で列方向に配設され、前記メモリセルに接地電
    位を供給するための接地線と、 前記ビット線対とは異なる配線層を用いて形成され、前
    記メモリセルに電源電位を供給するための電源線とを具
    備することを特徴とする半導体記憶装置。
  2. 【請求項２】 請求項１記載の半導体記憶装置におい
    て、 前記電源線は、前記ワード線と並行に配設されているこ
    とを特徴とする半導体記憶装置。
  3. 【請求項３】 請求項１または２記載の半導体記憶装置
    において、 前記電源線は、前記ワード線とは別の配線層により形成
    されていることを特徴とする半導体記憶装置。
  4. 【請求項４】 請求項１乃至３のいずれか１項に記載の
    半導体記憶装置において、 前記ビット線対および接地線は金属配線からなることを
    特徴とする半導体記憶装置。
  5. 【請求項５】 請求項１乃至４のいずれか１項に記載の
    半導体記憶装置において、 前記電源線は、前記ビット線対および接地線と同様の金
    属配線、あるいは、多結晶シリコンと高融点金属をベー
    スとするシリサイドとが積層されたポリサイド構造の積
    層配線が用いられることを特徴とする半導体記憶装置。
JP9349360A 1997-12-18 1997-12-18 半導体記憶装置 Pending JPH11185476A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP9349360A JPH11185476A (ja) 1997-12-18 1997-12-18 半導体記憶装置
US09/210,753 US6355982B2 (en) 1997-12-18 1998-12-15 Semiconductor memory device having pairs of bit lines arranged on both sides of memory cells

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JP9349360A JPH11185476A (ja) 1997-12-18 1997-12-18 半導体記憶装置

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JPH11185476A true JPH11185476A (ja) 1999-07-09

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ID=18403242

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JP (1) JPH11185476A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011054239A (ja) * 2009-09-02 2011-03-17 Nippon Telegr & Teleph Corp <Ntt> 断熱充電メモリ回路

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6664634B2 (en) * 2001-03-15 2003-12-16 Micron Technology, Inc. Metal wiring pattern for memory devices
US8208364B2 (en) * 2002-10-25 2012-06-26 Qualcomm Incorporated MIMO system with multiple spatial multiplexing modes
US7236385B2 (en) * 2004-06-30 2007-06-26 Micron Technology, Inc. Memory architecture
US20060017068A1 (en) * 2004-07-20 2006-01-26 Oki Electric Industry Co., Ltd. Integrated circuit with on-chip memory and method for fabricating the same
US20090154215A1 (en) * 2007-12-14 2009-06-18 Spansion Llc Reducing noise and disturbance between memory storage elements using angled wordlines

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4710897A (en) * 1984-04-27 1987-12-01 Kabushiki Kaisha Toshiba Semiconductor memory device comprising six-transistor memory cells
JPS61206254A (ja) 1985-03-08 1986-09-12 Fujitsu Ltd 半導体記憶装置
US5239201A (en) * 1990-10-18 1993-08-24 Nec Corporation Semiconductor memory device
JP3082301B2 (ja) 1991-06-13 2000-08-28 日本電気株式会社 半導体記憶装置
US6005296A (en) * 1997-05-30 1999-12-21 Stmicroelectronics, Inc. Layout for SRAM structure

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011054239A (ja) * 2009-09-02 2011-03-17 Nippon Telegr & Teleph Corp <Ntt> 断熱充電メモリ回路

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US6355982B2 (en) 2002-03-12
US20020011610A1 (en) 2002-01-31

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