JPH1116855A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1116855A JPH1116855A JP17075497A JP17075497A JPH1116855A JP H1116855 A JPH1116855 A JP H1116855A JP 17075497 A JP17075497 A JP 17075497A JP 17075497 A JP17075497 A JP 17075497A JP H1116855 A JPH1116855 A JP H1116855A
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Landscapes
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 Ｓｉより原子半径の小さい不純物によるＳｉ
結晶中のゆがみによって起こる、Ｔｉシリサイド形成時
におけるＳｉ結晶中へのＴｉの異常拡散を防止する。 【解決手段】 ｐチャネルのトランジスタを形成するた
めに、素子領域にＢＦ2又はＢをドーズ量５×１０15／
ｃｍ2 注入する。続いて、Ｇｅを１０ｋｅＶ、１×１０
15／ｃｍ2 注入する。これにより、Ｓｉ基板１０にＧｅ
含有ｐ型拡散層領域２４、ポリシリコンゲート電極１６
にＧｅ含有ｐ型領域２６が形成される。Ｓｉより原子半
径の小さいＢによるＳｉ結晶中のゆがみを、Ｓｉより原
子半径が大きく、Ｓｉと化学反応をすることがなく、か
つＳｉ中で準位を作らないＧｅが解消する。
結晶中のゆがみによって起こる、Ｔｉシリサイド形成時
におけるＳｉ結晶中へのＴｉの異常拡散を防止する。 【解決手段】 ｐチャネルのトランジスタを形成するた
めに、素子領域にＢＦ2又はＢをドーズ量５×１０15／
ｃｍ2 注入する。続いて、Ｇｅを１０ｋｅＶ、１×１０
15／ｃｍ2 注入する。これにより、Ｓｉ基板１０にＧｅ
含有ｐ型拡散層領域２４、ポリシリコンゲート電極１６
にＧｅ含有ｐ型領域２６が形成される。Ｓｉより原子半
径の小さいＢによるＳｉ結晶中のゆがみを、Ｓｉより原
子半径が大きく、Ｓｉと化学反応をすることがなく、か
つＳｉ中で準位を作らないＧｅが解消する。
Description
【０００１】
【発明の属する技術分野】本発明は、Ｔｉシリサイドの
形成方法に特徴を有する半導体装置及びその製造方法に
関する。
形成方法に特徴を有する半導体装置及びその製造方法に
関する。
【０００２】
【従来の技術】従来、Ｔｉシリサイドの形成プロセスは
以下のようなものであった。まず、素子分離、ゲート酸
化膜、ポリシリコンゲート電極等を形成後、ポリシリコ
ンゲート電極側壁に絶縁膜サイドウォール形成する。続
いて、拡散層及びポリシリコンゲート電極のみのＳｉが
表面に出ている状態で、拡散層及びポリシリコンゲート
電極の表面付近をアモルファス化するためにＡｓ注入を
行う。その後、純Ｔｉを３００℃以上の高温でスパッタ
成膜し、ランプアニールで熱処理することにより、拡散
層及びポリシリコンゲート電極上のみにＴｉシリサイド
を形成する。そして、酸化膜上のシリサイド化していな
い部分のＴｉを、ウエットエッチングにより選択的に除
去し、さらにＴｉシリサイドであるＴｉＳｉ2 を低抵抗
にかつ安定の結晶構造Ｃ54にするために、再度ランプア
ニールを行う。また、別の方法では特開昭６２−３３４
６６号公報に示されるように、高融点金属を成膜後にア
ニールをして、まず拡散層やポリシリコンゲート電極上
に選択的にシリサイドを形成した後、イオン注入により
不純物を注入してｐ型又はｎ型拡散層、ゲート電極等を
形成する。
以下のようなものであった。まず、素子分離、ゲート酸
化膜、ポリシリコンゲート電極等を形成後、ポリシリコ
ンゲート電極側壁に絶縁膜サイドウォール形成する。続
いて、拡散層及びポリシリコンゲート電極のみのＳｉが
表面に出ている状態で、拡散層及びポリシリコンゲート
電極の表面付近をアモルファス化するためにＡｓ注入を
行う。その後、純Ｔｉを３００℃以上の高温でスパッタ
成膜し、ランプアニールで熱処理することにより、拡散
層及びポリシリコンゲート電極上のみにＴｉシリサイド
を形成する。そして、酸化膜上のシリサイド化していな
い部分のＴｉを、ウエットエッチングにより選択的に除
去し、さらにＴｉシリサイドであるＴｉＳｉ2 を低抵抗
にかつ安定の結晶構造Ｃ54にするために、再度ランプア
ニールを行う。また、別の方法では特開昭６２−３３４
６６号公報に示されるように、高融点金属を成膜後にア
ニールをして、まず拡散層やポリシリコンゲート電極上
に選択的にシリサイドを形成した後、イオン注入により
不純物を注入してｐ型又はｎ型拡散層、ゲート電極等を
形成する。
【０００３】
【発明が解決しようとする課題】拡散層やポリシリコン
ゲート電極の抵抗を下げるため、ＢＦ2 やＢを高濃度で
イオン注入し、活性化を行うと、拡散層やポリシリコン
ゲート電極のＳｉ結晶にゆがみが生じる。そのため、そ
の後にＴｉシリサイドを形成する際に、Ｔｉの異常拡散
が起こる。実際に、ｐチャネルトランジスタでは、シリ
サイド形成時の熱処理において、Ｔｉがポリシリコンゲ
ート電極中を拡散してゲート絶縁膜に達することによ
り、ゲート絶縁膜が劣化することがある。
ゲート電極の抵抗を下げるため、ＢＦ2 やＢを高濃度で
イオン注入し、活性化を行うと、拡散層やポリシリコン
ゲート電極のＳｉ結晶にゆがみが生じる。そのため、そ
の後にＴｉシリサイドを形成する際に、Ｔｉの異常拡散
が起こる。実際に、ｐチャネルトランジスタでは、シリ
サイド形成時の熱処理において、Ｔｉがポリシリコンゲ
ート電極中を拡散してゲート絶縁膜に達することによ
り、ゲート絶縁膜が劣化することがある。
【０００４】この問題は、特にｐチャネルトランジスタ
に顕著であり、Ｓｉより原子半径の大きいＡｓを不純物
として用いるｎチャネルトランジスタでは、あまり起き
ていない。これは、ＢのようにＳｉより原子半径が小さ
いものを多量に含むＳｉ結晶では、原子半径がＳｉより
大きいＴｉが混入しやすくなるためと考えられる。よっ
て、高濃度Ｂの注入により生じたＳｉ結晶のゆがみによ
るＴｉの異常拡散を抑制する必要がある。
に顕著であり、Ｓｉより原子半径の大きいＡｓを不純物
として用いるｎチャネルトランジスタでは、あまり起き
ていない。これは、ＢのようにＳｉより原子半径が小さ
いものを多量に含むＳｉ結晶では、原子半径がＳｉより
大きいＴｉが混入しやすくなるためと考えられる。よっ
て、高濃度Ｂの注入により生じたＳｉ結晶のゆがみによ
るＴｉの異常拡散を抑制する必要がある。
【０００５】
【課題を解決するための手段】本発明に係る半導体装置
は、Ｓｉより原子半径の小さい不純物元素を含むＳｉ結
晶上に、Ｔｉシリサイドが形成された構造を有するもの
である。そして、前記Ｓｉ結晶には、Ｓｉより原子半径
が大きく、Ｓｉと化学反応をすることがなく、かつＳｉ
中で準位を作らない元素が含まれていることを特徴とす
る。本発明に係る半導体装置の製造方法は、Ｓｉより原
子半径の小さい不純物元素を含むＳｉ結晶上にＴｉシリ
サイドを形成する工程を有するものである。そして、Ｓ
ｉより原子半径が大きく、Ｓｉと化学反応をすることが
なく、かつＳｉ中で準位を作らない元素を、前記不純物
元素を含むＳｉ結晶中に導入し、続いて、このＳｉ結晶
上にＴｉを成膜し、このＴｉを成膜したＳｉ結晶をアニ
ールすることにより前記Ｔｉシリサイドを形成すること
を特徴とする。
は、Ｓｉより原子半径の小さい不純物元素を含むＳｉ結
晶上に、Ｔｉシリサイドが形成された構造を有するもの
である。そして、前記Ｓｉ結晶には、Ｓｉより原子半径
が大きく、Ｓｉと化学反応をすることがなく、かつＳｉ
中で準位を作らない元素が含まれていることを特徴とす
る。本発明に係る半導体装置の製造方法は、Ｓｉより原
子半径の小さい不純物元素を含むＳｉ結晶上にＴｉシリ
サイドを形成する工程を有するものである。そして、Ｓ
ｉより原子半径が大きく、Ｓｉと化学反応をすることが
なく、かつＳｉ中で準位を作らない元素を、前記不純物
元素を含むＳｉ結晶中に導入し、続いて、このＳｉ結晶
上にＴｉを成膜し、このＴｉを成膜したＳｉ結晶をアニ
ールすることにより前記Ｔｉシリサイドを形成すること
を特徴とする。
【０００６】本発明は、より具体的に言えば、Ｔｉシリ
サイドをゲート電極や拡散層上に持つトランジスタによ
り構成された半導体装置の製造方法において、ｐチャネ
ルトランジスタを形成するために、ＢＦ2 又はＢを素子
領域にイオン注入した後、Ｓｉより原子半径が大きく、
Ｓｉと化学反応をすることがなく、Ｓｉ中で準位を作ら
ない半導体、半金属又は不活性ガスをイオン注入し、そ
の後アニールにより前記ＢＦ2 又はＢを活性化する工程
を有することを特徴とするものである。
サイドをゲート電極や拡散層上に持つトランジスタによ
り構成された半導体装置の製造方法において、ｐチャネ
ルトランジスタを形成するために、ＢＦ2 又はＢを素子
領域にイオン注入した後、Ｓｉより原子半径が大きく、
Ｓｉと化学反応をすることがなく、Ｓｉ中で準位を作ら
ない半導体、半金属又は不活性ガスをイオン注入し、そ
の後アニールにより前記ＢＦ2 又はＢを活性化する工程
を有することを特徴とするものである。
【０００７】これによりＳｉ中の結晶ゆがみを除去し、
その後のＴｉシリサイド工程でＴｉが異常拡散すること
を防ぐ。このような不純物を含む拡散層又はゲート電極
は、Ｓｉの選択成長により形成されてもよい。半導体、
半金属又は不活性ガスはＧｅ，Ａｒ，Ａｓ，Ｓｂ等であ
る。特にｐチャネルに対し反対のキャリアを生成するＡ
ｓ又はＳｂにおいては、ＢＦ2 又はＢのイオン注入及び
その後の活性化によるホール濃度よりも、キャリア濃度
が高くならない濃度である必要がある。また、はじめに
前記半導体、半金属又は不活性ガスをイオン注入した
後、ｐチャネルトランジスタを形成するために、前記Ｂ
Ｆ2 又はＢを素子領域にイオン注入し、アニールにより
ＢＦ2 又はＢを活性化する工程としてもよい。
その後のＴｉシリサイド工程でＴｉが異常拡散すること
を防ぐ。このような不純物を含む拡散層又はゲート電極
は、Ｓｉの選択成長により形成されてもよい。半導体、
半金属又は不活性ガスはＧｅ，Ａｒ，Ａｓ，Ｓｂ等であ
る。特にｐチャネルに対し反対のキャリアを生成するＡ
ｓ又はＳｂにおいては、ＢＦ2 又はＢのイオン注入及び
その後の活性化によるホール濃度よりも、キャリア濃度
が高くならない濃度である必要がある。また、はじめに
前記半導体、半金属又は不活性ガスをイオン注入した
後、ｐチャネルトランジスタを形成するために、前記Ｂ
Ｆ2 又はＢを素子領域にイオン注入し、アニールにより
ＢＦ2 又はＢを活性化する工程としてもよい。
【０００８】
【発明の実施の形態】本発明の第１実施形態を図１及び
図２に基づき説明する。本実施形態は、イオン注入によ
り不純物を導入したＴｉシリサイドゲート電極及びソー
ス・ドレイン領域を有するトランジスタの製造方法であ
る。
図２に基づき説明する。本実施形態は、イオン注入によ
り不純物を導入したＴｉシリサイドゲート電極及びソー
ス・ドレイン領域を有するトランジスタの製造方法であ
る。
【０００９】まず、Ｓｉ基板１０上に、フィールド酸化
膜１２、ゲート酸化膜１４、ポリシリコンゲート電極１
６、サイドウォール酸化膜１８等を形成する。
膜１２、ゲート酸化膜１４、ポリシリコンゲート電極１
６、サイドウォール酸化膜１８等を形成する。
【００１０】続いて、ｐチャネルのトランジスタを形成
するために、素子領域にＢＦ2 又はＢをドーズ量５×１
０15／ｃｍ2 注入する（図１〔ａ〕）。これにより、Ｓ
ｉ基板１０にｐ型拡散層領域２０、ポリシリコンゲート
電極１６にｐ型領域２２が形成される。
するために、素子領域にＢＦ2 又はＢをドーズ量５×１
０15／ｃｍ2 注入する（図１〔ａ〕）。これにより、Ｓ
ｉ基板１０にｐ型拡散層領域２０、ポリシリコンゲート
電極１６にｐ型領域２２が形成される。
【００１１】続いて、Ｇｅを１０ｋｅＶ、１×１０15／
ｃｍ2 注入する（図１〔ｂ〕）。これにより、Ｓｉ基板
１０にＧｅ含有ｐ型拡散層領域２４、ポリシリコンゲー
ト電極１６にＧｅ含有ｐ型領域２６が形成される。この
とき、Ｇｅの代わりにＡｓ、Ｓｂ、Ａｒなどを用いても
よい。ただし、ＡｓやＳｂでは、ＢＦ2 やＢよりプロジ
ェクションレンジが浅くなるように加速エネルギーを選
ぶ必要がある。さらに、ＡｓやＳｂにおいては、その後
行われるアモルファス化の注入も考え合わせ、電子キャ
リア濃度がホール濃度よりも低くなるように、ドーズ量
を選ぶ必要がある。
ｃｍ2 注入する（図１〔ｂ〕）。これにより、Ｓｉ基板
１０にＧｅ含有ｐ型拡散層領域２４、ポリシリコンゲー
ト電極１６にＧｅ含有ｐ型領域２６が形成される。この
とき、Ｇｅの代わりにＡｓ、Ｓｂ、Ａｒなどを用いても
よい。ただし、ＡｓやＳｂでは、ＢＦ2 やＢよりプロジ
ェクションレンジが浅くなるように加速エネルギーを選
ぶ必要がある。さらに、ＡｓやＳｂにおいては、その後
行われるアモルファス化の注入も考え合わせ、電子キャ
リア濃度がホール濃度よりも低くなるように、ドーズ量
を選ぶ必要がある。
【００１２】続いて、窒素中で１０００℃かつ１０秒間
のランプアニールを行う。その結果、Ｂが活性化される
とともに、ＧｅがＳｉの格子間に入ることで、Ｓｉより
原子半径の小さいＢによってＳｉ結晶のひずんだ部分
が、Ｓｉより原子半径の大きいＧｅで矯正される。これ
によりＳｉ中の結晶ゆがみによるストレスが緩和され
る。
のランプアニールを行う。その結果、Ｂが活性化される
とともに、ＧｅがＳｉの格子間に入ることで、Ｓｉより
原子半径の小さいＢによってＳｉ結晶のひずんだ部分
が、Ｓｉより原子半径の大きいＧｅで矯正される。これ
によりＳｉ中の結晶ゆがみによるストレスが緩和され
る。
【００１３】続いて、シリサイド反応を促進させるため
に、Ａｓを３０ｋｅＶ、２×１０14／ｃｍ2 注入するこ
とにより、ｐ型拡散層領域２０及びポリシリコンゲート
電極１６の表面をアモルファス化する。前述と同じよう
に、格子緩和のための不純物をＡｓやＳｂで行うとき
は、アモルファス化のためのＡｓの量を考え合わせ、キ
ャリア濃度がＢのそれを越えないように設定する必要が
ある。
に、Ａｓを３０ｋｅＶ、２×１０14／ｃｍ2 注入するこ
とにより、ｐ型拡散層領域２０及びポリシリコンゲート
電極１６の表面をアモルファス化する。前述と同じよう
に、格子緩和のための不純物をＡｓやＳｂで行うとき
は、アモルファス化のためのＡｓの量を考え合わせ、キ
ャリア濃度がＢのそれを越えないように設定する必要が
ある。
【００１４】続いて、Ｔｉを４５０℃で３０ｎｍ成膜す
ることにより、Ｔｉ膜２８を形成する（図１〔ｃ〕）。
なお、図１〔ｃ〕では、前述の工程により、Ｇｅ含有ｐ
型ゲート電極１６ａ及びＧｅ含有ｐ型拡散層２０ａが形
成されている。
ることにより、Ｔｉ膜２８を形成する（図１〔ｃ〕）。
なお、図１〔ｃ〕では、前述の工程により、Ｇｅ含有ｐ
型ゲート電極１６ａ及びＧｅ含有ｐ型拡散層２０ａが形
成されている。
【００１５】続いて、窒素中でアニールすることによ
り、Ｇｅ含有ｐ型ゲート電極１６ａ及びＧｅ含有ｐ型拡
散層２０ａ上のみにＴｉシリサイドを形成する。このと
き、従来通りにＢ注入のみでｐ型拡散層領域２０及びポ
リシリコンゲート電極１６を形成していると、Ｓｉより
原子半径の小さいＢが多量に注入されているため、結晶
ひずみが生じており、Ｔｉがシリサイド反応をするとき
にＳｉ基板やポリシリコン内に単体拡散しやすくなる。
実際、従来技術におけるｐチャネルにおいては、Ｔｉシ
リサイドゲート電極を用いると、ゲート耐圧が劣化す
る。
り、Ｇｅ含有ｐ型ゲート電極１６ａ及びＧｅ含有ｐ型拡
散層２０ａ上のみにＴｉシリサイドを形成する。このと
き、従来通りにＢ注入のみでｐ型拡散層領域２０及びポ
リシリコンゲート電極１６を形成していると、Ｓｉより
原子半径の小さいＢが多量に注入されているため、結晶
ひずみが生じており、Ｔｉがシリサイド反応をするとき
にＳｉ基板やポリシリコン内に単体拡散しやすくなる。
実際、従来技術におけるｐチャネルにおいては、Ｔｉシ
リサイドゲート電極を用いると、ゲート耐圧が劣化す
る。
【００１６】最後に、酸化膜上のＴｉＮや未反応Ｔｉを
ウエットエッチングにより除去し、サイドアニールをす
ることにより、安定で抵抗の低いＴｉシリサイド３０が
形成される（図１〔ｄ〕）。
ウエットエッチングにより除去し、サイドアニールをす
ることにより、安定で抵抗の低いＴｉシリサイド３０が
形成される（図１〔ｄ〕）。
【００１７】なお、格子緩和のための不純物としてＧｅ
やＡｒを選ぶときには、ＢＦ2 やＢのイオン注入の前
に、先にイオン注入してもよい。ＧｅやＡｒは、Ａｓや
Ｓｂと違いホールキャリア濃度を下げる効果がないた
め、かつ原子半径がＢよりも大きいために、アニール時
のＢの拡散のストッパーとなり、浅い接合形成が可能に
なるという２重の効果が期待できる。
やＡｒを選ぶときには、ＢＦ2 やＢのイオン注入の前
に、先にイオン注入してもよい。ＧｅやＡｒは、Ａｓや
Ｓｂと違いホールキャリア濃度を下げる効果がないた
め、かつ原子半径がＢよりも大きいために、アニール時
のＢの拡散のストッパーとなり、浅い接合形成が可能に
なるという２重の効果が期待できる。
【００１８】次に、本発明の第２実施形態を図３に基づ
き説明する。本実施形態は、超微細デバイスのチャネル
長を稼ぐために、ソース・ドレイン領域をＳｉ選択成長
によりせり上げる方法である。
き説明する。本実施形態は、超微細デバイスのチャネル
長を稼ぐために、ソース・ドレイン領域をＳｉ選択成長
によりせり上げる方法である。
【００１９】まず、Ｓｉ基板１０上に、フィールド酸化
膜１２、ゲート酸化膜１４、ポリシリコンゲート電極１
６、サイドウォール酸化膜１８等を形成する。
膜１２、ゲート酸化膜１４、ポリシリコンゲート電極１
６、サイドウォール酸化膜１８等を形成する。
【００２０】続いて、Ｓｉ基板１０上の拡散層部及びポ
リシリコンゲート電極１８上に、ＣＶＤによりＳｉを選
択成長させる。成長はシランガスを用い基板温度を約６
００℃にして行うが、このときゲルマンガスをシランガ
スの流量の約１／１０混入させる。これによりＧｅを微
量に含んだＳｉ膜３２，３４が形成される。
リシリコンゲート電極１８上に、ＣＶＤによりＳｉを選
択成長させる。成長はシランガスを用い基板温度を約６
００℃にして行うが、このときゲルマンガスをシランガ
スの流量の約１／１０混入させる。これによりＧｅを微
量に含んだＳｉ膜３２，３４が形成される。
【００２１】続いて、ｐチャネルトランジスタを形成す
るために、ＢＦ2 を５×１０15／ｃｍ2 イオン注入する
（図３〔ａ〕）。
るために、ＢＦ2 を５×１０15／ｃｍ2 イオン注入する
（図３〔ａ〕）。
【００２２】続いて、１０００℃かつ１０秒間のアニー
ルを行う（図３〔ｂ〕）。これにより、Ｇｅ含有ｐ型ゲ
ート電極３４ａ及びＧｅ含有ｐ型拡散層３２ａが形成さ
れる。Ｇｅ含有ｐ型ゲート電極３４ａ及びＧｅ含有ｐ型
拡散層３２ａは、Ｓｉより原子半径の大きいＧｅが含ま
れているため、格子間が強制的に広げられた格子ひずみ
を有している。しかし、Ｓｉより原子半径の小さいＢを
活性化させることにより、そのひずみが相殺され、Ｓｉ
膜中のひずみによるストレスは緩和される。
ルを行う（図３〔ｂ〕）。これにより、Ｇｅ含有ｐ型ゲ
ート電極３４ａ及びＧｅ含有ｐ型拡散層３２ａが形成さ
れる。Ｇｅ含有ｐ型ゲート電極３４ａ及びＧｅ含有ｐ型
拡散層３２ａは、Ｓｉより原子半径の大きいＧｅが含ま
れているため、格子間が強制的に広げられた格子ひずみ
を有している。しかし、Ｓｉより原子半径の小さいＢを
活性化させることにより、そのひずみが相殺され、Ｓｉ
膜中のひずみによるストレスは緩和される。
【００２３】その後、第１実施形態と同じようにＴｉを
成膜し、Ｇｅ含有ｐ型ゲート電極３４ａ及びＧｅ含有ｐ
型拡散層３２ａ上に選択的にＴｉシリサイド３６を形成
する（図３〔ｃ〕）。
成膜し、Ｇｅ含有ｐ型ゲート電極３４ａ及びＧｅ含有ｐ
型拡散層３２ａ上に選択的にＴｉシリサイド３６を形成
する（図３〔ｃ〕）。
【００２４】以上の説明では格子緩和と行うために、主
にＧｅの例を用いたが、ＡｒガスのようなＳｉよりも原
子半径の大きい不活性ガスでもよいし、ＡｓやＳｂのよ
うなＶ族元素でもよい。Ｖ族元素を用いる場合は、先に
述べたようにｐ型トランジスタのホールキャリア濃度が
ＡｓやＳｂの電子キャリア濃度よりも高くなるように、
不純物量を調整する必要がある。Ｓｉの選択成長方法で
は、選択成長時にＢなどの不純物を含めることも可能で
ある。
にＧｅの例を用いたが、ＡｒガスのようなＳｉよりも原
子半径の大きい不活性ガスでもよいし、ＡｓやＳｂのよ
うなＶ族元素でもよい。Ｖ族元素を用いる場合は、先に
述べたようにｐ型トランジスタのホールキャリア濃度が
ＡｓやＳｂの電子キャリア濃度よりも高くなるように、
不純物量を調整する必要がある。Ｓｉの選択成長方法で
は、選択成長時にＢなどの不純物を含めることも可能で
ある。
【００２５】
【発明の効果】本発明によれば、Ｓｉより原子半径の小
さい不純物元素によるＳｉ結晶中のゆがみを、Ｓｉより
原子半径が大きく、Ｓｉと化学反応をすることがなく、
かつＳｉ中で準位を作らない元素が解消することによ
り、Ｔｉシリサイド形成時におけるＳｉ結晶中へのＴｉ
の異常拡散を防止できる。したがって、本発明を用いれ
ば、従来から懸念されているｐチャネルにおけるＴｉの
異常拡散によるゲート耐圧不良を抑制でき、歩留まりを
向上できる。特に、微細デバイスの極薄膜ゲート酸化膜
の信頼性向上に顕著な効果がある。
さい不純物元素によるＳｉ結晶中のゆがみを、Ｓｉより
原子半径が大きく、Ｓｉと化学反応をすることがなく、
かつＳｉ中で準位を作らない元素が解消することによ
り、Ｔｉシリサイド形成時におけるＳｉ結晶中へのＴｉ
の異常拡散を防止できる。したがって、本発明を用いれ
ば、従来から懸念されているｐチャネルにおけるＴｉの
異常拡散によるゲート耐圧不良を抑制でき、歩留まりを
向上できる。特に、微細デバイスの極薄膜ゲート酸化膜
の信頼性向上に顕著な効果がある。
【図１】本発明の第１実施形態を示す製造工程の概略断
面図であり、図１〔ａ〕、図１〔ｂ〕の順に工程が進行
する。
面図であり、図１〔ａ〕、図１〔ｂ〕の順に工程が進行
する。
【図２】本発明の第１実施形態を示す製造工程の概略断
面図であり、図２〔ｃ〕、図２〔ｄ〕の順に工程が進行
する。
面図であり、図２〔ｃ〕、図２〔ｄ〕の順に工程が進行
する。
【図３】本発明の第２実施形態を示す製造工程の概略断
面図であり、図３〔ａ〕、図３〔ｂ〕、図３〔ｃ〕の順
に工程が進行する。
面図であり、図３〔ａ〕、図３〔ｂ〕、図３〔ｃ〕の順
に工程が進行する。
１０ Ｓｉ基板 １２ フィールド酸化膜 １４ ゲート酸化膜 １６ ポリシリコンゲート電極 １６ａ Ｇｅ含有ｐ型ゲート電極 １８ サイドウォール酸化膜 ２０ ｐ型拡散層領域 ２０ａ Ｇｅ含有ｐ型拡散層 ２２ ポリシリコンゲート電極のｐ型領域 ２４ Ｇｅ含有ｐ型拡散層領域 ２６ ポリシリコンゲート電極のＧｅ含有ｐ型領域 ２８ Ｔｉ膜 ３０ Ｔｉシリサイド ３２，３４ Ｇｅを微量に含んだＳｉ膜 ３２ａ Ｇｅ含有ｐ型拡散層 ３４ａ Ｇｅ含有ｐ型ゲート電極 ３６ Ｔｉシリサイド
Claims (6)
- 【請求項１】 Ｓｉより原子半径の小さい不純物元素を
含むＳｉ結晶上に、Ｔｉシリサイドが形成された構造を
有する半導体装置において、 前記Ｓｉ結晶には、Ｓｉより原子半径が大きく、Ｓｉと
化学反応をすることがなく、かつＳｉ中で準位を作らな
い元素が含まれていることを特徴とする半導体装置。 - 【請求項２】 Ｓｉより原子半径の小さい不純物元素を
含むＳｉ結晶からなるゲート電極又は拡散層上に、Ｔｉ
シリサイドが形成された構造を有する半導体装置におい
て、 前記ゲート電極又は拡散層には、Ｓｉより原子半径が大
きく、Ｓｉと化学反応をすることがなく、かつＳｉ中で
準位を作らない元素が含まれていることを特徴とする半
導体装置。 - 【請求項３】 前記不純物元素がＢであり、Ｓｉより原
子半径が大きく、Ｓｉと化学反応をすることがなく、か
つＳｉ中で準位を作らない前記元素がＧｅ，Ａｒ，Ａｓ
又はＳｂである、請求項１又は２記載の半導体装置。 - 【請求項４】 Ｓｉより原子半径の小さい不純物元素を
含むＳｉ結晶上にＴｉシリサイドを形成する工程を有す
る半導体装置の製造方法において、 Ｓｉより原子半径が大きく、Ｓｉと化学反応をすること
がなく、かつＳｉ中で準位を作らない元素を、前記不純
物元素を含むＳｉ結晶中に導入し、 続いて、このＳｉ結晶上にＴｉを成膜し、 このＴｉを成膜したＳｉ結晶をアニールすることにより
前記Ｔｉシリサイドを形成することを特徴とする半導体
装置の製造方法。 - 【請求項５】 Ｓｉより原子半径の小さい不純物元素を
含むＳｉ結晶上にＴｉシリサイドを形成する工程を有す
る半導体装置の製造方法において、 Ｓｉより原子半径が大きく、Ｓｉと化学反応をすること
がなく、かつＳｉ中で準位を作らない元素を含むＳｉ結
晶中に、前記不純物元素を導入し、 続いて、このＳｉ結晶上にＴｉを成膜し、 このＴｉを成膜したＳｉ結晶をアニールすることにより
前記Ｔｉシリサイドを形成することを特徴とする半導体
装置の製造方法。 - 【請求項６】 前記不純物元素がＢであり、Ｓｉより原
子半径が大きく、Ｓｉと化学反応をすることがなく、か
つＳｉ中で準位を作らない前記元素がＧｅ，Ａｒ，Ａｓ
又はＳｂである、請求項４又は５記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9170754A JP3033528B2 (ja) | 1997-06-26 | 1997-06-26 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9170754A JP3033528B2 (ja) | 1997-06-26 | 1997-06-26 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1116855A true JPH1116855A (ja) | 1999-01-22 |
| JP3033528B2 JP3033528B2 (ja) | 2000-04-17 |
Family
ID=15910776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9170754A Expired - Fee Related JP3033528B2 (ja) | 1997-06-26 | 1997-06-26 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3033528B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6872642B2 (en) | 2002-11-22 | 2005-03-29 | Renesas Technology Corp. | Manufacturing method of semiconductor device |
| JP2008263162A (ja) * | 2007-04-12 | 2008-10-30 | Hynix Semiconductor Inc | 半導体素子及びその製造方法 |
| US7851316B2 (en) | 2008-01-30 | 2010-12-14 | Panasonic Corporation | Fabrication method of semiconductor device |
-
1997
- 1997-06-26 JP JP9170754A patent/JP3033528B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6872642B2 (en) | 2002-11-22 | 2005-03-29 | Renesas Technology Corp. | Manufacturing method of semiconductor device |
| JP2008263162A (ja) * | 2007-04-12 | 2008-10-30 | Hynix Semiconductor Inc | 半導体素子及びその製造方法 |
| US7851316B2 (en) | 2008-01-30 | 2010-12-14 | Panasonic Corporation | Fabrication method of semiconductor device |
| US8247875B2 (en) | 2008-01-30 | 2012-08-21 | Panasonic Corporation | Fabrication method of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3033528B2 (ja) | 2000-04-17 |
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