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JPH11168188A - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof

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Publication number
JPH11168188A
JPH11168188A JP9335624A JP33562497A JPH11168188A JP H11168188 A JPH11168188 A JP H11168188A JP 9335624 A JP9335624 A JP 9335624A JP 33562497 A JP33562497 A JP 33562497A JP H11168188 A JPH11168188 A JP H11168188A
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JP
Japan
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film
conductive film
capacitor
forming
semiconductor device
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Application number
JP9335624A
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Japanese (ja)
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JP3416929B2 (en
Inventor
Shinya Iwasa
晋也 岩佐
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NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH11168188A publication Critical patent/JPH11168188A/en
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Abstract

(57)【要約】 【課題】 キャパシタ容量が大きく、かつ力学的強度の
高い微細なキャパシタを有する半導体装置を得る。 【解決手段】 シリコン基板1上の第1の導電膜11の
表面に、それぞれ独立配置された井戸状の複数の凹部1
8が、第1の導電膜の下面に達しない深さに形成されて
おり、かつこの凹部18の内面には半球状のグレインを
有するHSGシリコン膜20が形成されており、この凹
部の内面を含む表面において容量絶縁膜21を介して第
2の導電膜22に対向されたキャパシタが構成される。
第1の導電膜11は凹部18の周囲において連結された
状態にあり、キャパシタ電極としての力学的強度が向上
される一方で、井戸状の凹部18の内面によりキャパシ
タとしての対向面積が増大でき、充分なキャパシタ容量
の確保が可能となる。
(57) Abstract: A semiconductor device having a fine capacitor having a large capacitance and a high mechanical strength is obtained. SOLUTION: A plurality of well-shaped recesses 1 each independently arranged on a surface of a first conductive film 11 on a silicon substrate 1.
8 is formed to a depth that does not reach the lower surface of the first conductive film, and an HSG silicon film 20 having hemispherical grains is formed on the inner surface of the concave portion 18. A capacitor opposing the second conductive film 22 via the capacitive insulating film 21 on the surface including the capacitor is formed.
The first conductive film 11 is in a connected state around the concave portion 18, and while the mechanical strength as a capacitor electrode is improved, the opposing area as a capacitor can be increased by the inner surface of the well-shaped concave portion 18. Sufficient capacitor capacity can be secured.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明はダイナミックラム
(DRAM)等の情報蓄積部としてのキャパシタを有す
る半導体装置に関する。
The present invention relates to a semiconductor device having a capacitor as an information storage unit such as a dynamic RAM (DRAM).

【0002】[0002]

【従来の技術】近年のLSIの高集積化に伴い素子面積
の縮小化が進められているため、1トランジスタ、1キ
ャパシタで構成されているDRAMでは、情報蓄積部で
あるキャパシタの面積が縮小され、情報の記憶機能を損
なう結果になる。そこで、素子面積を縮小してもキャパ
シタの容量を減少させない工夫が提案されている。例え
ば、特開平6−204402号公報、特開平7−153
916号公報や、シンポジウム・オン・ブイエルエスア
イ・テクノロジー・ダイジェスト・オブ・テクニカル・
ペーペーズ(Symposium on VLSI Technology Digest of
Technical papers )に記載のマイクロ・ビラス・パタ
ーニング・テクノロジー・フォー・256メガヒット・
ダイナミックRAM・スタックセル(Micro Villus PAt
terning(MVP) Technology for 256Mb DRAM Stack cell
)に開示されているように、キャパシタ電極にフォト
リソグラフィ技術の解像度を超えた微小な柱を形成し、
実効的なキャパシタ電極の表面積を増やすことによっ
て、容量を増加させるキャパシタ構造が提案されてい
る。
2. Description of the Related Art In recent years, the element area has been reduced in accordance with the high integration of LSIs. Therefore, in a DRAM composed of one transistor and one capacitor, the area of a capacitor serving as an information storage unit has been reduced. As a result, the function of storing information is impaired. Therefore, a device that does not reduce the capacitance of the capacitor even if the element area is reduced has been proposed. For example, JP-A-6-204402, JP-A-7-153
No. 916, and Symposium on VSI Technology Digest of Technical
Page (Symposium on VLSI Technology Digest of
Technical Papers) Micro Villas Patterning Technology for 256 Mega Hits
Dynamic RAM stack cell (Micro Villus PAt)
terning (MVP) Technology for 256Mb DRAM Stack cell
), The capacitor electrode is formed with minute columns that exceed the resolution of photolithography technology,
A capacitor structure that increases the capacitance by increasing the effective surface area of the capacitor electrode has been proposed.

【0003】図6はこの種のDRAMのメモリセルの製
造工程断面図であり、ここでは、C.O.B(Capacito
r Over Bit-Line )構造のメモリセルを例として説明す
る。先ず、図6(a)において、1はP型シリコン基
板、2はフィールド酸化膜、3はゲート電極、4はn型
拡散層、5は二酸化シリコン膜、6はBPSG膜、7は
ビット線、8はBPSG膜、9は二酸化シリコン膜であ
り、公知のMOSトランジスタとして構成されている。
しかる上で、前記二酸化シリコン膜9、BPSG膜8,
6、二酸化シリコン膜5にわたって前記n型拡散層4に
達するコンタクトホール10を開口し、P(リン)ドー
プトボリシリコン膜11、二酸化シリコン膜12を順次
積層し、フォトリソグラフィ技術を用いて所望のパター
ンに形成してキャパシタ電極を得る。その後、全面にア
モルファスシリコン膜を堆積してアニールし、半球状グ
レインを有するシリコン膜(Hemi-Spherical Grained s
ilicon, 以下HSGシリコン膜と記す)13を形成す
る。
FIG. 6 is a sectional view showing a manufacturing process of a memory cell of this kind of DRAM. O. B (Capacito
r Over Bit-Line) structure will be described as an example. First, in FIG. 6A, 1 is a P-type silicon substrate, 2 is a field oxide film, 3 is a gate electrode, 4 is an n-type diffusion layer, 5 is a silicon dioxide film, 6 is a BPSG film, 7 is a bit line, Reference numeral 8 denotes a BPSG film, and 9 denotes a silicon dioxide film, which is configured as a known MOS transistor.
Then, the silicon dioxide film 9, the BPSG film 8,
6. A contact hole 10 that reaches the n-type diffusion layer 4 is opened over the silicon dioxide film 5, a P (phosphorus) -doped polysilicon film 11 and a silicon dioxide film 12 are sequentially laminated, and a desired photolithography technique is used. It is formed in a pattern to obtain a capacitor electrode. After that, an amorphous silicon film is deposited on the entire surface and annealed to form a silicon film having hemispherical grains (Hemi-Spherical Grained s).
(hereinafter, referred to as an HSG silicon film) 13.

【0004】次いで、図6(b)に示すように、前記H
SGシリコン膜13を全面エッチングバックし、半球状
グレインの凹部に相当する部分の前記二酸化シリコン膜
12の一部を露出させる。更に、二酸化シリコン膜12
のエッチングを進行させることで二酸化シリコン膜13
を前記半球状グレインに従ってパターン形成し、続いて
そのパターニングされた二酸化シリコン膜12をマスク
に前記ポリシリコン膜11の表面部位を異方性エッチン
グして図7(a)のように、複数の柱状突起23を形成
する。
[0006] Next, as shown in FIG.
The entire surface of the SG silicon film 13 is etched back to expose a part of the silicon dioxide film 12 corresponding to the concave portion of the hemispherical grain. Further, the silicon dioxide film 12
Of silicon dioxide film 13 by advancing the etching of
Is patterned in accordance with the hemispherical grains, and then the surface portion of the polysilicon film 11 is anisotropically etched using the patterned silicon dioxide film 12 as a mask to form a plurality of columnar shapes as shown in FIG. The projection 23 is formed.

【0005】その後、図7(b)に示すように、ウェッ
トエッチングを施して二酸化シリコン膜12をエッチン
グ除去し、キャパシタ電極24を得る。さらに、表面に
窒化シリコン膜21を堆積し、その上に導電膜を形成し
てプレート電極22を形成する。これにより、キャパシ
タ電極24に形成された複数本の柱状突起23の周面を
利用したキャパシタが形成され、対向面積の大きな、容
量の増大されたキャパシタを得ることができる。
Then, as shown in FIG. 7B, the silicon dioxide film 12 is removed by wet etching to obtain a capacitor electrode 24. Further, a silicon nitride film 21 is deposited on the surface, a conductive film is formed thereon, and a plate electrode 22 is formed. As a result, a capacitor using the peripheral surfaces of the plurality of columnar projections 23 formed on the capacitor electrode 24 is formed, and a capacitor having a large facing area and an increased capacitance can be obtained.

【0006】[0006]

【発明が解決しようとする課題】このような従来の構造
では、キャパシタ電極の柱状突起23を形成するための
マスクとして利用するHSGシリコン膜13にはグレイ
ンの大小が混在しているため、柱状突起23の大きさに
ばらつきが生じる。このため、極小の柱状突起において
は、その力学的強度が乏しく、例えばマスク二酸化シリ
コン膜12をウェットエッチングにより除去する際や、
パーティクル除去を行う洗浄工程等により柱状突起の折
損が生じ、歩留り低下の要因となっていた。また、キャ
パシタの容量をより増大するためには、柱状突起23の
高さをより高くする必要があるが、柱状突起23の高さ
を大きくすればそれだけ柱状突起23の機械的な強度が
低下されることになり、充分なキャパシタ容量を実現す
ることが困難となる。
In such a conventional structure, since the HSG silicon film 13 used as a mask for forming the columnar projections 23 of the capacitor electrode contains grains of different sizes, the columnar projections are formed. 23 vary in size. For this reason, the mechanical strength of the very small columnar projection is poor. For example, when the mask silicon dioxide film 12 is removed by wet etching,
The columnar projections are broken by a cleaning process or the like for removing particles, which causes a reduction in yield. In order to further increase the capacitance of the capacitor, it is necessary to increase the height of the columnar projections 23. However, if the height of the columnar projections 23 is increased, the mechanical strength of the columnar projections 23 is reduced accordingly. Therefore, it is difficult to realize a sufficient capacitance of the capacitor.

【0007】この点、前記した特開平6−204402
号公報に記載の技術では、HSGシリコン膜のグレイン
を利用し、このグレインの凹部に埋設された絶縁膜をマ
スクとして利用してキャパシタ電極に凹部を形成し、表
面積の増大を図る技術が提案されているが、この技術で
はマスクとしての絶縁膜はグレインの周囲で膜厚が薄く
なるために、キャパシタ電極をエッチングする際にHS
Gシリコン膜のエッチング進行に伴ってマスクとしての
絶縁膜の形が崩れてしまい、凹部を形成する際の好適な
マスクとして機能することが難しく、所望の寸法の凹部
を形成することが難しいとともに、実際に複数の凹部を
有する電極を実現することが難しいものとなっている。
また、単に凹部を形成するのみでは、素子が更に微細化
されたときに充分な容量を確保することは困難である。
In this respect, the above-mentioned Japanese Patent Application Laid-Open No. 6-204402 has been proposed.
In the technology described in Japanese Patent Application Laid-Open Publication No. H11-163, a technology is proposed in which a surface of an HSG silicon film is increased by forming a recess in a capacitor electrode using an insulating film buried in the recess of the grain as a mask. However, in this technique, the thickness of the insulating film as a mask is small around the grains, so that when etching the capacitor electrode,
As the etching of the G silicon film progresses, the shape of the insulating film as a mask collapses, and it is difficult to function as a suitable mask when forming the concave portion, and it is difficult to form a concave portion having a desired size, It is difficult to actually realize an electrode having a plurality of concave portions.
Further, it is difficult to secure a sufficient capacity when the element is further miniaturized by simply forming the concave portion.

【0008】本発明の目的は、キャパシタ電極の力学的
強度を高める一方で、容量の増大を可能にしたキャパシ
タ構造を備える半導体装置とその製造方法を提供するこ
とにある。
It is an object of the present invention to provide a semiconductor device having a capacitor structure capable of increasing the capacitance while increasing the mechanical strength of the capacitor electrode, and a method of manufacturing the same.

【0009】[0009]

【課題を解決するための手段】本発明の半導体装置は、
第1の導電膜と、前記第1の導電膜の表面上に被着され
た容量絶縁膜と、前記容量絶縁膜の表面上に被着された
第2の導電膜とで構成されるキャパシタを有する半導体
装置において、前記第1の導電膜の表面には、表面から
下面に向けて複数の井戸状をした凹部が形成され、かつ
前記凹部の内面を含む第1の導電膜の表面には半球状グ
レインを有するシリコン膜が形成されていることを特徴
とする。前記複数の凹部は、それぞれ前記第1の導電膜
の下面にまで達することがない深さに形成される。ま
た、前記複数の凹部は前記第1の導電膜の表面上にそれ
ぞれ独立状態に形成される。
According to the present invention, there is provided a semiconductor device comprising:
A capacitor composed of a first conductive film, a capacitive insulating film deposited on the surface of the first conductive film, and a second conductive film deposited on the surface of the capacitive insulating film. A plurality of well-shaped recesses are formed on the surface of the first conductive film from the surface to the lower surface, and the surface of the first conductive film including the inner surface of the recess is a hemisphere. A silicon film having a shape of grain is formed. The plurality of recesses are each formed at a depth that does not reach the lower surface of the first conductive film. The plurality of recesses are formed independently on the surface of the first conductive film.

【0010】本発明の半導体装置の製造方法は、半導体
基板に形成されている絶縁膜上に第1の導電膜を形成す
る工程と、前記第1の導電膜の表面上に半球状グレイン
を有するシリコン膜を形成する工程と、前記シリコン膜
を異方性エッチングして島状パターンを形成する工程
と、前記島状パターンをマスクに前記第1の導電膜の表
面を浅くエッチングして前記島状パターン以外の領域に
浅い溝を形成する工程と、前記第1の導電膜上に被膜を
形成する工程と、前記島状パターンと前記被膜の一部を
エッチング除去して前記浅い溝内に前記被膜を埋設する
工程と、前記被膜をマスクにして前記第1の導電膜の表
面をエッチングし、前記第1の導電膜の表面に複数の凹
部を形成する工程と、前記複数の凹部の内面を含む第1
の導電膜の表面に容量絶縁膜を被着する工程と、前記容
量絶縁膜上に第2の導電膜を被着する工程を含んでい
る。ここで、前記第1の導電膜上に複数の井戸状の凹部
を形成した後、前記複数の凹部の表面を含む前記第1の
導電膜の表面に半球状グレインを有する第2のシリコン
膜を形成し、この第2のシリコン膜の表面に前記容量絶
縁膜及び第2の導電膜を被着する工程を含むことが好ま
しい。
[0010] A method of manufacturing a semiconductor device according to the present invention includes a step of forming a first conductive film on an insulating film formed on a semiconductor substrate and a hemispherical grain on a surface of the first conductive film. Forming a silicon film, anisotropically etching the silicon film to form an island pattern, and etching the surface of the first conductive film shallowly using the island pattern as a mask to form the island pattern. Forming a shallow groove in a region other than the pattern; forming a film on the first conductive film; etching the island-shaped pattern and a part of the film to form the film in the shallow groove; Embedding, etching the surface of the first conductive film using the film as a mask to form a plurality of recesses on the surface of the first conductive film, and including inner surfaces of the plurality of recesses. First
Forming a capacitive insulating film on the surface of the conductive film and forming a second conductive film on the capacitive insulating film. Here, after forming a plurality of well-shaped recesses on the first conductive film, a second silicon film having hemispherical grains is formed on the surface of the first conductive film including the surfaces of the plurality of recesses. It is preferable that the method further includes a step of forming and applying the capacitor insulating film and the second conductive film on the surface of the second silicon film.

【0011】本発明の半導体装置では、第1の導電膜の
表面に井戸状の複数の凹部が形成されており、かつこの
凹部の内面には半球状のグレインを有するHSGシリコ
ン膜が形成され、この凹部の内面を含む表面において容
量絶縁膜を介して第2の導電膜に対向されたキャパシタ
が構成されているので、第1の導電膜は凹部の周囲にお
いて連結された状態にあり、キャパシタ電極としての力
学的強度が向上される一方で、井戸状の凹部の内面の半
球状のグレインによりキャパシタとしての対向面積が増
大でき、充分なキャパシタ容量の確保が可能となる。
In the semiconductor device of the present invention, a plurality of well-shaped recesses are formed on the surface of the first conductive film, and an HSG silicon film having hemispherical grains is formed on the inner surface of the recesses. Since the capacitor including the inner surface of the concave portion and facing the second conductive film via the capacitive insulating film is formed, the first conductive film is connected around the concave portion, and the capacitor electrode As a result, the opposing area as a capacitor can be increased by the hemispherical grains on the inner surface of the well-shaped concave portion, and a sufficient capacitor capacity can be secured.

【0012】また、本発明の製造方法では、HSGシリ
コン膜を用いて第1の被膜とで島状パターンを形成し、
この島状パターンにより第1の導電膜の表面に浅い溝を
形成し、この浅い溝に第2の被膜を埋設した上で、この
第2の被膜をマスクにして第1の導電膜をエッチングし
て井戸状の凹部を形成しているため、第1の導電膜のエ
ッチング時にマスク形状が崩れることがなく、所望の形
状の凹部を確実に形成することが可能となる。このた
め、本発明方法では、前記した従来構成の半導体装置を
製造する場合においても有効となる。さらに、本発明は
従来の製造技術をそのまま利用して製造することが可能
である。
Further, in the manufacturing method of the present invention, an island pattern is formed by using the HSG silicon film and the first film.
A shallow groove is formed on the surface of the first conductive film by the island-shaped pattern, a second film is buried in the shallow groove, and then the first conductive film is etched using the second film as a mask. Since the well-shaped recess is formed, the mask shape does not collapse when the first conductive film is etched, so that a recess having a desired shape can be reliably formed. For this reason, the method of the present invention is effective also in the case of manufacturing the above-described semiconductor device having the conventional configuration. Furthermore, the present invention can be manufactured using conventional manufacturing techniques as they are.

【0013】[0013]

【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図1に本発明のキャパシタ構造を有
するDRAMの断面図である。図2はその製造工程断面
図であり、以下、製造工程に従って説明する。先ず、図
2(a)において、シリコン基板1上に素子分離領域2
を形成して素子領域を区画形成した後、その素子領域に
不純物ドープ領域4と、この不純物ドープ領域4間を流
れる電流を制御するゲート電極3とを有するMOSトラ
ンジスタを形成する。そして、前記ゲート電極3の表面
を覆うCVD二酸化シリコン等の第1の絶縁膜5及びB
PSG膜等の第2の絶縁膜6を形成した後、前記第1及
び第2の各絶縁膜5,6に前記不純物ドープ領域4の一
部に達するコンタクトホール10を開口し、このコンタ
クトホール10を通して前記不純物ドープ領域4に接続
されるアルミニウム等の導電膜によりビット線7を形成
し、その上にさらにBPSG膜等の第3の絶縁膜8及び
二酸化シリコン膜等の第4の絶縁膜9を形成する。そし
て、その上にP(リン)ドープポリシリコン膜からなる
第1の導電膜11を形成し、さらにその上にCVD法に
より二酸化シリコン膜からなる第1の被膜12を約50
0Å程度堆積し、しかる上でこれら第1の導電膜11及
び第1の被膜12をフォトエッチング技術により同時に
所望のパターンに加工する。
Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a sectional view of a DRAM having the capacitor structure of the present invention. FIG. 2 is a cross-sectional view of the manufacturing process, which will be described below according to the manufacturing process. First, in FIG. 2A, an element isolation region 2 is formed on a silicon substrate 1.
Is formed to form an element region, and a MOS transistor having an impurity-doped region 4 and a gate electrode 3 for controlling a current flowing between the impurity-doped regions 4 is formed in the element region. Then, a first insulating film 5 such as CVD silicon dioxide or the like covering the surface of the gate electrode 3 and B
After forming a second insulating film 6 such as a PSG film, a contact hole 10 reaching a part of the impurity doped region 4 is opened in each of the first and second insulating films 5 and 6. A bit line 7 is formed of a conductive film made of aluminum or the like connected to the impurity-doped region 4 through a third insulating film 8 such as a BPSG film and a fourth insulating film 9 such as a silicon dioxide film. Form. Then, a first conductive film 11 made of a P (phosphorus) -doped polysilicon film is formed thereon, and a first film 12 made of a silicon dioxide film is further formed thereon by a CVD method for about 50 hours.
Then, the first conductive film 11 and the first coating 12 are simultaneously processed into a desired pattern by a photoetching technique.

【0014】次に、図2(b)のように、前記第1の被
膜12を含む全表面に、アモルファスシリコン膜を80
0Å〜1200Å程度成長した後、例えばN2 雰囲気中
で550℃程度で約20分程度のアニールを施す。これ
により、前記アモルファスシリコン膜は表面に微細な半
球状の凹凸が形成され、結果としてHSGシリコン膜か
らなる第2の被膜13が形成される。
Next, as shown in FIG. 2B, an amorphous silicon film is coated on the entire surface including the first coating 12 by 80.
After the growth of about 0 ° to 1200 °, annealing is performed at about 550 ° C. for about 20 minutes in an N 2 atmosphere, for example. As a result, fine hemispherical irregularities are formed on the surface of the amorphous silicon film, and as a result, the second coating 13 made of the HSG silicon film is formed.

【0015】次いで、図3(a)のように、前記第2の
被膜13に対して異方性ドライエッチングを行うことに
より、第2の被膜であるHSGシリコン膜は凹凸の凸部
が残された状態で凹部がエッチングされることにより第
1の被膜12の一部が露出される。さらに、異方性ドラ
イエッチングを継続することにより、前記第1の被膜1
2が選択的にエッチングされ、結果として図5(a)に
斜線で示すような、前記HSGシリコン膜13の凸部に
対応した微小な円形をした多数個の島状パターン14が
形成される。このときに形成される島状パターン14の
大きさは約0.1〜0.2μm程度である。
Next, as shown in FIG. 3A, the second film 13 is subjected to anisotropic dry etching, so that the HSG silicon film as the second film has uneven projections. The concave portion is etched in a state where the first film 12 is partially exposed. Furthermore, by continuing anisotropic dry etching, the first coating 1
2 is selectively etched, and as a result, a large number of small circular island-shaped patterns 14 corresponding to the convex portions of the HSG silicon film 13 are formed as shown by oblique lines in FIG. The size of the island pattern 14 formed at this time is about 0.1 to 0.2 μm.

【0016】続いて、図3(b)のように、前記島状パ
ターン14をマスクに前記第1の導電膜11の表面を約
500Å〜1000Å程度の深さまでエッチング除去す
る。この時、島状パターン14を構成している表面側の
HSGシリコン膜13を同時にエッチング除去する。こ
のエッチングにより、前記第1の導電膜11の表面は、
図5(a)に斜線で示した部分に短円柱状の突起が残さ
れ、それ以外の領域が浅い溝15とされた表面形状とな
る。その上で、前面に第3の被膜16として0.1μm
〜0.15μm程度の二酸化シリコン膜を、例えば減圧
CVD法(以下、LPCVD法と記す)を用いて堆積
し、前記第1の導電膜11の表面に形成された浅い溝1
5を完全に埋設する。
Subsequently, as shown in FIG. 3B, the surface of the first conductive film 11 is etched away to a depth of about 500 ° to 1000 ° using the island pattern 14 as a mask. At this time, the HSG silicon film 13 on the surface side forming the island-shaped pattern 14 is simultaneously etched and removed. By this etching, the surface of the first conductive film 11 becomes
In FIG. 5A, a short columnar projection is left in a portion indicated by oblique lines, and the other region has a surface shape in which a shallow groove 15 is formed. Then, a 0.1 μm thick third coating 16 is formed on the front surface.
A silicon dioxide film having a thickness of about 0.15 μm is deposited using, for example, a low pressure CVD method (hereinafter, referred to as an LPCVD method), and a shallow groove 1 formed on the surface of the first conductive film 11 is formed.
5 is completely buried.

【0017】続いて、図4(a)のように、前記第3の
被膜16及び第1の被膜に全面エッチングバックを施
し、第1の被膜12を完全に除去する。これにより、前
記第1の導電膜11の表面には前記浅い溝15内にのみ
第3の被膜16が残される。すなわち、図5(b)に斜
線で示すように、前記島状パターンを反転したパターン
領域にのみ第3の被膜16が残された反転パターン17
が形成され、他の領域では第1の導電膜11の表面が露
呈される。なお、このとき、エッチング条件によっては
図4(a)のように、第1の導電膜11の側面には、第
2及び第3の被膜13,16が残される。
Subsequently, as shown in FIG. 4A, the entire surface of the third film 16 and the first film is etched back, and the first film 12 is completely removed. As a result, the third coating 16 is left only in the shallow groove 15 on the surface of the first conductive film 11. That is, as shown by oblique lines in FIG. 5B, the inverted pattern 17 in which the third coating 16 is left only in the pattern area where the island pattern is inverted.
Is formed, and the surface of the first conductive film 11 is exposed in other regions. At this time, depending on the etching conditions, the second and third films 13 and 16 are left on the side surface of the first conductive film 11 as shown in FIG.

【0018】しかる上で、図4(b)のように、前記反
転パターン17をマスクにして第1の導電膜11に異方
性ドライエッチングを施し、第1の導電膜の表面に0.
1μm〜0.2μmの内径を有する多数個の円形をした
井戸状の凹部18を形成する。しかる上で、前記第3の
被膜及び第2の被膜に対してウェットエッチングを施
し、これら第3及び第2の被膜を完全に除去する。これ
により、図5(b)の非斜線領域において表面部位が除
去され、斜線領域の下面部位においてのみ相互に連結さ
れた状態にある第1の導電膜からなるキャパシタ電極1
9が形成される。したがって、キャパシタ電極19は、
井戸状の凹部18の内面だけその表面積が増大されたこ
とになる。
Then, as shown in FIG. 4B, anisotropic dry etching is performed on the first conductive film 11 using the inversion pattern 17 as a mask, and the surface of the first conductive film is subjected to 0.1.
A plurality of circular well-shaped recesses 18 having an inner diameter of 1 μm to 0.2 μm are formed. Then, wet etching is performed on the third film and the second film to completely remove the third film and the second film. As a result, the surface portion is removed in the non-hatched region in FIG. 5B, and the capacitor electrode 1 made of the first conductive film is interconnected only in the lower portion of the hatched region.
9 is formed. Therefore, the capacitor electrode 19
This means that only the inner surface of the well-shaped recess 18 has its surface area increased.

【0019】その後、図1に示したように、N2 雰囲気
中、550℃程度でアニールを施し、HSGシリコン膜
20をキャパシタ電極の井戸状の凹部18の内壁部に形
成する。これにより、前記井戸状の凹部18の内面に、
さらにHSGシリコン膜20のグレインからなる凹凸が
存在することになり、凹部18の内面の表面積が増大さ
れる。しかる上で、前記井戸状の凹部18を含む第1の
導電膜11の表面にCVD法により窒化シリコン膜を堆
積して容量絶縁膜20を形成し、さらにその上に第2の
導電膜を堆積してプレート電極21を形成する。これに
より、前記井戸状の凹部18の内面を含む面積におい
て、前記キャパシタ電極19とプレート電極21とが前
記容量絶縁膜20を介して対向配置され、キャパシタが
構成される。
Thereafter, as shown in FIG. 1, annealing is performed at about 550 ° C. in an N 2 atmosphere to form an HSG silicon film 20 on the inner wall of the well-shaped recess 18 of the capacitor electrode. Thereby, on the inner surface of the well-shaped recess 18,
Further, the irregularities formed of grains of the HSG silicon film 20 are present, and the surface area of the inner surface of the concave portion 18 is increased. Thereafter, a silicon nitride film is deposited on the surface of the first conductive film 11 including the well-shaped concave portion 18 by a CVD method to form a capacitor insulating film 20, and a second conductive film is further deposited thereon. Thus, a plate electrode 21 is formed. As a result, the capacitor electrode 19 and the plate electrode 21 are opposed to each other with the capacitor insulating film 20 interposed therebetween in the area including the inner surface of the well-shaped concave portion 18, thereby forming a capacitor.

【0020】なお、以上の工程の説明から明らかなよう
に、第1の被膜12は、凸凹を有する第2の被膜13を
エッチングバックする際のストッパーとしての役割をな
すため、第2の被膜13に対して高選択比を有すること
が望ましく、第1の被膜12及び第3の被膜3は第1の
導電膜に対して高選択比を有することが望ましい。ま
た、第1の被膜12及び第3の被膜16は互いに低選択
比であることが必要であり、同種の材料より成すことが
好ましい。第2の被膜13と第1の導電膜11も同様で
ある。このことにより、第1の導電膜11の表面に凹部
を形成する際に、島状パターンをなす第1の被膜12を
同時にエッチング除去することが可能となり、同様に第
3の被膜16を形成する際に、第1の導電膜11の凸部
に位置する第1の被膜12を同時にエッチング除去する
ことができ、工程が簡略化される。
As is clear from the above description of the process, the first coating 12 serves as a stopper when the second coating 13 having the unevenness is etched back. It is desirable that the first coating 12 and the third coating 3 have a high selection ratio with respect to the first conductive film. Further, the first film 12 and the third film 16 need to have a low selectivity to each other, and are preferably made of the same kind of material. The same applies to the second coating 13 and the first conductive film 11. This makes it possible to simultaneously remove the first coating 12 forming the island pattern by etching when forming the concave portion on the surface of the first conductive film 11, and similarly form the third coating 16. At this time, the first coating 12 located on the protrusions of the first conductive film 11 can be removed by etching at the same time, and the process is simplified.

【0021】このように構成された本発明のキャパシタ
の構造では、第1の導電膜11で構成されるキャパシタ
電極19は、その表面に多数個の円柱状の凹部が形成さ
れた、いわゆる蜂の巣状に形成されるため、柱状の突起
で構成される従来のキャパシタ電極のように、柱が折損
される等の強度の低下が生じることがない。したがっ
て、第2の被膜としてのHSGシリコン膜13にグレイ
ンの大小が混在している場合に、微小グレインの箇所で
は微小径の井戸状の凹部18が形成されるのみであり、
キャパシタ電極の強度が低下されることはない。また、
キャパシタの容量を見た場合には、HSGシリコン膜の
グレイン径に沿った井戸状の凹部18の内周面を利用す
る点では、従来技術と同じであり、容量を増大すること
は可能である。
In the structure of the capacitor of the present invention thus configured, the capacitor electrode 19 composed of the first conductive film 11 has a so-called honeycomb shape having a large number of cylindrical concave portions formed on the surface thereof. Therefore, unlike a conventional capacitor electrode formed of columnar projections, there is no reduction in strength such as breakage of columns. Therefore, when the HSG silicon film 13 as the second film has a large and small size of grains, only the well-shaped concave portion 18 having a small diameter is formed at a small grain portion.
The strength of the capacitor electrode is not reduced. Also,
In terms of the capacitance of the capacitor, the use of the inner peripheral surface of the well-shaped recess 18 along the grain diameter of the HSG silicon film is the same as in the related art, and the capacitance can be increased. .

【0022】ここで、本発明者の検討によれば、HSG
シリコン膜で構成される島状パターン14の大きさは、
後に形成されるキャパシタ電極19の井戸状の凹部18
の内径を左右するが、径寸法があまり大きいとキャパシ
タ容量の増大効果は少なくなり、逆に径寸法が小さくな
ると井戸状凹部18の内面に容量絶縁膜20やプレート
電極21を形成することが難しくなるため、その径寸法
が0.05μm〜1μmの範囲であることが好ましく
0.08μm〜0.2μmの範囲であることがより好ま
しい。
Here, according to the study of the present inventor, HSG
The size of the island-shaped pattern 14 made of a silicon film is
Well-shaped concave portion 18 of capacitor electrode 19 formed later
When the diameter is too large, the effect of increasing the capacitance of the capacitor is reduced. Conversely, when the diameter is small, it is difficult to form the capacitance insulating film 20 and the plate electrode 21 on the inner surface of the well-shaped recess 18. Therefore, the diameter is preferably in the range of 0.05 μm to 1 μm, and more preferably in the range of 0.08 μm to 0.2 μm.

【0023】また、前記実施形態は、本発明をDRAM
のキャパシタ電極に形成した例を示しているが、DRA
Mに限られるものではなく、半導体装置に微細面積のキ
ャパシタを構成する際には本発明を同様に適用すること
が可能である。
In the above embodiment, the present invention is applied to a DRAM.
Shows an example formed on a capacitor electrode of DRA.
The present invention is not limited to M, and the present invention can be similarly applied when a capacitor having a small area is formed in a semiconductor device.

【0024】[0024]

【発明の効果】以上説明したように本発明は、第1の導
電膜の表面に井戸状の複数の凹部が形成されており、か
つこの凹部の内面には半球状のグレインを有するHSG
シリコン膜が形成され、この凹部の内面を含む表面にお
いて容量絶縁膜を介して第2の導電膜に対向されたキャ
パシタが構成されているので、第1の導電膜は凹部の周
囲において連結された状態にあり、キャパシタ電極とし
ての力学的強度が向上される一方で、井戸状の凹部の内
面の半球状のグレインによりキャパシタとしての対向面
積が増大でき、充分なキャパシタ容量の確保が可能とな
る。また、本発明の製造方法では、HSGシリコン膜を
用いて第1の被膜とで島状パターンを形成し、この島状
パターンにより第1の導電膜の表面に浅い溝を形成し、
この浅い溝に第2の被膜を埋設した上で、この第2の被
膜をマスクにして第1の導電膜をエッチングして井戸状
の凹部を形成しているため、第1の導電膜のエッチング
時にマスク形状が崩れることがなく、所望の形状の凹部
を確実に形成することが可能となる。さらに、本発明の
製造方法では、従来から提供されている工程を利用する
ことができるため、容易に高強度でかつ高容量のキャパ
シタを製造することが可能となる。
As described above, according to the present invention, a plurality of well-shaped recesses are formed on the surface of the first conductive film, and HSGs having hemispherical grains are formed on the inner surfaces of the recesses.
Since the silicon film is formed and a capacitor is formed on the surface including the inner surface of the concave portion facing the second conductive film via the capacitive insulating film, the first conductive film is connected around the concave portion. In this state, while the mechanical strength as a capacitor electrode is improved, the opposing area as a capacitor can be increased due to the hemispherical grains on the inner surface of the well-shaped concave portion, and a sufficient capacitor capacity can be ensured. Further, in the manufacturing method of the present invention, an island pattern is formed with the first film using the HSG silicon film, and a shallow groove is formed on the surface of the first conductive film by the island pattern.
After the second film is buried in the shallow groove, the first conductive film is etched using the second film as a mask to form a well-shaped concave portion. Occasionally, the shape of the mask does not collapse, and a recess having a desired shape can be reliably formed. Further, in the manufacturing method of the present invention, a conventionally provided process can be used, so that a capacitor having high strength and high capacity can be easily manufactured.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の半導体装置の実施形態の断面図であ
る。
FIG. 1 is a sectional view of an embodiment of a semiconductor device of the present invention.

【図2】本発明の製造方法を工程順に示す断面図のその
1である。
FIG. 2 is a first sectional view showing the manufacturing method of the present invention in the order of steps.

【図3】本発明の製造方法を工程順に示す断面図のその
2である。
FIG. 3 is a second sectional view showing the manufacturing method of the present invention in the order of steps.

【図4】本発明の製造方法を工程順に示す断面図のその
3である。
FIG. 4 is a third sectional view showing the manufacturing method of the present invention in the order of steps.

【図5】製造工程途中の表面構造を示す平面図である。FIG. 5 is a plan view showing a surface structure during a manufacturing process.

【図6】従来の半導体装置の製造方法を工程順に示す断
面図のその1である。
FIG. 6 is a first sectional view showing the conventional method for manufacturing a semiconductor device in the order of steps;

【図7】従来の半導体装置の製造方法を工程順に示す断
面図のその2である。
FIG. 7 is a second sectional view illustrating the method of manufacturing the conventional semiconductor device in the order of steps;

【符号の説明】[Explanation of symbols]

1 シリコン基板 3 ゲート電極 4 不純物ドープ領域 5,6,8,9 絶縁膜 7 ビット線 10 コンタクトホール 11 第1導電膜 12 第1の被膜 13 第2の被膜(HSGシリコン膜) 14 島状パターン 15 浅い溝 16 第3の被膜 17 反転パターン 18 井戸状凹部 19 キャパシタ電極 20 HSGシリコン膜 21 容量絶縁膜 22 プレート電極 REFERENCE SIGNS LIST 1 silicon substrate 3 gate electrode 4 impurity doped region 5, 6, 8, 9 insulating film 7 bit line 10 contact hole 11 first conductive film 12 first coating 13 second coating (HSG silicon film) 14 island pattern 15 Shallow groove 16 Third coating 17 Inversion pattern 18 Well-shaped recess 19 Capacitor electrode 20 HSG silicon film 21 Capacitive insulating film 22 Plate electrode

Claims (6)

【特許請求の範囲】[Claims] 【請求項1】 第1の導電膜と、前記第1の導電膜の表
面上に被着された容量絶縁膜と、前記容量絶縁膜の表面
上に被着された第2の導電膜とで構成されるキャパシタ
を有する半導体装置において、前記第1の導電膜の表面
には、表面から下面に向けて複数の井戸状をした凹部が
形成され、かつこの凹部の内面を含む前記第1の導電膜
の表面には半球状を有するシリコン膜が形成形成されて
いることを特徴とする半導体装置。
A first conductive film, a capacitive insulating film deposited on a surface of the first conductive film, and a second conductive film deposited on a surface of the capacitive insulating film. In the semiconductor device having the formed capacitor, a plurality of well-shaped recesses are formed on the surface of the first conductive film from the surface to the lower surface, and the first conductive film including an inner surface of the recess is formed. A semiconductor device, wherein a hemispherical silicon film is formed on a surface of the film.
【請求項2】 前記複数の凹部は、それぞれ前記第1の
導電膜の下面にまで達することがない深さに形成されて
いる請求項1に記載の半導体装置。
2. The semiconductor device according to claim 1, wherein each of the plurality of recesses is formed at a depth that does not reach the lower surface of the first conductive film.
【請求項3】 前記複数の凹部は前記第1の導電膜の表
面上にそれぞれ独立状態に形成されている請求項1また
は2に記載の半導体装置。
3. The semiconductor device according to claim 1, wherein the plurality of recesses are formed independently on a surface of the first conductive film.
【請求項4】 半導体基板上に形成された第1及び第2
の不純物ドープ領域と、前記第1及び第2の不純物ドー
プ領域を流れる電流を制御するゲート電極を有するMO
Sトランジスタと、前記MOSトランジスタ表面を覆う
絶縁膜とを備え、前記第1の導電膜は前記絶縁膜に開口
されたホールを通して前記第1の不純物ドープ領域から
前記絶縁膜の表面上にまで延長形成されており、前記第
1の導電膜、前記容量絶縁膜、前記第2の導電膜でキャ
パシタが構成され、前記MOSトランジスタとで1トラ
ンジスタ、1キャパシタのダイナミックラムが構成され
る請求項1ないし3のいずれかに記載の半導体装置。
4. A method according to claim 1, wherein the first and second substrates are formed on a semiconductor substrate.
Having an impurity doped region and a gate electrode for controlling a current flowing through the first and second impurity doped regions.
An S transistor; and an insulating film covering the surface of the MOS transistor, wherein the first conductive film is formed to extend from the first impurity-doped region to a surface of the insulating film through a hole opened in the insulating film. 4. The capacitor according to claim 1, wherein the first conductive film, the capacitor insulating film, and the second conductive film form a capacitor, and the MOS transistor forms a one-transistor, one-capacitor dynamic ram. The semiconductor device according to any one of the above.
【請求項5】 半導体基板に形成されている絶縁膜上に
第1の導電膜を形成する工程と、前記第1の導電膜の表
面上に第1の被膜を形成する工程と、前記第1の被膜上
に半球状グレインを有するシリコン膜を形成する工程
と、前記シリコン膜及び第1の被膜を異方性エッチング
して島状パターンを形成する工程と、前記島状パターン
をマスクに前記第1の導電膜の表面を浅くエッチングし
て前記島状パターン以外の領域に浅い溝を形成する工程
と、前記第1の導電膜上に第2の被膜を形成する工程
と、前記島状パターンと前記第2の被膜の一部をエッチ
ング除去して前記浅い溝内に前記第2の被膜を埋設する
工程と、前記第2の被膜をマスクにして前記第1の導電
膜の表面をエッチングし、前記第1の導電膜の表面に複
数の井戸状の凹部を形成する工程と、前記複数の凹部の
内面を含む第1の導電膜の表面に容量絶縁膜を被着する
工程と、前記容量絶縁膜上に第2の導電膜を被着する工
程を含むことを特徴とする半導体装置の製造方法。
5. A step of forming a first conductive film on an insulating film formed on a semiconductor substrate; a step of forming a first coating on a surface of the first conductive film; Forming a silicon film having hemispherical grains on the film, forming an island pattern by anisotropically etching the silicon film and the first film, and forming the island pattern using the island pattern as a mask. Forming a shallow groove in a region other than the island pattern by shallowly etching the surface of the first conductive film; forming a second film on the first conductive film; Burying the second film in the shallow groove by etching away a part of the second film; and etching the surface of the first conductive film using the second film as a mask; Forming a plurality of well-shaped recesses on the surface of the first conductive film Performing a step of: depositing a capacitive insulating film on the surface of the first conductive film including the inner surfaces of the plurality of recesses; and depositing a second conductive film on the capacitive insulating film. A method for manufacturing a semiconductor device.
【請求項6】 前記第1の導電膜の表面に複数の凹部を
形成した後、前記複数の凹部の表面を含む前記第1の導
電膜の表面に半球状グレインを有する第2のシリコン膜
を形成し、この第2のシリコン膜の表面に前記容量絶縁
膜及び第2の導電膜を被着する工程を含むことを特徴と
する請求項5に記載の半導体装置の製造方法。
6. After forming a plurality of recesses on the surface of the first conductive film, forming a second silicon film having hemispherical grains on the surface of the first conductive film including the surfaces of the plurality of recesses. 6. The method for manufacturing a semiconductor device according to claim 5, further comprising the step of forming and applying the capacitive insulating film and the second conductive film on the surface of the second silicon film.
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