JPH11163642A - 半導体装置およびそれを用いた高周波回路 - Google Patents
半導体装置およびそれを用いた高周波回路Info
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- JPH11163642A JPH11163642A JP9329808A JP32980897A JPH11163642A JP H11163642 A JPH11163642 A JP H11163642A JP 9329808 A JP9329808 A JP 9329808A JP 32980897 A JP32980897 A JP 32980897A JP H11163642 A JPH11163642 A JP H11163642A
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Abstract
(57)【要約】
【課題】受信機レベルの小信号を扱う高周波回路と高出
力増幅器等の大信号を扱う高周波回路を同一の基板上に
形成し得る極めて汎用性の高いマスタスライス型モノリ
シック高周波回路用基板とその基板を構成要素とする高
周波回路の実現を目的とする。 【解決手段】ソースＳ、ゲートＧ、ドレインＤ、ゲート
Ｇの順に繰り返して並んでいるトランジスタと接地導体
２９とが設けられた基板において、接地導体２９で覆わ
れていないトランジスタの互いに隣接するソースＳ、互
いに隣接するゲートＧ、互いに隣接するドレインＤを、
それぞれスルーホール３２中の導体と配線導体２９、３
０とによって結線して半導体装置を構成し、その半導体
装置を構成要素として高周波回路を構成する。
力増幅器等の大信号を扱う高周波回路を同一の基板上に
形成し得る極めて汎用性の高いマスタスライス型モノリ
シック高周波回路用基板とその基板を構成要素とする高
周波回路の実現を目的とする。 【解決手段】ソースＳ、ゲートＧ、ドレインＤ、ゲート
Ｇの順に繰り返して並んでいるトランジスタと接地導体
２９とが設けられた基板において、接地導体２９で覆わ
れていないトランジスタの互いに隣接するソースＳ、互
いに隣接するゲートＧ、互いに隣接するドレインＤを、
それぞれスルーホール３２中の導体と配線導体２９、３
０とによって結線して半導体装置を構成し、その半導体
装置を構成要素として高周波回路を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば１ＧＨz以
上の高周波信号を処理する半導体装置に関する。
上の高周波信号を処理する半導体装置に関する。
【０００２】
【従来の技術】近年の移動体通信などの急速な発達に対
応するために、無線部ＩＣを短い開発期間で、かつ低い
製造コストで実現する方法としてマスタスライス方式の
モノリシックマイクロ波回路（ＭＭＩＣ）が提案されて
いる。
応するために、無線部ＩＣを短い開発期間で、かつ低い
製造コストで実現する方法としてマスタスライス方式の
モノリシックマイクロ波回路（ＭＭＩＣ）が提案されて
いる。
【０００３】マスタスライス型ＭＭＩＣは半導体基板上
にあらかじめ能動素子、抵抗、容量を作り込んでおき、
その同一の半導体基板を用いて、基板上に形成される伝
送線路の構成方法を変えることにより、種々の高周波回
路を形成することが可能である。つまり、あらかじめ多
数のマスタスライス型ＭＭＩＣ用半導体基板を製作して
おき、その大量にストックされたものを用いて高周波回
路を実現するために、短開発期間、低製造コストを実現
できる。そのために、そのＭＭＩＣ用半導体基板上に
は、その基板の汎用性ができるだけ高くなるように、能
動素子、抵抗、容量の形状、サイズを決めてそれらを作
り込む必要があった。
にあらかじめ能動素子、抵抗、容量を作り込んでおき、
その同一の半導体基板を用いて、基板上に形成される伝
送線路の構成方法を変えることにより、種々の高周波回
路を形成することが可能である。つまり、あらかじめ多
数のマスタスライス型ＭＭＩＣ用半導体基板を製作して
おき、その大量にストックされたものを用いて高周波回
路を実現するために、短開発期間、低製造コストを実現
できる。そのために、そのＭＭＩＣ用半導体基板上に
は、その基板の汎用性ができるだけ高くなるように、能
動素子、抵抗、容量の形状、サイズを決めてそれらを作
り込む必要があった。
【０００４】図７および８はマスタスライス型ＭＭＩＣ
の従来例であり、米国電気電子技術者協会のシンポジウ
ム（ＩＥＥＥ １９９６ Ｍicrowave and Ｍillimeter-w
aveＣircuit Ｓymposium ）で発表されたマスタスライ
ス型ＭＭＩＣの構成図である。図７において、半導体基
板１の一面に能動素子２、抵抗２１、薄膜キャパシタの
下側電極用導体６を多数形成する。ここでは、能動素子
２を１つ、抵抗２１を２つ、薄膜キャパシタの下側電極
用導体６を３つを組み合わせて１つの組（単位セル）を
構成し、この単位セルが行、列（アレイ状）に配列形成
されている。これを共通基板として、この上面に誘電体
膜２３および接地導体２５が形成される。実現しようと
する機能回路のレイアウトに応じて使用する素子上の誘
電体膜２３および接地導体２５を開口する。接地導体２
５上に例えば１〜１０μｍ程度の厚さの誘電体膜２８を
形成し、その誘電体膜２８上に配線用導体２９を形成す
る。配線用導体２９と共通基板上の素子はスルーホール
３１で接続される。以上のように構成されたＭＭＩＣで
は電界効果トランジスタ（ＦＥＴ）などの能動素子２の
配置があらかじめ決められているので、各種回路で半導
体基板１を共通化することができ、製造コストの低減と
開発期間の短縮を実現できる。また、使用しない素子を
接地導体で覆うことにより、これら使用しない素子上に
も配線を形成できるために回路の小形化を実現できる。
の従来例であり、米国電気電子技術者協会のシンポジウ
ム（ＩＥＥＥ １９９６ Ｍicrowave and Ｍillimeter-w
aveＣircuit Ｓymposium ）で発表されたマスタスライ
ス型ＭＭＩＣの構成図である。図７において、半導体基
板１の一面に能動素子２、抵抗２１、薄膜キャパシタの
下側電極用導体６を多数形成する。ここでは、能動素子
２を１つ、抵抗２１を２つ、薄膜キャパシタの下側電極
用導体６を３つを組み合わせて１つの組（単位セル）を
構成し、この単位セルが行、列（アレイ状）に配列形成
されている。これを共通基板として、この上面に誘電体
膜２３および接地導体２５が形成される。実現しようと
する機能回路のレイアウトに応じて使用する素子上の誘
電体膜２３および接地導体２５を開口する。接地導体２
５上に例えば１〜１０μｍ程度の厚さの誘電体膜２８を
形成し、その誘電体膜２８上に配線用導体２９を形成す
る。配線用導体２９と共通基板上の素子はスルーホール
３１で接続される。以上のように構成されたＭＭＩＣで
は電界効果トランジスタ（ＦＥＴ）などの能動素子２の
配置があらかじめ決められているので、各種回路で半導
体基板１を共通化することができ、製造コストの低減と
開発期間の短縮を実現できる。また、使用しない素子を
接地導体で覆うことにより、これら使用しない素子上に
も配線を形成できるために回路の小形化を実現できる。
【０００５】さらに使用しない素子を接地導体で覆って
しまうために、接地導体上、つまり配線層に形成する受
動回路にとっては、前記使用しない能動素子などは存在
しないのと同じである。このため、配線自由度が高く、
能動素子の部分を迂回するといった余分な配線の引き回
しを避けることができ、寄生のインダクタンスや容量の
影響を軽減できる。図８（ａ），（ｂ）は共通基板上に
形成される能動素子の例であり、（ａ）は１００μｍの
ゲート幅のものをπ型に形成したゲート幅２００μｍの
ＦＥＴであり、（ｂ）は５０μｍのゲート幅のものを櫛
形に形成したゲート幅２００μｍのＦＥＴである。この
ように、従来のマスタスライス型ＭＭＩＣ用共通基板に
おいては、単位ＦＥＴのゲート幅は２００μｍ程度のサ
イズで構成されていた。
しまうために、接地導体上、つまり配線層に形成する受
動回路にとっては、前記使用しない能動素子などは存在
しないのと同じである。このため、配線自由度が高く、
能動素子の部分を迂回するといった余分な配線の引き回
しを避けることができ、寄生のインダクタンスや容量の
影響を軽減できる。図８（ａ），（ｂ）は共通基板上に
形成される能動素子の例であり、（ａ）は１００μｍの
ゲート幅のものをπ型に形成したゲート幅２００μｍの
ＦＥＴであり、（ｂ）は５０μｍのゲート幅のものを櫛
形に形成したゲート幅２００μｍのＦＥＴである。この
ように、従来のマスタスライス型ＭＭＩＣ用共通基板に
おいては、単位ＦＥＴのゲート幅は２００μｍ程度のサ
イズで構成されていた。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うなマスタスライス型ＭＭＩＣ用共通基板を用いて、比
較的信号レベルの高い高出力増幅器を実現しようとした
場合、所望の出力電力を得るために複数の単位セルを接
続してＦＥＴを合成する必要があり、ＦＥＴを合成する
ための配線等が長くなり、合成損失が大きくなるという
問題点があった。また、単位セルに形成するＦＥＴのサ
イズを大きくした別のマスタスライス型ＭＭＩＣ用共通
基板を用いてレベルの高い信号を扱う回路を実現する方
法や、同一基板上において単位セルに形成するＦＥＴの
サイズを２種類以上とする方法も考えられるが、別の共
通基板を用意しなければならないという汎用性の低下
や、レベルの低い信号を扱う回路とレベルの高い信号を
扱う回路で使用するＦＥＴが異なるために、共通基板上
での素子の使用効率が低下し、回路の集積度が低下する
という問題点があった。
うなマスタスライス型ＭＭＩＣ用共通基板を用いて、比
較的信号レベルの高い高出力増幅器を実現しようとした
場合、所望の出力電力を得るために複数の単位セルを接
続してＦＥＴを合成する必要があり、ＦＥＴを合成する
ための配線等が長くなり、合成損失が大きくなるという
問題点があった。また、単位セルに形成するＦＥＴのサ
イズを大きくした別のマスタスライス型ＭＭＩＣ用共通
基板を用いてレベルの高い信号を扱う回路を実現する方
法や、同一基板上において単位セルに形成するＦＥＴの
サイズを２種類以上とする方法も考えられるが、別の共
通基板を用意しなければならないという汎用性の低下
や、レベルの低い信号を扱う回路とレベルの高い信号を
扱う回路で使用するＦＥＴが異なるために、共通基板上
での素子の使用効率が低下し、回路の集積度が低下する
という問題点があった。
【０００７】本発明は受信機レベルの小信号を扱う高周
波回路と高出力電力増幅器等の大信号を扱う高周波回路
を同一の基板上に形成し得る極めて汎用性の高いマスタ
スライス型モノリシック高周波回路用基板の実現を目的
としている。
波回路と高出力電力増幅器等の大信号を扱う高周波回路
を同一の基板上に形成し得る極めて汎用性の高いマスタ
スライス型モノリシック高周波回路用基板の実現を目的
としている。
【０００８】
【課題を解決するための手段】本発明においては、ソー
ス、ゲート、ドレイン、ゲートの順に繰り返して並んで
いる単位トランジスタが集積され、かつ、接地導体が設
けられた基板において、前記接地導体で覆われていない
前記単位トランジスタの互いに隣接する全てのソース、
互いに隣接する全てのゲート、互いに隣接する全てのド
レインを、それぞれ結線したことを特徴とするマスタス
ライス型モノリシック高周波回路用基板によって、上記
の目的を達成する。ここで、「単位トランジスタ」と
は、隣接する１つのソース、１つのゲート、１つのドレ
インで構成されるトランジスタのことである。
ス、ゲート、ドレイン、ゲートの順に繰り返して並んで
いる単位トランジスタが集積され、かつ、接地導体が設
けられた基板において、前記接地導体で覆われていない
前記単位トランジスタの互いに隣接する全てのソース、
互いに隣接する全てのゲート、互いに隣接する全てのド
レインを、それぞれ結線したことを特徴とするマスタス
ライス型モノリシック高周波回路用基板によって、上記
の目的を達成する。ここで、「単位トランジスタ」と
は、隣接する１つのソース、１つのゲート、１つのドレ
インで構成されるトランジスタのことである。
【０００９】また、本発明においては、上記マスタスラ
イス型モノリシック高周波回路用基板を用いて形成され
るマスタスライス型モノリシック高周波回路において、
接地導体で覆われていない単位トランジスタの有する全
ゲート電極を用いてトランジスタを構成することを特徴
とする。
イス型モノリシック高周波回路用基板を用いて形成され
るマスタスライス型モノリシック高周波回路において、
接地導体で覆われていない単位トランジスタの有する全
ゲート電極を用いてトランジスタを構成することを特徴
とする。
【００１０】また、本発明においては、上記マスタスラ
イス型モノリシック高周波回路用基板を用いて形成され
るマスタスライス型モノリシック高周波回路において、
単位トランジスタの一部のみを使用するように結線した
ことを特徴とする。
イス型モノリシック高周波回路用基板を用いて形成され
るマスタスライス型モノリシック高周波回路において、
単位トランジスタの一部のみを使用するように結線した
ことを特徴とする。
【００１１】また上記マスタスライス型モノリシック高
周波回路用基板を用いて形成されるマスタスライス型モ
ノリシック高周波回路において、単位トランジスタを少
なくとも２つ以上の独立したトランジスタの組合せとな
るように結線したことを特徴とする。
周波回路用基板を用いて形成されるマスタスライス型モ
ノリシック高周波回路において、単位トランジスタを少
なくとも２つ以上の独立したトランジスタの組合せとな
るように結線したことを特徴とする。
【００１２】また、本発明においては、上記マスタスラ
イス型モノリシック高周波回路用基板を用いて形成され
るマスタスライス型モノリシック高周波回路において、
単位トランジスタを、少なくとも１つ以上のトランジス
タと、少なくとも１つ以上の信号制御素子の組合せとな
るように結線したことを特徴とする。
イス型モノリシック高周波回路用基板を用いて形成され
るマスタスライス型モノリシック高周波回路において、
単位トランジスタを、少なくとも１つ以上のトランジス
タと、少なくとも１つ以上の信号制御素子の組合せとな
るように結線したことを特徴とする。
【００１３】本発明による構成では、マスタスライス型
ＭＭＩＣ用共通基板の電力増幅用トランジスタのサイズ
を少なくとも２０dＢｍ以上の出力電力を得るサイズで
構成する。従って、この共通基板を用いて電力増幅器を
構成する場合、トランジスタを多数接続する必要は無
く、合成損失を小さく抑えることができ、良好な増幅器
特性を得ることができる。また、前記トランジスタは単
位トランジスタの配列の一部のみを結線して構成するこ
とができるために、能動素子のサイズを自由に変えるこ
とができる。さらに単位トランジスタを独立した２つ以
上の能動素子として結線することができるので、高出力
用のサイズの大きい能動素子を共通基板に形成しても、
使用できる能動素子数が少なくなることはない。従っ
て、同一の共通基板上に小信号を扱う高周波回路と大信
号を扱う高周波回路を同時に形成することができ、極め
て汎用性の高いマスタスライス型ＭＭＩＣ用共通基板を
実現できる。
ＭＭＩＣ用共通基板の電力増幅用トランジスタのサイズ
を少なくとも２０dＢｍ以上の出力電力を得るサイズで
構成する。従って、この共通基板を用いて電力増幅器を
構成する場合、トランジスタを多数接続する必要は無
く、合成損失を小さく抑えることができ、良好な増幅器
特性を得ることができる。また、前記トランジスタは単
位トランジスタの配列の一部のみを結線して構成するこ
とができるために、能動素子のサイズを自由に変えるこ
とができる。さらに単位トランジスタを独立した２つ以
上の能動素子として結線することができるので、高出力
用のサイズの大きい能動素子を共通基板に形成しても、
使用できる能動素子数が少なくなることはない。従っ
て、同一の共通基板上に小信号を扱う高周波回路と大信
号を扱う高周波回路を同時に形成することができ、極め
て汎用性の高いマスタスライス型ＭＭＩＣ用共通基板を
実現できる。
【００１４】
【発明の実施の形態】（実施の形態１）図１および２は
本発明の第１の実施の形態を示している。本実施の形態
は請求項１、４に対応する。
本発明の第１の実施の形態を示している。本実施の形態
は請求項１、４に対応する。
【００１５】図２（ａ）において、マスタスライス型Ｍ
ＭＩＣ用半導体基板上に半導体プロセスを用いて構成さ
れた単位電界効果トランジスタ（単位ＦＥＴ）の配列の
平面図を示している。この配列はソースＳ、ゲートＧ、
ドレインＤ、ゲートＧの組合せが繰り返し並んでいる構
成となっている。図２（ｂ）は等価回路であり、隣接す
る単位ＦＥＴのドレイン同士またはソース同士が結合さ
れている。本実施の形態ではゲート電極が１０本以上あ
る場合を想定している。図１（ａ）は図２のように構成
された単位ＦＥＴのすべてのソース、ドレイン、ゲート
がそれぞれ結合されている場合である。ゲートは配線導
体３０により接続され、配線導体３０は接地導体と同一
プロセスによって形成される。ソースおよびドレイン
は、接地導体２５および配線導体３０上に形成された誘
電体膜を貫くスルーホール３２を介して誘電体膜上の配
線導体２９によりそれぞれ接続されている。また、両端
のソース端子は接地導体２５で覆われ、これと電気的に
接続ている。さらに、上記の共通配線によって連結され
た単位ＦＥＴの個数は、ＦＥＴのゲートに信号を入れ、
ソースを接地し、ドレインより信号を出力する場合、出
力信号が２０dＢｍ以上になるような個数とする。以上
のような共通配線によって１つのトランジスタとして動
作する単位ＦＥＴの集団（これを以下単にＦＥＴと記
す）を構成することにより、一つのＦＥＴの出力電力が
増加するに伴い合成するＦＥＴの数が減少するので、合
成時の損失を小さくできるために良好な高周波特性を得
ることができる。なお、１つのＦＥＴが１つの単位ＦＥ
Ｔよりなる場合もある。
ＭＩＣ用半導体基板上に半導体プロセスを用いて構成さ
れた単位電界効果トランジスタ（単位ＦＥＴ）の配列の
平面図を示している。この配列はソースＳ、ゲートＧ、
ドレインＤ、ゲートＧの組合せが繰り返し並んでいる構
成となっている。図２（ｂ）は等価回路であり、隣接す
る単位ＦＥＴのドレイン同士またはソース同士が結合さ
れている。本実施の形態ではゲート電極が１０本以上あ
る場合を想定している。図１（ａ）は図２のように構成
された単位ＦＥＴのすべてのソース、ドレイン、ゲート
がそれぞれ結合されている場合である。ゲートは配線導
体３０により接続され、配線導体３０は接地導体と同一
プロセスによって形成される。ソースおよびドレイン
は、接地導体２５および配線導体３０上に形成された誘
電体膜を貫くスルーホール３２を介して誘電体膜上の配
線導体２９によりそれぞれ接続されている。また、両端
のソース端子は接地導体２５で覆われ、これと電気的に
接続ている。さらに、上記の共通配線によって連結され
た単位ＦＥＴの個数は、ＦＥＴのゲートに信号を入れ、
ソースを接地し、ドレインより信号を出力する場合、出
力信号が２０dＢｍ以上になるような個数とする。以上
のような共通配線によって１つのトランジスタとして動
作する単位ＦＥＴの集団（これを以下単にＦＥＴと記
す）を構成することにより、一つのＦＥＴの出力電力が
増加するに伴い合成するＦＥＴの数が減少するので、合
成時の損失を小さくできるために良好な高周波特性を得
ることができる。なお、１つのＦＥＴが１つの単位ＦＥ
Ｔよりなる場合もある。
【００１６】なお、ＦＥＴはバイポーラトランジスタ、
ＭＯＳトランジスタ、ＨＥＭＴなど、ＧaＡs基板やＩn
Ｐ基板やＳi基板上に形成されるいずれのデバイスであ
ってもよい。ただし、バイポーラトランジスタの場合に
は、エミッタ、ベース、コレクタは、それぞれ、ＦＥＴ
のソース、ゲート、ドレインに対応する。
ＭＯＳトランジスタ、ＨＥＭＴなど、ＧaＡs基板やＩn
Ｐ基板やＳi基板上に形成されるいずれのデバイスであ
ってもよい。ただし、バイポーラトランジスタの場合に
は、エミッタ、ベース、コレクタは、それぞれ、ＦＥＴ
のソース、ゲート、ドレインに対応する。
【００１７】（実施の形態２）図３（ａ）は本発明の第
２の実施の形態の構成図を示している。本実施の形態は
請求項１、５に対応する。
２の実施の形態の構成図を示している。本実施の形態は
請求項１、５に対応する。
【００１８】本実施の形態は図２に示した第１の実施の
形態の単位ＦＥＴの一部を接地導体２５で覆ったことを
特徴としている。図３（ｂ）は等価回路図を示してい
る。以上のように構成することにより、接地導体で覆う
部分の面積を増減させることにより、ＦＥＴのサイズを
変えることができる。従って、ＦＥＴを小信号用の小さ
いサイズと大信号用の大きいサイズとに分けて容易に実
現できるために、小信号回路と大信号回路を同一の基板
上に形成することが可能となる。
形態の単位ＦＥＴの一部を接地導体２５で覆ったことを
特徴としている。図３（ｂ）は等価回路図を示してい
る。以上のように構成することにより、接地導体で覆う
部分の面積を増減させることにより、ＦＥＴのサイズを
変えることができる。従って、ＦＥＴを小信号用の小さ
いサイズと大信号用の大きいサイズとに分けて容易に実
現できるために、小信号回路と大信号回路を同一の基板
上に形成することが可能となる。
【００１９】なお、ＦＥＴはバイポーラトランジスタ、
ＭＯＳトランジスタ、ＨＥＭＴなど、ＧaＡs基板やＩn
Ｐ基板やＳi基板上に形成されるいずれのデバイスであ
ってもよい。ただし、バイポーラトランジスタの場合に
は、エミッタ、ベース、コレクタは、それぞれ、ＦＥＴ
のソース、ゲート、ドレインに対応する。
ＭＯＳトランジスタ、ＨＥＭＴなど、ＧaＡs基板やＩn
Ｐ基板やＳi基板上に形成されるいずれのデバイスであ
ってもよい。ただし、バイポーラトランジスタの場合に
は、エミッタ、ベース、コレクタは、それぞれ、ＦＥＴ
のソース、ゲート、ドレインに対応する。
【００２０】（実施の形態３）図４（ａ）は本発明の第
３の実施の形態の構成図を示している。本実施の形態は
請求項１、５、６に対応する。
３の実施の形態の構成図を示している。本実施の形態は
請求項１、５、６に対応する。
【００２１】本実施の形態は図２に示した第１の実施の
形態のＦＥＴの一部を接地導体で覆い、ＦＥＴを構成す
るＳ-Ｇ-Ｄ-Ｇ-Ｓの組合せを少なくとも２つ以上形成
し、かつそれらが接地導体により互いに独立している。
図４（ｂ）は等価回路図を示している。以上のように構
成することにより、一列の単位ＦＥＴの配列から、２つ
以上の独立に動作するＦＥＴを形成することができる。
従って、一つのマスタスライス基板において、回路に使
用可能なＦＥＴ数を容易に増減できるので、回路の高集
積化と高出力増幅器等の大信号回路の実現を両立でき
る。
形態のＦＥＴの一部を接地導体で覆い、ＦＥＴを構成す
るＳ-Ｇ-Ｄ-Ｇ-Ｓの組合せを少なくとも２つ以上形成
し、かつそれらが接地導体により互いに独立している。
図４（ｂ）は等価回路図を示している。以上のように構
成することにより、一列の単位ＦＥＴの配列から、２つ
以上の独立に動作するＦＥＴを形成することができる。
従って、一つのマスタスライス基板において、回路に使
用可能なＦＥＴ数を容易に増減できるので、回路の高集
積化と高出力増幅器等の大信号回路の実現を両立でき
る。
【００２２】なお、独立に動作し得るＦＥＴのサイズは
同じであっても、それぞれ異なっていてもよい。また、
ＦＥＴはバイポーラトランジスタ、ＭＯＳトランジス
タ、ＨＥＭＴなど、ＧaＡs基板やＩnＰ基板やＳi基板上
に形成されるいずれのデバイスであってもよい。ただ
し、バイポーラトランジスタの場合には、エミッタ、ベ
ース、コレクタは、それぞれ、ＦＥＴのソース、ゲー
ト、ドレインに対応する。
同じであっても、それぞれ異なっていてもよい。また、
ＦＥＴはバイポーラトランジスタ、ＭＯＳトランジス
タ、ＨＥＭＴなど、ＧaＡs基板やＩnＰ基板やＳi基板上
に形成されるいずれのデバイスであってもよい。ただ
し、バイポーラトランジスタの場合には、エミッタ、ベ
ース、コレクタは、それぞれ、ＦＥＴのソース、ゲー
ト、ドレインに対応する。
【００２３】（実施の形態４）図５（ａ）は本発明の第
４の実施の形態の構成図を示している。本実施の形態は
請求項２、７に対応する。
４の実施の形態の構成図を示している。本実施の形態は
請求項２、７に対応する。
【００２４】本実施の形態は図２に示した第１の実施の
形態の単位ＦＥＴの一部を接地導体２５で覆い、かつ接
地導体２５に接するＳ-Ｇ-Ｄの単位ＦＥＴのゲートを他
の単位ＦＥＴのゲートと独立させている。図５（ｂ）は
等価回路図、図５（ｃ）は簡略化された等価回路を示し
ている。図中の破線で囲まれたＣ，Ｃ′は同一のものを
示している。以上のように構成することにより、接地導
体に接したＳ-Ｇ-ＤのＦＥＴは、ゲートに電圧を加える
ことにより、可変抵抗器として働くことが可能となり、
この単位ＦＥＴの配列全体として信号を制御できる制御
素子を含んだＦＥＴとなる。図６は可変抵抗器の抵抗を
変えたときのＦＥＴのゲート及びドレインの入力インピ
ーダンスをスミスチャート上に示したものである。ゲー
トの入力インピーダンスは可変抵抗器の抵抗値が変化し
ても変化しない。ドレインの入力インピーダンスは可変
抵抗器の抵抗値が変化すると、それにあわせてインピー
ダンス値も大きく変化する。従って、本実施の形態に示
す構成とすることにより、制御素子を含んだＦＥＴを容
易に形成することができ、かつＦＥＴの出力信号、ドレ
インの入力インピーダンスを変えることができる。
形態の単位ＦＥＴの一部を接地導体２５で覆い、かつ接
地導体２５に接するＳ-Ｇ-Ｄの単位ＦＥＴのゲートを他
の単位ＦＥＴのゲートと独立させている。図５（ｂ）は
等価回路図、図５（ｃ）は簡略化された等価回路を示し
ている。図中の破線で囲まれたＣ，Ｃ′は同一のものを
示している。以上のように構成することにより、接地導
体に接したＳ-Ｇ-ＤのＦＥＴは、ゲートに電圧を加える
ことにより、可変抵抗器として働くことが可能となり、
この単位ＦＥＴの配列全体として信号を制御できる制御
素子を含んだＦＥＴとなる。図６は可変抵抗器の抵抗を
変えたときのＦＥＴのゲート及びドレインの入力インピ
ーダンスをスミスチャート上に示したものである。ゲー
トの入力インピーダンスは可変抵抗器の抵抗値が変化し
ても変化しない。ドレインの入力インピーダンスは可変
抵抗器の抵抗値が変化すると、それにあわせてインピー
ダンス値も大きく変化する。従って、本実施の形態に示
す構成とすることにより、制御素子を含んだＦＥＴを容
易に形成することができ、かつＦＥＴの出力信号、ドレ
インの入力インピーダンスを変えることができる。
【００２５】また、本実施の形態では接地したＳ-Ｇ-Ｄ
のＦＥＴを制御素子としたが、接地したＤ-Ｇ-ＳのＦＥ
Ｔを制御素子とすることにより、ＦＥＴのソースに抵抗
を接続することと等価となるので、この方法によっても
ＦＥＴの出力信号を制御できる。
のＦＥＴを制御素子としたが、接地したＤ-Ｇ-ＳのＦＥ
Ｔを制御素子とすることにより、ＦＥＴのソースに抵抗
を接続することと等価となるので、この方法によっても
ＦＥＴの出力信号を制御できる。
【００２６】なお、ＦＥＴはバイポーラトランジスタ、
ＭＯＳトランジスタ、ＨＨＥＭＴなど、ＧaＡs基板やI
ｎP基板やＳi基板上に形成されるいずれのデバイスであ
ってもよい。ただし、バイポーラトランジスタの場合に
は、エミッタ、ベース、コレクタは、それぞれ、ＦＥＴ
のソース、ゲート、ドレインに対応する。
ＭＯＳトランジスタ、ＨＨＥＭＴなど、ＧaＡs基板やI
ｎP基板やＳi基板上に形成されるいずれのデバイスであ
ってもよい。ただし、バイポーラトランジスタの場合に
は、エミッタ、ベース、コレクタは、それぞれ、ＦＥＴ
のソース、ゲート、ドレインに対応する。
【００２７】また、本実施の形態では制御素子として動
作する接地したＳ-Ｇ-ＤのＦＥＴを単位ＦＥＴの配列の
片側のみに形成したが、請求項３記載の構成のように、
Ｓ-Ｇ-ＤのＦＥＴを単位ＦＥＴの配列の両側に構成して
もよい。以上のように構成することにより、単位ＦＥＴ
の配列に可変抵抗器が並列に２つ接続されたことと等価
となり、可変抵抗器の抵抗値を一層大きく変化できるの
でＦＥＴのドレインの入力インピーダンスも一層大きく
変化させることができる。
作する接地したＳ-Ｇ-ＤのＦＥＴを単位ＦＥＴの配列の
片側のみに形成したが、請求項３記載の構成のように、
Ｓ-Ｇ-ＤのＦＥＴを単位ＦＥＴの配列の両側に構成して
もよい。以上のように構成することにより、単位ＦＥＴ
の配列に可変抵抗器が並列に２つ接続されたことと等価
となり、可変抵抗器の抵抗値を一層大きく変化できるの
でＦＥＴのドレインの入力インピーダンスも一層大きく
変化させることができる。
【００２８】
【発明の効果】以上説明したように、本発明の半導体装
置では、マスタスライス型ＭＭＩＣ用基板の構成におい
て、トランジスタを少なくとも２０dＢｍの出力電力を
持つサイズで形成しているので、トランジスタを複数個
使用して回路を構成する場合のトランジスタの個数を減
少させて、合成損失を小さくすることができる。また、
１つのトランジスタを構成する単位トランジスタの個数
を選ぶことによって、トランジスタのサイズを自由に変
更でき、小信号レベルの回路と大信号レベルの回路を同
一の基板上に形成できる。従って、極めて汎用性の高い
マスタスライス型ＭＭＩＣ用基板を実現できる。
置では、マスタスライス型ＭＭＩＣ用基板の構成におい
て、トランジスタを少なくとも２０dＢｍの出力電力を
持つサイズで形成しているので、トランジスタを複数個
使用して回路を構成する場合のトランジスタの個数を減
少させて、合成損失を小さくすることができる。また、
１つのトランジスタを構成する単位トランジスタの個数
を選ぶことによって、トランジスタのサイズを自由に変
更でき、小信号レベルの回路と大信号レベルの回路を同
一の基板上に形成できる。従って、極めて汎用性の高い
マスタスライス型ＭＭＩＣ用基板を実現できる。
【図１】第１の実施の形態の構成と等価回路を示す図で
ある。
ある。
【図２】第１の実施の形態の単位ＦＥＴの配列と等価回
路を示す図である。
路を示す図である。
【図３】第２の実施の形態の構成と等価回路を示す図で
ある。
ある。
【図４】第３の実施の形態の構成と等価回路を示す図で
ある。
ある。
【図５】第４の実施の形態の構成と等価回路を示す図で
ある。
ある。
【図６】可変抵抗器の抵抗値を変えたときのＦＥＴの入
力インピーダンスの変化を示す図である。
力インピーダンスの変化を示す図である。
【図７】従来のマスタスライス型ＭＭＣの構成例を示す
立体図である。
立体図である。
【図８】従来のマスタスライス型ＭＭＣの構成例を示す
平面図である。
平面図である。
１…半導体基板、２…能動素子、６…薄膜キャパシタの
下側電極用導体、２１…抵抗、２３、２８…誘電体膜、
２５…接地導体、２９、３０…配線導体、３１、３２…
スルーホール。
下側電極用導体、２１…抵抗、２３、２８…誘電体膜、
２５…接地導体、２９、３０…配線導体、３１、３２…
スルーホール。
Claims (7)
- 【請求項１】ソース、ゲート、ドレイン、ゲートの順に
繰り返して並んでいる単位トランジスタが集積され、か
つ、接地導体が設けられた基板を含んでなり、前記接地
導体で覆われていない前記単位トランジスタの互いに隣
接する全てのソース、互いに隣接する全てのゲート、互
いに隣接する全てのドレインを、それぞれ結線したこと
を特徴とする半導体装置。 - 【請求項２】ソース、ゲート、ドレイン、ゲートの順に
繰り返して並んでいる単位トランジスタが集積され、か
つ、接地導体が設けられた基板を含んでなり、前記接地
導体で覆われていない前記単位トランジスタの互いに隣
接する全てのソース、互いに隣接する全てのドレイン
を、それぞれ結線し、互いに隣接する全てのゲートのう
ち片端の１つを除く全てのゲートを結線したことを特徴
とする半導体装置。 - 【請求項３】ソース、ゲート、ドレイン、ゲートの順に
繰り返して並んでいる単位トランジスタが集積され、か
つ、接地導体が設けられた基板を含んでなり、前記接地
導体で覆われていない前記単位トランジスタの互いに隣
接する全てのソース、互いに隣接する全てのドレイン
を、それぞれ結線し、互いに隣接する全てのゲートのう
ち両端の１つずつを除く全てのゲートを結線したことを
特徴とする半導体装置。 - 【請求項４】請求項１、２または３記載の半導体装置を
含んで構成される高周波回路において、すべての前記単
位トランジスタを使用するように結線したことを特徴と
する高周波回路。 - 【請求項５】請求項１、２または３記載の半導体装置を
含んで構成される高周波回路において、一部の前記単位
トランジスタのみを使用するように結線したことを特徴
とする高周波回路。 - 【請求項６】請求項１、２または３記載の半導体装置を
含んで構成される高周波回路において、少なくとも２つ
以上の独立したトランジスタの組合せが構成されるよう
に、前記単位トランジスタを結線したことを特徴とする
高周波回路。 - 【請求項７】請求項１、２または３記載の半導体装置を
含んで構成される高周波回路において、少なくとも１つ
以上のトランジスタと、少なくとも１つ以上の信号制御
素子の組合せが構成されるように、前記単位トランジス
タを結線したことを特徴とする高周波回路。
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|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
| JPH11163642A true JPH11163642A (ja) | 1999-06-18 |
| JP3657412B2 JP3657412B2 (ja) | 2005-06-08 |
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| US6867465B2 (en) | 2002-01-21 | 2005-03-15 | Elpida Memory, Inc. | Method of designing semiconductor integrated circuit device and semiconductor integrated circuit device manufactured using the same |
| JP2010074027A (ja) * | 2008-09-22 | 2010-04-02 | Nippon Telegr & Teleph Corp <Ntt> | Ｆｅｔスイッチ |
| JP2010074025A (ja) * | 2008-09-22 | 2010-04-02 | Nippon Telegr & Teleph Corp <Ntt> | 多端子半導体スイッチ |
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| US9369087B2 (en) | 2004-06-23 | 2016-06-14 | Peregrine Semiconductor Corporation | Integrated RF front end with stacked transistor switch |
| US9406695B2 (en) | 2013-11-20 | 2016-08-02 | Peregrine Semiconductor Corporation | Circuit and method for improving ESD tolerance and switching speed |
| US9419565B2 (en) | 2013-03-14 | 2016-08-16 | Peregrine Semiconductor Corporation | Hot carrier injection compensation |
| US9590674B2 (en) | 2012-12-14 | 2017-03-07 | Peregrine Semiconductor Corporation | Semiconductor devices with switchable ground-body connection |
| US9831857B2 (en) | 2015-03-11 | 2017-11-28 | Peregrine Semiconductor Corporation | Power splitter with programmable output phase shift |
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| US11476849B2 (en) | 2020-01-06 | 2022-10-18 | Psemi Corporation | High power positive logic switch |
-
1997
- 1997-12-01 JP JP32980897A patent/JP3657412B2/ja not_active Expired - Fee Related
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| US11870431B2 (en) | 2018-03-28 | 2024-01-09 | Psemi Corporation | AC coupling modules for bias ladders |
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