JPH11163343A - Semiconductor device and manufacturing method thereof - Google Patents
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 title description 9
- 229910052732 germanium Inorganic materials 0.000 claims abstract description 41
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims abstract description 41
- 239000012535 impurity Substances 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 238000002109 crystal growth method Methods 0.000 claims abstract description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 38
- 229910052710 silicon Inorganic materials 0.000 claims description 38
- 239000010703 silicon Substances 0.000 claims description 38
- 229910052785 arsenic Inorganic materials 0.000 claims description 13
- 229910021478 group 5 element Inorganic materials 0.000 claims description 9
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 8
- 238000009792 diffusion process Methods 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229910021332 silicide Inorganic materials 0.000 claims description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 239000013078 crystal Substances 0.000 abstract description 20
- 230000007547 defect Effects 0.000 abstract description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 238000002955 isolation Methods 0.000 description 6
- 229910052681 coesite Inorganic materials 0.000 description 5
- 229910052906 cristobalite Inorganic materials 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 229910052682 stishovite Inorganic materials 0.000 description 5
- 229910052905 tridymite Inorganic materials 0.000 description 5
- 238000005530 etching Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- QUZPNFFHZPRKJD-UHFFFAOYSA-N germane Chemical compound [GeH4] QUZPNFFHZPRKJD-UHFFFAOYSA-N 0.000 description 1
- 229910052986 germanium hydride Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
- 229910052720 vanadium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/82—Heterojunctions
- H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
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Abstract
(57)【要約】
【課題】 結晶欠陥を生じることなくキヤリア発生に必
要な不純物のドーピング効率を高める．
【解決手段】 半導体基板１上にゲート酸化膜２を介し
て形成したゲート電極３と、上記ゲート電極を挟んで半
導体基板に選択結晶成長法を用いて形成されたソースお
よびドレイン４とを備えた半導体装置において、上記ソ
ースおよびドレインを構成する半導体の一部もしくは全
部が、ゲルマニウムと、・族または・族の元素を不純物
として含んでおり、ゲルマニウムの含有率が１〜１０％
程度であることを特徴とする。
[PROBLEMS] To increase the doping efficiency of impurities required for carrier generation without generating crystal defects. The semiconductor device includes a gate electrode formed on a semiconductor substrate via a gate oxide film, and a source and a drain formed on the semiconductor substrate by using a selective crystal growth method with the gate electrode interposed therebetween. In the semiconductor device, part or all of the semiconductor forming the source and the drain contains germanium and an element of the group or the group as impurities, and the content of germanium is 1 to 10%.
It is characterized by the degree.
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＭＯＳ型半導体装
置に関し、特に高い電流駆動能力を実現するＭＯＳ型半
導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MOS type semiconductor device, and more particularly to a MOS type semiconductor device realizing high current driving capability.
【０００２】[0002]
【従来の技術】ＭＯＳトランジスタの高集積化に伴っ
て、ゲート長の短いトランジスタを実現するためには、
短チヤネル効果を抑えるためにソースおよびドレイン領
域と基板の接合探さを小さくする必要がある。しかし、
単純に接合深さを小さくしていったのではソース・ドレ
イン領域の拡散層抵抗が増加してしまい、トランジスタ
の電流駆動能力の向上が望めない。2. Description of the Related Art With the high integration of MOS transistors, in order to realize a transistor with a short gate length,
In order to suppress the short channel effect, it is necessary to reduce the search for the junction between the source and drain regions and the substrate. But,
If the junction depth is simply reduced, the resistance of the diffusion layer in the source / drain region increases, and it is not possible to improve the current driving capability of the transistor.
【０００３】これを克服するために、ゲート電極の側壁
に絶縁膜を形成した後にソース・ドレイン形成領域にゲ
ルマニウムや、シリコンとゲルマニウムの混晶を堆積さ
せることによってソース・ドレイン領域の抵抗を削減す
る方法が特開昭６３−１３３７９等に提案されている。
この従来例を図Ａを用いて説明する。シリコン基板１０
１の主表面上にＳｉＯ2等からなるゲート絶縁膜１０２
を介して多結晶シリコンからなるゲート電極１０３が形
成されている。１０８は、ｐチャネルであればＢ等のｐ
型を与えるIII族元素、ｎチヤネルであればＡｓあるい
はＰ等のｎ型を与えるV元素をそれぞれ不純物として添
加したゲルマニウム、あるいはゲルマニウムとシリコン
の混晶からなるソースおよびドレイン層である。In order to overcome this, the resistance of the source / drain region is reduced by depositing germanium or a mixed crystal of silicon and germanium in the source / drain formation region after forming an insulating film on the side wall of the gate electrode. A method has been proposed in JP-A-63-13379.
This conventional example will be described with reference to FIG. Silicon substrate 10
A gate insulating film 102 made of SiO2 or the like on the main surface
, A gate electrode 103 made of polycrystalline silicon is formed. 108 is p such as B for p channel
The source and drain layers are made of germanium doped with a group III element that gives a pattern, or a V element that gives an n-type such as As or P as an impurity in the case of n-channel, or a mixed crystal of germanium and silicon.
【０００４】ソースドレインの形成過程においては、ゲ
ート電極１０３を形成した後に、ゲート電極１０３の側
壁にＳｉＯ2等からなる絶縁膜１０５を形成する。さら
に、ソース・ドレインとなる領域を選択エッチングした
後、Ｂ、ＡｓやＰ等の不純物を含んだゲルマニウム、ま
たはゲルマニウムとシリコンの混晶をＣＶＤ法などによ
って選択エビタキシャル成長させる。１０６は、厚いＳ
ｉＯ2膜などからなる素子分離用絶縁膜である。この従
来のＭＯＳトランジスタは、バンドギャップの小さいゲ
ルマニウムまたはシリコンとゲルマニウムの混晶をソー
ス・ドレインに用いることで、トランジスタの寄生抵抗
を下げることを目的としているため、ソース・ドレイン
がゲルマニウムとシリコンの混晶からなる場合には、一
般的にゲルマニウムの含有量は高く、バンドギャップに
有意差を与えるためには、少なくとも２０％以上の含有
率が必要であった。In the process of forming the source and drain, after forming the gate electrode 103, an insulating film 105 made of SiO 2 or the like is formed on the side wall of the gate electrode 103. Further, after selectively etching the source / drain regions, germanium containing impurities such as B, As, and P, or a mixed crystal of germanium and silicon is selectively grown by CVD or the like. 106 is thick S
An element isolation insulating film made of an iO2 film or the like. The purpose of this conventional MOS transistor is to reduce the parasitic resistance of the transistor by using germanium having a small band gap or a mixed crystal of silicon and germanium for the source / drain, so that the source / drain is a mixture of germanium and silicon. In the case of a crystal, the content of germanium is generally high, and a content of at least 20% or more was required to give a significant difference in band gap.
【０００５】[0005]
【発明が解決しようとする課題】上述したような構造の
ＭＯＳＦＥＴは、ソース・ドレイン層の拡散層抵抗を削
減することはできるが、ソース・ドレイン層がゲルマニ
ウムで形成されていたり、多量にゲルマニウムを含むゲ
ルマニウムとシリコンとの混晶によって形成されている
ため、シリコン基板との格子定数と熱膨張係数の違いに
よって界面近傍に結晶欠陥が生じ、接合リーク電流が増
加するという欠点があった。In the MOSFET having the above-described structure, the resistance of the diffusion layer in the source / drain layers can be reduced. However, the source / drain layers are formed of germanium or a large amount of germanium is formed. Since it is formed by a mixed crystal of germanium and silicon, the crystal defect occurs near the interface due to the difference between the lattice constant and the coefficient of thermal expansion with respect to the silicon substrate, and the junction leak current increases.
【０００６】一方、ゲルマニウムを全く含まないシリコ
ンをＣＶＤ法等で選択結晶成長使用とすると、高濃度の
Ｂ、ＰやＡｓを不純物として添加しようとしても、約１
０19／ｃｍ3を上限としてドーピグ効率は上がらず、過
剰の不純物はシリコン結晶中に析出してしまい、十分に
抵抗の低いソース・ドレイン層を形成することは出来な
い。On the other hand, when silicon containing no germanium is used for selective crystal growth by CVD or the like, even if a high concentration of B, P or As is added as an impurity, it is about 1%.
Dopping efficiency does not increase up to 0 19 / cm 3 , and excessive impurities precipitate in the silicon crystal, making it impossible to form source / drain layers with sufficiently low resistance.
【０００７】[0007]
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上にゲート酸化膜を介して形成したゲート電
極と、上記ゲート電極を挟んで半導体基板に選択結晶成
長法を用いて形成されたソースおよびドレインとを備え
た半導体装置において、上記ソースおよびドレインを構
成する半導体の一部もしくは全部がゲルマニウムと、II
I族またはV族の元素を不純物として含んでり、ゲルマニ
ウムの含有率が１〜１０％程度であることを特徴とす
る。According to the present invention, there is provided a semiconductor device comprising:
A semiconductor device comprising: a gate electrode formed on a semiconductor substrate via a gate oxide film; and a source and a drain formed on the semiconductor substrate by using a selective crystal growth method with the gate electrode interposed therebetween. Some or all of the semiconductors that make up are germanium and II
It contains a Group I or V element as an impurity and has a germanium content of about 1 to 10%.
【０００８】[0008]
【作用】ＣＶＤ法等でソース・ドレイン領域のシリコン
選択結晶成長を行う場合、１〜１０％程度のゲルマニウ
ムを導入することによって、Ｂ、ＰやＡｓのドーピング
効率を１０倍以上改善することが出来る。これは、ゲル
マニウムを導入することによってシリコン結晶中に歪み
が生じ、歪みの部分に容易に不純物を取り込むことが出
来るからと考えられている。また、ゲルマニウムの濃度
が高すぎると結晶欠陥に起因した接合リーク電流が増加
する。When a silicon selective crystal is grown in a source / drain region by a CVD method or the like, the doping efficiency of B, P or As can be improved by 10 times or more by introducing about 1 to 10% of germanium. . It is considered that this is because the introduction of germanium causes distortion in the silicon crystal, and impurities can be easily taken into the distorted portion. On the other hand, if the concentration of germanium is too high, the junction leak current due to crystal defects increases.
【０００９】[0009]
【発明の実施の形態】（第１の実施形態）図１は、本発
明の第１の実施形態を示す縦断面図である。シリコン基
板１の主表面上にＳｉＯ2等からなるゲート絶縁膜２を
介して、多結晶シリコン３Ａと金属または金属シリサイ
ド３Ｂの多層膜からなるゲート電極３が形成され、ゲー
ト電極３の側面を覆うようにゲート絶縁膜側壁５が形成
されている。４は、１〜１０％程度のゲルマニウムの他
に、ｐチヤネルであればＢ等のｐ型を与えるIII族元
素、ｎチヤネルであればＡｓあるいはＰ等のｎ型を与え
るV 族元素をそれぞれ不純物として添加したシリコンか
らなるソースおよびドレイン層である。６は、厚いＳｉ
Ｏ2膜などからなる素子分離用絶縁膜である。(First Embodiment) FIG. 1 is a longitudinal sectional view showing a first embodiment of the present invention. A gate electrode 3 made of a multilayer film of polycrystalline silicon 3A and a metal or metal silicide 3B is formed on a main surface of a silicon substrate 1 via a gate insulating film 2 made of SiO2 or the like so as to cover a side surface of the gate electrode 3. A gate insulating film side wall 5 is formed. In addition to germanium of about 1 to 10%, a p-type group III element giving p-type such as B for p-channel, and a V-group element giving n-type such as As or P for n-channel as impurities, respectively. And source and drain layers made of silicon added as an impurity. 6 is thick Si
An element isolation insulating film made of an O2 film or the like.
【００１０】次に、図２ないし図４の工程断面図を用い
て、本発明によるＭＯＳトランジスタ構造を形成する方
法について述べる。図２に示すように、通常のＬＤＤ型
ＭＯＳトランジスタの製造工程と同様に、素子分離用絶
縁膜６およびゲート酸化膜２を形成した後、例えば多結
晶シリコン層３Ａと金属シリサイド層３Ｂとからなるゲ
ート電極３を形成し、ゲート電極３の側壁にＳｉＯ2等
からなる絶縁膜５を形成する。Next, a method for forming a MOS transistor structure according to the present invention will be described with reference to FIGS. As shown in FIG. 2, after forming an element isolation insulating film 6 and a gate oxide film 2 in the same manner as in a normal LDD type MOS transistor manufacturing process, for example, a polysilicon layer 3A and a metal silicide layer 3B are formed. A gate electrode 3 is formed, and an insulating film 5 made of SiO2 or the like is formed on a side wall of the gate electrode 3.
【００１１】次に、図３に示すように、シリコンの選択
エッチングによりソース・ドレインとなる領域を選択エ
ッチングする。ゲート電極３に金属シリサイドを用いな
い場合、ゲート電極３上にＳｉＯ2等の絶録膜を設けて
もソース・ドレイン領域の選択エッチングは可能であ
る。Next, as shown in FIG. 3, a region serving as a source / drain is selectively etched by selective etching of silicon. When the metal silicide is not used for the gate electrode 3, the selective etching of the source / drain region is possible even if a remarkable film such as SiO 2 is provided on the gate electrode 3.
【００１２】次に、図４に示すように、ゲルマニウム
と、ＢやＡｓやＰ等の不純物を含んだシリコンをＣＶＤ
法などによって、１〜１０％のゲルマニウムと１０20ｃ
ｍ−2以上のＢやＡｓやＰ等の不純物を含んだシリコン
層を選択エビタキシヤル成長させる。超高真空中でＳｉ
2Ｈ6ガスにＧｅＨ4およびキャリアを発生させるためのI
II族元素を含むＢ2Ｈ4またはV族元素を含む。ＰＨ3、Ａ
ｓＨ3などのガスを加えた雰囲気で反応されることによ
り、基板温度６６０℃程度でゲルマニウムとIII族元素
またはV族元素を含んだシリコン膜をシリコン基板１上
のみに選択的に成長することが出来る。このとき、シリ
コン中に少量のゲルマニウムを導入することでキャリァ
の発生に必要なIII族元素またはV族元素のドーピング効
率が向上するが、ゲルマニウムの濃度が高すぎると結晶
欠陥に起因した接合リーク電流が増加する。その場合の
ゲルマニウムの限界濃度は、成長させるシリコンの膜厚
に依存し、９００℃程度の熱処理を施した場合で、１０
ｎｍの膜厚に対して２０％程度、１００ｎｍの膜厚で５
％程度が限界である。なお、１０％以下のゲルマニウム
を含むシリコンのバンドギャップは、純粋なシリコンと
はぼ同じである。Next, as shown in FIG. 4, germanium and silicon containing impurities such as B, As, and P are deposited by CVD.
1-10% germanium and 10 20 c
A silicon layer containing m-2 or more of impurities such as B, As, and P is selectively and epitaxially grown. Si in ultra high vacuum
I for generating GeH4 and carriers in 2H6 gas
B2H4 containing Group II element or Group V element is included. PH3, A
By reacting in an atmosphere containing a gas such as sH3, a silicon film containing germanium and a group III element or a group V element can be selectively grown only on the silicon substrate 1 at a substrate temperature of about 660 ° C. . At this time, by introducing a small amount of germanium into silicon, the doping efficiency of a group III element or a group V element necessary for generation of carriers is improved. Increase. In this case, the critical concentration of germanium depends on the thickness of the silicon to be grown, and the heat treatment at about 900 ° C.
about 20% with respect to the thickness of 100 nm,
% Is the limit. Note that the band gap of silicon containing 10% or less of germanium is almost the same as that of pure silicon.
【００１３】（第２の実施形態）図５は、本発明の第２
の実施形態を示す縮断面図である。シリコン基板１の主
表面上にＳｉＯ2等からなるゲート絶縁膜２を介して多
結晶シリコンからなるゲート電極３が形成され、このゲ
ート電極３の側面を覆うようにゲート絶縁膜側壁５が形
成されている。また、Ｂ、ＰまたはＡｓなどをイオン注
入する事によって形成された１０〜５Ｏｎｍ程度のソー
ス・ドレイン拡散層７の上には、１〜１０％程度のゲル
マニウムの他に、ＰチヤネルであればＢ等のｐ型を与え
るIII族元素、ｎチヤネルであればＡｓあるいはP等のｎ
型を与えるV族元素をそれぞれ不純物として添加したシ
リコン層４が形成されている。さらに、ゲート３上に
は、シリコン層４と同一物質の膜４Ａが形成されてい
る。６は、厚いＳｉＯ2膜などからなる素子分離用絶縁
膜である。(Second Embodiment) FIG. 5 shows a second embodiment of the present invention.
It is a reduced sectional view showing an embodiment. A gate electrode 3 made of polycrystalline silicon is formed on a main surface of a silicon substrate 1 via a gate insulating film 2 made of SiO2 or the like, and a gate insulating film side wall 5 is formed so as to cover a side surface of the gate electrode 3. I have. On the source / drain diffusion layer 7 of about 10 to 50 nm formed by ion implantation of B, P or As, etc., in addition to about 1 to 10% of germanium, if a P channel is used, Group n element that gives p-type, such as n, n or n such as As or P if n-channel
A silicon layer 4 to which a group V element giving a mold is added as an impurity is formed. Further, a film 4A of the same material as the silicon layer 4 is formed on the gate 3. Reference numeral 6 denotes an isolation insulating film made of a thick SiO2 film or the like.
【００１４】次に、図６ないし図８の工程断面図を用い
て、本実施形態によるＭＯＳトランジスタ構造を形成す
る万法について述べる。図６に示すように、通常のＬＤ
Ｄ型ＭＯＳトランジスタの製造工程と同様に、素子分離
用絶縁膜６およびゲート酸化膜２を形成した後、例えば
多結晶シリコンからなるゲート電極３を形成し、ゲート
電極３によってマスクされた領域にＢ、ＰまたはＡｓな
どをイオン注入することによってソース・ドレイン拡散
層７を形成する。次に、図７に示すように、シリコン基
板１とゲート電極３上を覆うようにＣＶＤ法によりＳｉ
Ｏ2等の絶厚膜を堆積した後、反応性イオンエッチング
法などにより、ゲート絶縁膜側壁５を形成する。次に、
図８に示すように、ゲルマニウムと、ＢやＡｓやＰ等の
不純物を含んだシリコンをＣＶＤ法などによって、１〜
１０％のゲルマニウムと１０20ｃｍ-2以上のＢやＡｓや
Ｐ等の不純物を含んだシリコン層４を、イオン注入によ
って形成されたソースドレイン領域（７）上に選択エビ
タキシヤル成長させる。選択エビタキシヤル成長の方法
については第１の実施形態に記載したとおりである。ま
た、第１の実施形態と同様に、結晶欠陥のないソース・
ドレイン層を形成しようとすると結晶成長層の厚さには
限界がある。この実施形態では、結晶成長を行う前にあ
らかじめ拡散層が形成されているので、第１の実施形態
に比べてソース・ドレイン層全体の厚さを大きくするこ
とができ、更に低抵抗化が可能である。Next, the method for forming the MOS transistor structure according to the present embodiment will be described with reference to the process sectional views of FIGS. As shown in FIG.
After forming the element isolation insulating film 6 and the gate oxide film 2 in the same manner as in the manufacturing process of the D-type MOS transistor, the gate electrode 3 made of, for example, polycrystalline silicon is formed. , P or As is ion-implanted to form the source / drain diffusion layer 7. Next, as shown in FIG. 7, Si is deposited by CVD so as to cover the silicon substrate 1 and the gate electrode 3.
After depositing a thick film such as O2, the gate insulating film side wall 5 is formed by a reactive ion etching method or the like. next,
As shown in FIG. 8, germanium and silicon containing impurities such as B, As, P, etc. are
A silicon layer 4 containing 10% germanium and 10 20 cm -2 or more of impurities such as B, As and P is selectively grown on the source / drain region (7) formed by ion implantation. The method of selective epitaxial growth is as described in the first embodiment. Further, similarly to the first embodiment, a source having no crystal defects is used.
When trying to form a drain layer, there is a limit to the thickness of the crystal growth layer. In this embodiment, since the diffusion layer is formed in advance before crystal growth, the thickness of the entire source / drain layer can be made larger than in the first embodiment, and the resistance can be further reduced. It is.
【００１５】[0015]
【発明の効果】以上説明したように、本発明によれば、
ソース・ドレイン領域のシリコン中に添加するゲルマニ
ウムの量を１〜１０％に限定することによって、結晶欠
陥を生じることなくキヤリア発生に必要な不純物のドー
ピング効率を高めることが出来る。したがって、本発明
を用いることによって、電流駆動能力が高く、リーク電
流の少ないゲート長０．１μｍ以下のＭＯＳトランジス
タを実現でき、高性能かつ微細なＣＭＯＳ集程回路を実
現できる。As described above, according to the present invention,
By limiting the amount of germanium added to silicon in the source / drain regions to 1 to 10%, the doping efficiency of impurities necessary for carrier generation can be increased without generating crystal defects. Therefore, by using the present invention, it is possible to realize a MOS transistor having a high current driving capability and a small leak current with a gate length of 0.1 μm or less, and a high-performance and fine CMOS integrated circuit.
【図１】本発明の第１の実施形態を示す縦断面図であ
る。FIG. 1 is a longitudinal sectional view showing a first embodiment of the present invention.
【図２】本発明の第１の実施形態の製造工程を示す縦断
面図である。FIG. 2 is a longitudinal sectional view illustrating a manufacturing process according to the first embodiment of the present invention.
【図３】本発明の第１の実施形態の製造工程を示す縦断
面図である。FIG. 3 is a longitudinal sectional view illustrating a manufacturing process of the first embodiment of the present invention.
【図４】本発明の第１の実施形態の製造工程を示す縦断
面図である。FIG. 4 is a longitudinal sectional view showing a manufacturing process of the first embodiment of the present invention.
【図５】本発明の第２の実施形態を示す縦断面図であ
る。FIG. 5 is a longitudinal sectional view showing a second embodiment of the present invention.
【図６】本発明の第２の実施形態の製造工程を示す縦断
面図である。FIG. 6 is a longitudinal sectional view showing a manufacturing process according to a second embodiment of the present invention.
【図７】本発明の第２の実施形態の製造工程を示す縦断
面図である。FIG. 7 is a longitudinal sectional view illustrating a manufacturing process according to a second embodiment of the present invention.
【図８】本発明の第２の実施形態の製造工程を示す縦断
面図である。FIG. 8 is a longitudinal sectional view showing a manufacturing process according to the second embodiment of the present invention.
【図９】一従来例を示す縦断面図である。FIG. 9 is a longitudinal sectional view showing one conventional example.
１ シリコン基板 ２ ゲート絶縁膜 ３ ゲート電極 ３Ａ 多結晶シリコン電極 ３Ｂ 金属または金属シリサイド電極 ４、４Ａ １〜１０％程度のゲルマニウムとその他の不
純物を含むシリコン結晶成長層 ５ ゲート側壁絶縁膜 ６ 素子分離用絶縁膜 ７ ソース・ドレイン拡散層 ８ ゲルマニウムまたはシリコンとゲルマニウムの混晶
からなる結晶成長層DESCRIPTION OF SYMBOLS 1 Silicon substrate 2 Gate insulating film 3 Gate electrode 3A Polycrystalline silicon electrode 3B Metal or metal silicide electrode 4, 4A Silicon crystal growth layer containing about 1 to 10% of germanium and other impurities 5 Gate side wall insulating film 6 For element isolation Insulating film 7 Source / drain diffusion layer 8 Crystal growth layer made of germanium or mixed crystal of silicon and germanium
Claims (6)
成したゲート電極と、上記ゲート電極を挟んで半導体基
板に選択結晶成長法を用いて形成されたソースおよびド
レインとを備えた半導体装置において、上記ソースおよ
びドレインを構成する半導体の一部もしくは全部が、ゲ
ルマニウムと、III族またはV族の元素を不純物として含
んでおり、ゲルマニウムの含有率が１〜１０％程度であ
ることを特徴とする半導体装置。1. A semiconductor device comprising: a gate electrode formed on a semiconductor substrate via a gate oxide film; and a source and a drain formed on the semiconductor substrate by using a selective crystal growth method with the gate electrode interposed therebetween. A part or the whole of the semiconductor forming the source and the drain contains germanium and a group III or group V element as impurities, and a germanium content is about 1 to 10%. Semiconductor device.
イドと、多結晶シリコンの多層構造としたことを特徴と
する請求項１に記載の半導体装置。2. The semiconductor device according to claim 1, wherein said gate electrode has a multilayer structure of metal or metal silicide and polycrystalline silicon.
る場合には、III族元素を不純物として添加し、上記ソ
ース・ドレインがｎチャネルである場合には、V族元素
を不純物として添加することを特徴とする請求項１に記
載の半導体装置。3. When the source / drain is a p-channel, a group III element is added as an impurity. When the source / drain is an n-channel, a group V element is added as an impurity. The semiconductor device according to claim 1, wherein:
たはＡｓ等をイオン注入することによって形成されたソ
ース・ドレイン拡散層と、このソース・ドレイン拡散層
の上部に積層され、ゲルマニウムと、III族またはV族の
元素を不純物として含んでおり、ゲルマニウムの含有率
が１〜１０％程度であるシリコン層とによって構成した
ことを特徴とする請求項１に記載の半導体装置。4. A source / drain diffusion layer formed by ion-implanting B, P, As or the like with said source and drain, a germanium, a group III, 2. The semiconductor device according to claim 1, wherein the semiconductor device comprises a silicon layer containing a group V element as an impurity and having a germanium content of about 1 to 10%.
ン層がｐチャネルである場合には、III族元素を不純物
として添加し、上記シリコン層がｎチャネルである場合
には、V族元素を不純物として添加することを特徴とす
る請求項１に記載の半導体装置。5. When the silicon layer constituting the source / drain is a p-channel, a group III element is added as an impurity. When the silicon layer is an n-channel, a group V element is added as an impurity. The semiconductor device according to claim 1, wherein the semiconductor device is added.
ート電極を形成する工程と、上記ゲート電極の側壁に絶
縁膜を形成する工程と、ソースおよびドレイン形成領域
の一部もしくは全部にゲルマニウムと、III族またはV族
の元素を不純物として含んだシリコン膜を形成する工程
を含んでおり、上記シリコン膜中のゲルマニウムの含有
率が１〜１０％程度であることを特徴とする半導体装置
の製造方法。6. A step of forming a gate electrode on a semiconductor substrate with a gate insulating film interposed therebetween, a step of forming an insulating film on a side wall of the gate electrode, and a step of forming germanium on a part or all of a source and drain formation region. Forming a silicon film containing a group III, group V or group V element as an impurity, wherein the content of germanium in the silicon film is about 1 to 10%. Method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9343975A JPH11163343A (en) | 1997-11-28 | 1997-11-28 | Semiconductor device and manufacturing method thereof |
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| JP9343975A JPH11163343A (en) | 1997-11-28 | 1997-11-28 | Semiconductor device and manufacturing method thereof |
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|---|---|
| JPH11163343A true JPH11163343A (en) | 1999-06-18 |
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ID=18365685
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| JP9343975A Pending JPH11163343A (en) | 1997-11-28 | 1997-11-28 | Semiconductor device and manufacturing method thereof |
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| Country | Link |
|---|---|
| JP (1) | JPH11163343A (en) |
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