JPH11150245A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11150245A JPH11150245A JP9317498A JP31749897A JPH11150245A JP H11150245 A JPH11150245 A JP H11150245A JP 9317498 A JP9317498 A JP 9317498A JP 31749897 A JP31749897 A JP 31749897A JP H11150245 A JPH11150245 A JP H11150245A
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Abstract
(57)【要約】
【課題】 ＳＴＯ膜、ＢＳＴ膜、ＰＺＴ膜、Ｙ１膜を容
量絶縁膜として、また貴金属を容量電極として用いたキ
ャパシタ素子を有する半導体装置の製造する際、水素ガ
スによる熱処理が引き起こすキャパシタ素子の特性劣化
を低減させ、高い信頼性及び生産性のもとで且つ容易に
半導体装置を製造することができる半導体装置の製造方
法を提供する。 【解決手段】 半導体装置は、下部電極１２、高誘電率
の容量絶縁膜１３および上部電極１４からなるキャパシ
タ素子を有している。このキャパシタ素子を形成する
際、キャパシタ素子の下部電極１２に容量絶縁膜１３を
形成する工程以前に、少なくとも一回以上、水素を含む
ガスで半導体装置を熱処理する。
量絶縁膜として、また貴金属を容量電極として用いたキ
ャパシタ素子を有する半導体装置の製造する際、水素ガ
スによる熱処理が引き起こすキャパシタ素子の特性劣化
を低減させ、高い信頼性及び生産性のもとで且つ容易に
半導体装置を製造することができる半導体装置の製造方
法を提供する。 【解決手段】 半導体装置は、下部電極１２、高誘電率
の容量絶縁膜１３および上部電極１４からなるキャパシ
タ素子を有している。このキャパシタ素子を形成する
際、キャパシタ素子の下部電極１２に容量絶縁膜１３を
形成する工程以前に、少なくとも一回以上、水素を含む
ガスで半導体装置を熱処理する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に係り、特に高誘電率膜、または強誘電率膜を容
量絶縁膜に、貴金属を容量下部電極に用いるキャパシタ
素子を有する半導体装置の製造方法に関する。
造方法に係り、特に高誘電率膜、または強誘電率膜を容
量絶縁膜に、貴金属を容量下部電極に用いるキャパシタ
素子を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、Ｒｕ０2やＩｒ０2に代表される導
電性酸化物やその金属、及び白金等の貴金属をキャパシ
タ素子の電極材料として、またチタン酸ストロンチウム
膜（以下、ＳＴＯ膜という）あるいはチタン酸バリウム
ストロンチウム膜（以下、ＢＳＴ膜という）等の高誘電
率材料をキャパシタ素子の容量絶縁膜として応用したダ
イナミックランダムアクセスメモリ（ＤＲＡＭ）や、同
様に上記貴金属とチタン酸ジルコニウム鉛（以下、ＰＺ
Ｔ膜という）あるいはストロンチウムビスマスタンタル
オキサイド（以下、Ｙ１膜という）等の強誘電率膜を応
用したエフラム（ＦＲＡＭ）等のマイクロデバイス開発
が著しい進展を見せている。このマイクロデバイスの製
造には、前述した貴金属や、容量絶縁膜の微細加工技術
を確立する必要がある。また、一方では既存の半導体装
置の製造技術との整合性がとれるようにしなければなら
ない。
電性酸化物やその金属、及び白金等の貴金属をキャパシ
タ素子の電極材料として、またチタン酸ストロンチウム
膜（以下、ＳＴＯ膜という）あるいはチタン酸バリウム
ストロンチウム膜（以下、ＢＳＴ膜という）等の高誘電
率材料をキャパシタ素子の容量絶縁膜として応用したダ
イナミックランダムアクセスメモリ（ＤＲＡＭ）や、同
様に上記貴金属とチタン酸ジルコニウム鉛（以下、ＰＺ
Ｔ膜という）あるいはストロンチウムビスマスタンタル
オキサイド（以下、Ｙ１膜という）等の強誘電率膜を応
用したエフラム（ＦＲＡＭ）等のマイクロデバイス開発
が著しい進展を見せている。このマイクロデバイスの製
造には、前述した貴金属や、容量絶縁膜の微細加工技術
を確立する必要がある。また、一方では既存の半導体装
置の製造技術との整合性がとれるようにしなければなら
ない。
【０００３】既存技術のひとつに水素ガスによる熱処理
がある。これは、マイクロデバイスを安定に動作させる
ことを目的としている。すなわち、半導体装置の製造工
程を経ることで、増加したシリコンの界面準位密度を抑
制するため、シリコンのタングリングポンドを水素原子
で終端させる方法である。前記熱処理は、トランジス
タ、キャパシタ素子、アルミ配線を次々と形成した後、
製造工程の最終段階で施される。
がある。これは、マイクロデバイスを安定に動作させる
ことを目的としている。すなわち、半導体装置の製造工
程を経ることで、増加したシリコンの界面準位密度を抑
制するため、シリコンのタングリングポンドを水素原子
で終端させる方法である。前記熱処理は、トランジス
タ、キャパシタ素子、アルミ配線を次々と形成した後、
製造工程の最終段階で施される。
【０００４】
【発明が解決しようとする課題】ところで、従来の半導
体装置の製造方法においては、製造工程の最終段階で水
素ガスによる熱処理工程があるため、ＳＴＯ膜、ＢＳＴ
膜、ＰＺＴ膜、Ｙ１膜といった高誘電率材料や強誘電率
材料、及び導電性酸化物材料が水素ガスの還元作用を受
けることとなる。ここで、基本的に高誘電率材料や強誘
電率材料は酸化物であるため、還元作用による容量絶縁
膜の膜質劣化やリーク電流増加等の諸問題が発生する。
同様に導電性酸化物である、Ｉｒ０2やＲｕ０2も還元作
用を受けることは明らかである。また、還元作用によ
り、導電性酸化物と容量絶縁膜の界面に水分子が発生
し、水分子の圧力による容量絶縁膜の物理的破壊も生じ
るという問題もある。
体装置の製造方法においては、製造工程の最終段階で水
素ガスによる熱処理工程があるため、ＳＴＯ膜、ＢＳＴ
膜、ＰＺＴ膜、Ｙ１膜といった高誘電率材料や強誘電率
材料、及び導電性酸化物材料が水素ガスの還元作用を受
けることとなる。ここで、基本的に高誘電率材料や強誘
電率材料は酸化物であるため、還元作用による容量絶縁
膜の膜質劣化やリーク電流増加等の諸問題が発生する。
同様に導電性酸化物である、Ｉｒ０2やＲｕ０2も還元作
用を受けることは明らかである。また、還元作用によ
り、導電性酸化物と容量絶縁膜の界面に水分子が発生
し、水分子の圧力による容量絶縁膜の物理的破壊も生じ
るという問題もある。
【０００５】この発明は、以上説明した事情に鑑みてな
されたものであり、ＳＴＯ膜、ＢＳＴ膜、ＰＺＴ膜、Ｙ
１膜を容量絶縁膜として、また貴金属を容量電極として
用いたキャパシタ素子を有する半導体装置の製造する
際、水素ガスによる熱処理が引き起こすキャパシタ素子
の特性劣化を低減させ、高い信頼性及び生産性のもとで
且つ容易に半導体装置を製造することができる半導体装
置の製造方法を提供することを目的としている。
されたものであり、ＳＴＯ膜、ＢＳＴ膜、ＰＺＴ膜、Ｙ
１膜を容量絶縁膜として、また貴金属を容量電極として
用いたキャパシタ素子を有する半導体装置の製造する
際、水素ガスによる熱処理が引き起こすキャパシタ素子
の特性劣化を低減させ、高い信頼性及び生産性のもとで
且つ容易に半導体装置を製造することができる半導体装
置の製造方法を提供することを目的としている。
【０００６】
【課題を解決するための手段】請求項１に係る発明は、
高誘電率膜または強誘電率膜を用いたキャパシタ素子を
有する半導体装置の製造方法において、キャパシタ素子
の下部電極に前記高誘電率膜を形成する工程以前に、少
なくとも一回以上、水素を含むガスで半導体装置を熱処
理することを特徴とする半導体装置の製造方法を要旨と
する。
高誘電率膜または強誘電率膜を用いたキャパシタ素子を
有する半導体装置の製造方法において、キャパシタ素子
の下部電極に前記高誘電率膜を形成する工程以前に、少
なくとも一回以上、水素を含むガスで半導体装置を熱処
理することを特徴とする半導体装置の製造方法を要旨と
する。
【０００７】請求項２に係る発明は、上記高誘電率膜
が、チタン酸ストロンチウム膜、チタン酸バリウムスト
ロンチウム膜、酸化タンタルからなる群より選ばれた少
なくとも一種類から構成された膜であることを特徴とす
る請求項１記載の半導体装置の製造方法を要旨とする。
が、チタン酸ストロンチウム膜、チタン酸バリウムスト
ロンチウム膜、酸化タンタルからなる群より選ばれた少
なくとも一種類から構成された膜であることを特徴とす
る請求項１記載の半導体装置の製造方法を要旨とする。
【０００８】請求項３に係る発明は、上記強誘電率膜
が、チタン酸ジルコニウム鉛膜、ストロンチウムビスマ
スタンタルオキサイドからなる群より選ばれた少なくと
も一種類から構成された膜であることを特徴とする請求
項１記載の半導体装置の製造方法を要旨とする。
が、チタン酸ジルコニウム鉛膜、ストロンチウムビスマ
スタンタルオキサイドからなる群より選ばれた少なくと
も一種類から構成された膜であることを特徴とする請求
項１記載の半導体装置の製造方法を要旨とする。
【０００９】請求項４に係る発明は、上記キャパシタ素
子の下部電極が二酸化ルテニウム、ルテニウム、二酸化
イリジウム、イリジウム、白金からなる群より選ばれた
少なくとも一種類から構成された膜であることを特徴と
する請求項１記載の半導体装置の製造方法を要旨とす
る。
子の下部電極が二酸化ルテニウム、ルテニウム、二酸化
イリジウム、イリジウム、白金からなる群より選ばれた
少なくとも一種類から構成された膜であることを特徴と
する請求項１記載の半導体装置の製造方法を要旨とす
る。
【００１０】本発明によれば、トランジスタの安定動作
を目的とした水素ガスによる熱処理を、あらかじめ、Ｓ
ＴＯ膜、ＢＳＴ膜、ＰＺＴ膜、Ｙ１膜等の容量絶縁膜を
容量下部電極上に形成する前に行うので、原理的に前記
容量絶縁膜が還元作用を受けることはない。また、導電
性酸化物からなる容量電極は還元作用を受けても誘電性
等が変化することはないので、十分容量電極としての役
割を果たす。また、還元作用で生じた水分子は電極表面
上から脱離するため、容量絶縁膜に直接的な影響を与え
ることはない。
を目的とした水素ガスによる熱処理を、あらかじめ、Ｓ
ＴＯ膜、ＢＳＴ膜、ＰＺＴ膜、Ｙ１膜等の容量絶縁膜を
容量下部電極上に形成する前に行うので、原理的に前記
容量絶縁膜が還元作用を受けることはない。また、導電
性酸化物からなる容量電極は還元作用を受けても誘電性
等が変化することはないので、十分容量電極としての役
割を果たす。また、還元作用で生じた水分子は電極表面
上から脱離するため、容量絶縁膜に直接的な影響を与え
ることはない。
【００１１】
【発明の実施の形態】以下、図面を参照し、本発明の実
施の形態について説明する。図１は、この発明の一実施
形態に係る製造方法により製造された半導体装置の構成
を示す断面図である。本実施形態では、まず、ＬＯＣＯ
Ｓ（Ｌｏｃａｌ ０ｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉ
ｃｏｎ）等、通常の素子分離方法によりシリコン基板１
上に非活性領域であるフィールド酸化膜２を形成し、そ
れらにより取り囲まれる素子活性領域を形成する。
施の形態について説明する。図１は、この発明の一実施
形態に係る製造方法により製造された半導体装置の構成
を示す断面図である。本実施形態では、まず、ＬＯＣＯ
Ｓ（Ｌｏｃａｌ ０ｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉ
ｃｏｎ）等、通常の素子分離方法によりシリコン基板１
上に非活性領域であるフィールド酸化膜２を形成し、そ
れらにより取り囲まれる素子活性領域を形成する。
【００１２】次に、素子活性領域上にゲート酸化膜を介
したゲート電極３、容量用拡散層４、ビット線用拡散層
５等からなるＭＯＳトランジスタを形成する。このＭＯ
Ｓトランジスタがメモリセルのトランスファトランジス
タとなる。また、ワード線９をフィールド酸化膜２上に
形成する。このワード線９は隣接メモリセルのトランス
ファトランジスタのゲート電極（図示略）に接続されて
いる。そして、このゲート電極３およびワード線９を被
覆するように層間絶縁膜６を形成する。ここで、層間絶
縁膜６は公知の化学気相成長（ＣＶＤ）法によるシリコ
ン酸化膜である。
したゲート電極３、容量用拡散層４、ビット線用拡散層
５等からなるＭＯＳトランジスタを形成する。このＭＯ
Ｓトランジスタがメモリセルのトランスファトランジス
タとなる。また、ワード線９をフィールド酸化膜２上に
形成する。このワード線９は隣接メモリセルのトランス
ファトランジスタのゲート電極（図示略）に接続されて
いる。そして、このゲート電極３およびワード線９を被
覆するように層間絶縁膜６を形成する。ここで、層間絶
縁膜６は公知の化学気相成長（ＣＶＤ）法によるシリコ
ン酸化膜である。
【００１３】次に上記ＭＯＳトランジスタのビット線用
拡散層５上にコンタクト孔を開口し、このコンタクト孔
にタングステン、窒化チタン、タングステンシリサイド
等の導電性材料を埋設しビット線コンタクトプラグ７を
形成する。そして、タングステン等の導電体膜を堆積し
た後、既知のリソグラフィー及びドライエッチ工程によ
りパターニングしてビット線８を形成する。
拡散層５上にコンタクト孔を開口し、このコンタクト孔
にタングステン、窒化チタン、タングステンシリサイド
等の導電性材料を埋設しビット線コンタクトプラグ７を
形成する。そして、タングステン等の導電体膜を堆積し
た後、既知のリソグラフィー及びドライエッチ工程によ
りパターニングしてビット線８を形成する。
【００１４】次に、ビット線８を被覆する層間絶縁膜６
として再びシリコン酸化膜をＣＶＤ法により成膜し、化
学的機械研磨（ＣＭＰ）法で平坦化する。そして、容量
拡散層４上の層間絶縁膜を開口しコンタクト孔を形成す
るとともにこのコンタクト孔に燐不純物を含むポリシリ
コンを充填する。このようにして、容量コンタクトプラ
グ２０を形成する。
として再びシリコン酸化膜をＣＶＤ法により成膜し、化
学的機械研磨（ＣＭＰ）法で平坦化する。そして、容量
拡散層４上の層間絶縁膜を開口しコンタクト孔を形成す
るとともにこのコンタクト孔に燐不純物を含むポリシリ
コンを充填する。このようにして、容量コンタクトプラ
グ２０を形成する。
【００１５】次に、直流マグネトロン放電を利用したス
パッタ法により、純度９９．９％のルテニウム（Ｒｕ）
金属をターゲットにして酸素とアルゴンガスの混合ガス
を用いてルテニウム酸化膜１０を４００ｎｍの膜厚に成
膜する。そして、エッチングマスクとなる有機シリカか
らなるＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ）膜を２０
０ｎｍ塗布成膜し、既知のリソグラフィー及びドライエ
ッチ工程によりパターニングしてＳＯＧマスク１１を形
成する。
パッタ法により、純度９９．９％のルテニウム（Ｒｕ）
金属をターゲットにして酸素とアルゴンガスの混合ガス
を用いてルテニウム酸化膜１０を４００ｎｍの膜厚に成
膜する。そして、エッチングマスクとなる有機シリカか
らなるＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ）膜を２０
０ｎｍ塗布成膜し、既知のリソグラフィー及びドライエ
ッチ工程によりパターニングしてＳＯＧマスク１１を形
成する。
【００１６】次に、電子サイクロトロン共鳴によるプラ
ズマ放電（ＥＣＲ）を利用したドライエッチング装置を
用いて、ルテニウム酸化膜１０を異方性エッチングの条
件でエッチングする。ここで、エッチングに用いるガス
は、塩素と酸素の混合ガスである。本実施形態では、塩
素ガスを５〜５０％程度に調整し、ガス流量を２４０ｓ
ｃｃｍとした。このときに得られるルテニウム酸化膜の
エッチング速度は２５０ｎｍ／ｍｉｎ程度となった。そ
の後、不必要となった、ＳＯＧマスク１１を既知のエッ
チバック法を用いて除去することで下部電極１２が形成
される（図２参照）。
ズマ放電（ＥＣＲ）を利用したドライエッチング装置を
用いて、ルテニウム酸化膜１０を異方性エッチングの条
件でエッチングする。ここで、エッチングに用いるガス
は、塩素と酸素の混合ガスである。本実施形態では、塩
素ガスを５〜５０％程度に調整し、ガス流量を２４０ｓ
ｃｃｍとした。このときに得られるルテニウム酸化膜の
エッチング速度は２５０ｎｍ／ｍｉｎ程度となった。そ
の後、不必要となった、ＳＯＧマスク１１を既知のエッ
チバック法を用いて除去することで下部電極１２が形成
される（図２参照）。
【００１７】次に、窒素ガス希釈の水素を用いた熱処理
を行う。熱処理炉は常圧であり、処理温度は４００℃以
上、処理時間は４０分以上とする。この熱処理を行うこ
とにより、ルテニウム酸化膜から成る下部電極１２は完
全に還元されルテニウム金属に変わる。
を行う。熱処理炉は常圧であり、処理温度は４００℃以
上、処理時間は４０分以上とする。この熱処理を行うこ
とにより、ルテニウム酸化膜から成る下部電極１２は完
全に還元されルテニウム金属に変わる。
【００１８】次に、下部電極１２の表面を被覆するよう
に容量絶縁膜１３を形成する。ここで、この容量絶縁膜
１３はプラズマＣＶＤ法で堆積される厚さ５０ｎｍのＢ
ＳＴ膜である。このＢＳＴ膜の比誘電率は５００程度で
ある。続いて上部電極１４として膜厚２００ｎｍのルテ
ニウムを成膜する。
に容量絶縁膜１３を形成する。ここで、この容量絶縁膜
１３はプラズマＣＶＤ法で堆積される厚さ５０ｎｍのＢ
ＳＴ膜である。このＢＳＴ膜の比誘電率は５００程度で
ある。続いて上部電極１４として膜厚２００ｎｍのルテ
ニウムを成膜する。
【００１９】このようにして、シリコン基板１表面のフ
ィールド酸化膜２以外の活性領域にメモリセルを構成す
るトランスファトランジスタのゲート電極３及びソース
・ドレイン領域となる容量用拡散層４、ビット線用拡散
層５、さらに、容量用拡散層４に容量コンタクトプラグ
７を介して電気接続し情報蓄積電極となる下部電極１
２、ビット線用拡散層５にビット線コンタクトプラグ７
を介して電気接続するビット線８が形成される。そし
て、情報蓄積電極の対向電極である上部電極１４と容量
絶縁膜１３と共にスタック型のキャパシタが構成され
る。
ィールド酸化膜２以外の活性領域にメモリセルを構成す
るトランスファトランジスタのゲート電極３及びソース
・ドレイン領域となる容量用拡散層４、ビット線用拡散
層５、さらに、容量用拡散層４に容量コンタクトプラグ
７を介して電気接続し情報蓄積電極となる下部電極１
２、ビット線用拡散層５にビット線コンタクトプラグ７
を介して電気接続するビット線８が形成される。そし
て、情報蓄積電極の対向電極である上部電極１４と容量
絶縁膜１３と共にスタック型のキャパシタが構成され
る。
【００２０】本実施形態によれば、水素を用いた熱処理
は容量絶縁膜を成膜する前に行われるので容量絶縁膜が
還元されることはなく、従って、容量特性の劣化もな
い。
は容量絶縁膜を成膜する前に行われるので容量絶縁膜が
還元されることはなく、従って、容量特性の劣化もな
い。
【００２１】図４は本実施形態により容量絶縁膜形成前
に水素による熱処理を行ったキャパシタと、従来の容量
絶縁膜形成後に熱処理を行ったキャパシタの電流−電圧
特性を比較した図である。同図に示すように、容量絶縁
膜形成前に熱処理を行うことでリーク電流を抑制するこ
とができた。
に水素による熱処理を行ったキャパシタと、従来の容量
絶縁膜形成後に熱処理を行ったキャパシタの電流−電圧
特性を比較した図である。同図に示すように、容量絶縁
膜形成前に熱処理を行うことでリーク電流を抑制するこ
とができた。
【００２２】なお、上記実施形態の構成は単なる例示で
あり、強誘電率膜等の材料も特許請求の範囲に列挙した
材料の中から一例として選択したに過ぎない。本発明の
その製造方法は、上記実施形態の構成から様々の修正及
び変更を加えた半導体装置の製造方法を含むことは当然
である。
あり、強誘電率膜等の材料も特許請求の範囲に列挙した
材料の中から一例として選択したに過ぎない。本発明の
その製造方法は、上記実施形態の構成から様々の修正及
び変更を加えた半導体装置の製造方法を含むことは当然
である。
【００２３】
【発明の効果】以上説明したように、この発明によれ
ば、容量絶縁膜を成膜する前に水素ガスによる熱処理を
行うため、ＳＴＯ膜、ＢＳＴ膜、ＰＺＴ膜、Ｙ１膜を容
量絶縁膜として、また貴金属を容量電極として用いたキ
ャパシタ素子を含む半導体装置を製造する際にキャパシ
タ素子の特性劣化を回避することができ、半導体装置の
歩留まりが向上し、生産性を高めることができるという
効果がある。
ば、容量絶縁膜を成膜する前に水素ガスによる熱処理を
行うため、ＳＴＯ膜、ＢＳＴ膜、ＰＺＴ膜、Ｙ１膜を容
量絶縁膜として、また貴金属を容量電極として用いたキ
ャパシタ素子を含む半導体装置を製造する際にキャパシ
タ素子の特性劣化を回避することができ、半導体装置の
歩留まりが向上し、生産性を高めることができるという
効果がある。
【図１】 この発明の一実施形態に係る製造方法を説明
するための当該半導体装置の断面図である。
するための当該半導体装置の断面図である。
【図２】 同実施形態に係る製造方法を説明するための
同半導体装置の断面図である。
同半導体装置の断面図である。
【図３】 同実施形態に係る製造方法を説明するための
同半導体装置の断面図である。
同半導体装置の断面図である。
【図４】 同実施形態により製造されたキャパシタと従
来技術により製造されたキャパシタのキャパシタの電流
−電圧特性を示す図である。
来技術により製造されたキャパシタのキャパシタの電流
−電圧特性を示す図である。
１ シリコン基板 ２ フィールド酸化膜 ３ ゲート電極 ４ 容量用拡散層 ５ ビット線用拡散層 ６ 層間絶縁膜 ７ ビット線用コンタクトプラグ ８ ビット線 ９ ワード線 １０ ルテニウム酸化膜 １１ ＳＯＧマスク １２ 下部電極 １３ 容量絶縁膜 １４ 上部電極 ２０ 容量コンタクトプラグ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (4)
- 【請求項１】 高誘電率膜または強誘電率膜を用いたキ
ャパシタ素子を有する半導体装置の製造方法において、
キャパシタ素子の下部電極に前記高誘電率膜を形成する
工程以前に、少なくとも一回以上、水素を含むガスで半
導体装置を熱処理することを特徴とする半導体装置の製
造方法。 - 【請求項２】 上記高誘電率膜が、チタン酸ストロンチ
ウム膜、チタン酸バリウムストロンチウム膜、酸化タン
タルからなる群より選ばれた少なくとも一種類から構成
された膜であることを特徴とする請求項１記載の半導体
装置の製造方法。 - 【請求項３】 上記強誘電率膜が、チタン酸ジルコニウ
ム鉛膜、ストロンチウムビスマスタンタルオキサイドか
らなる群より選ばれた少なくとも一種類から構成された
膜であることを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項４】 上記キャパシタ素子の下部電極が二酸化
ルテニウム、ルテニウム、二酸化イリジウム、イリジウ
ム、白金からなる群より選ばれた少なくとも一種類から
構成された膜であることを特徴とする請求項１記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9317498A JPH11150245A (ja) | 1997-11-18 | 1997-11-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9317498A JPH11150245A (ja) | 1997-11-18 | 1997-11-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11150245A true JPH11150245A (ja) | 1999-06-02 |
Family
ID=18088910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9317498A Pending JPH11150245A (ja) | 1997-11-18 | 1997-11-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11150245A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001044377A (ja) * | 1999-07-26 | 2001-02-16 | Samsung Electronics Co Ltd | 三重金属配線一つのトランジスター／一つのキャパシタ及びその製造方法 |
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1997
- 1997-11-18 JP JP9317498A patent/JPH11150245A/ja active Pending
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