JPH11149376A - Ｂｏｏｔローダー回路 - Google Patents
Ｂｏｏｔローダー回路Info
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- JPH11149376A JPH11149376A JP33098397A JP33098397A JPH11149376A JP H11149376 A JPH11149376 A JP H11149376A JP 33098397 A JP33098397 A JP 33098397A JP 33098397 A JP33098397 A JP 33098397A JP H11149376 A JPH11149376 A JP H11149376A
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- 230000004044 response Effects 0.000 claims 1
- 238000001514 detection method Methods 0.000 abstract description 5
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- Stored Programmes (AREA)
Abstract
(57)【要約】
【課題】 電子機器は、通常ＣＰＵと、実装後に書き込
み可能なＲＯＭと、外部入力インターフェースを備えた
制御装置を搭載しており、さらに前記ＲＯＭとは別にＩ
ＰＬ−ＲＯＭを搭載している。別のＲＯＭが必要な制御
装置が有する欠点を除去するためになされたものであっ
て、同等の機能をより小規模の回路構成で実現し、より
柔軟な開発環境を提供することを課題とする。 【解決手段】本発明によるＢＯＯＴローダー回路は、Ｂ
ＯＯＴモードに入るかどうかを検出するＢＯＯＴ検出部
４と、各デバイスの選択信号を作るアドレスデコーダ５
と、ＲＯＭや外部入力インターフェースを選択する切替
部６、７と、各種条件でＣＰＵの停止を指示するＣＰＵ
停止制御部８とにより構成する。
み可能なＲＯＭと、外部入力インターフェースを備えた
制御装置を搭載しており、さらに前記ＲＯＭとは別にＩ
ＰＬ−ＲＯＭを搭載している。別のＲＯＭが必要な制御
装置が有する欠点を除去するためになされたものであっ
て、同等の機能をより小規模の回路構成で実現し、より
柔軟な開発環境を提供することを課題とする。 【解決手段】本発明によるＢＯＯＴローダー回路は、Ｂ
ＯＯＴモードに入るかどうかを検出するＢＯＯＴ検出部
４と、各デバイスの選択信号を作るアドレスデコーダ５
と、ＲＯＭや外部入力インターフェースを選択する切替
部６、７と、各種条件でＣＰＵの停止を指示するＣＰＵ
停止制御部８とにより構成する。
Description
【０００１】
【発明の属する技術分野】本発明はＢＯＯＴローダー回
路に関し、特に外部通信インターフェース手段を持つ制
御装置において、そのためのプログラムを保持すること
なくＲＯＭの書き込みを可能にしたＢＯＯＴローダー回
路に関する。
路に関し、特に外部通信インターフェース手段を持つ制
御装置において、そのためのプログラムを保持すること
なくＲＯＭの書き込みを可能にしたＢＯＯＴローダー回
路に関する。
【０００２】
【従来の技術】例えば携帯電話等、非常に小型な電子機
器においては、より小型化、軽量化にするための構成、
方法が思案されている。上記電子機器には、通常ＣＰＵ
と、フラッシュＲＯＭ等の実装後に書き込み可能なＲＯ
Ｍと、外部入力インターフェースを備えた制御装置を搭
載しており、この制御装置にはさらに前記ＲＯＭとは別
にＩＰＬ−ＲＯＭを搭載している。ＩＰＬ−ＲＯＭとは
イニシャル・プログラム・ローダーＲＯＭのことであ
り、前記ＲＯＭにプログラムが全く記憶されていない場
合、又はプログラムを新しいバージョンに更新する場合
に、ＣＰＵを動作させるために必要なプログラムを記憶
しておくＲＯＭのことである。前記ＩＰＬ−ＲＯＭに記
憶すべきプログラムを他のプログラムを保持するための
ＲＯＭに記憶させた場合は、ＲＯＭの書き込み作業中は
同ＲＯＭに書かれたプログラムが実行できなくなるた
め、このプログラムをＲＡＭに一旦格納してＲＡＭ上で
書き換えプログラムを実行する必要があり、もし書き換
えの途中で動作が中断するなどの不慮の事故が起きた場
合に、復旧できなくなる可能性があるため、このような
不具合を解消するためにもＩＰＬ−ＲＯＭが使用されて
いる。図4は、従来のＩＰＬ−ＲＯＭを使用する回路構
成の代表例を示すブロック図である。同図において１は
ＢＯＯＴ検出又は切替スイッチ部であって、ＩＰＬ−Ｒ
ＯＭで起動するか、前記ＲＯＭで起動するかを選択する
ための機構であり、手動の切替スイッチや、制御信号を
用いた自動操作による切り替え等を行い、結果を信号ｂ
でアドレスデコーダ２に伝達する。アドレスデコーダ２
は、ＣＰＵの制御信号群ａ及び前記信号ｂによりアドレ
スをデコードしてＩＰＬ−ＲＯＭ選択信号ｃ、実装後書
き込み可能なＲＯＭの選択信号ｄ及びその他の選択信号
ｅを出力し、３は前記ＩＰＬ−ＲＯＭである。
器においては、より小型化、軽量化にするための構成、
方法が思案されている。上記電子機器には、通常ＣＰＵ
と、フラッシュＲＯＭ等の実装後に書き込み可能なＲＯ
Ｍと、外部入力インターフェースを備えた制御装置を搭
載しており、この制御装置にはさらに前記ＲＯＭとは別
にＩＰＬ−ＲＯＭを搭載している。ＩＰＬ−ＲＯＭとは
イニシャル・プログラム・ローダーＲＯＭのことであ
り、前記ＲＯＭにプログラムが全く記憶されていない場
合、又はプログラムを新しいバージョンに更新する場合
に、ＣＰＵを動作させるために必要なプログラムを記憶
しておくＲＯＭのことである。前記ＩＰＬ−ＲＯＭに記
憶すべきプログラムを他のプログラムを保持するための
ＲＯＭに記憶させた場合は、ＲＯＭの書き込み作業中は
同ＲＯＭに書かれたプログラムが実行できなくなるた
め、このプログラムをＲＡＭに一旦格納してＲＡＭ上で
書き換えプログラムを実行する必要があり、もし書き換
えの途中で動作が中断するなどの不慮の事故が起きた場
合に、復旧できなくなる可能性があるため、このような
不具合を解消するためにもＩＰＬ−ＲＯＭが使用されて
いる。図4は、従来のＩＰＬ−ＲＯＭを使用する回路構
成の代表例を示すブロック図である。同図において１は
ＢＯＯＴ検出又は切替スイッチ部であって、ＩＰＬ−Ｒ
ＯＭで起動するか、前記ＲＯＭで起動するかを選択する
ための機構であり、手動の切替スイッチや、制御信号を
用いた自動操作による切り替え等を行い、結果を信号ｂ
でアドレスデコーダ２に伝達する。アドレスデコーダ２
は、ＣＰＵの制御信号群ａ及び前記信号ｂによりアドレ
スをデコードしてＩＰＬ−ＲＯＭ選択信号ｃ、実装後書
き込み可能なＲＯＭの選択信号ｄ及びその他の選択信号
ｅを出力し、３は前記ＩＰＬ−ＲＯＭである。
【０００３】
【発明が解決しようとする課題】しかしながら、前記制
御装置では、ＩＰＬ−ＲＯＭを必要とするから、部品点
数が増加する。又、ＲＯＭ内蔵の１チップＣＰＵの場合
には普段ほとんど使われない機能のために高速アクセス
が可能な内臓ＲＯＭを占有するという欠点があった。本
発明は上述したように従来のＢＯＯＴローダー回路の欠
点を除去するためになされたものであって、同等の機能
をより小規模の回路構成で実現し、より柔軟な開発環境
を備えたＢＯＯＴローダー回路を提供することを目的と
する。
御装置では、ＩＰＬ−ＲＯＭを必要とするから、部品点
数が増加する。又、ＲＯＭ内蔵の１チップＣＰＵの場合
には普段ほとんど使われない機能のために高速アクセス
が可能な内臓ＲＯＭを占有するという欠点があった。本
発明は上述したように従来のＢＯＯＴローダー回路の欠
点を除去するためになされたものであって、同等の機能
をより小規模の回路構成で実現し、より柔軟な開発環境
を備えたＢＯＯＴローダー回路を提供することを目的と
する。
【０００４】
【課題を解決するための手段】上述の課題を達成するた
め本発明は、ＣＰＵと、実装後書き込み可能なＲＯＭ
と、ＣＰＵの作業用ＲＡＭと、外部通信インターフェー
ス手段を持つ制御装置において、プログラムが記憶され
ていない状態のＲＯＭを実装した場合、又は、プログラ
ム更新のために旧プログラムに上書きする必要がある場
合に、ＲＯＭの内容に依存せずに外部通信インターフェ
ース手段を通して直接ＣＰＵに命令を与えて動作させ前
記制御装置がプログラムを持っていなくてもＲＯＭに書
き込むことができるように構成したことを特徴とする。
又、前記制御装置は、ＣＰＵがＲＯＭから命令を読み出
すことを検出した後にＣＰＵが応答の遅いメモリをアク
セスする時のＷＡＩＴ時間機能を使用して、外部通信イ
ンターフェイス手段を介して得たデータを命令として実
行させることを特徴とする。 又、前記制御装置は、Ｃ
ＰＵがＲＯＭから命令を読み出す際ＣＰＵの動作クロッ
クを停止させ、外部通信インターフェース手段に入力が
あった時点で、クロックを再動作させてＣＰＵにＲＯＭ
のデータの代りに外部通信インターフェースで得たデー
タを命令として実行させることを特徴とする。
め本発明は、ＣＰＵと、実装後書き込み可能なＲＯＭ
と、ＣＰＵの作業用ＲＡＭと、外部通信インターフェー
ス手段を持つ制御装置において、プログラムが記憶され
ていない状態のＲＯＭを実装した場合、又は、プログラ
ム更新のために旧プログラムに上書きする必要がある場
合に、ＲＯＭの内容に依存せずに外部通信インターフェ
ース手段を通して直接ＣＰＵに命令を与えて動作させ前
記制御装置がプログラムを持っていなくてもＲＯＭに書
き込むことができるように構成したことを特徴とする。
又、前記制御装置は、ＣＰＵがＲＯＭから命令を読み出
すことを検出した後にＣＰＵが応答の遅いメモリをアク
セスする時のＷＡＩＴ時間機能を使用して、外部通信イ
ンターフェイス手段を介して得たデータを命令として実
行させることを特徴とする。 又、前記制御装置は、Ｃ
ＰＵがＲＯＭから命令を読み出す際ＣＰＵの動作クロッ
クを停止させ、外部通信インターフェース手段に入力が
あった時点で、クロックを再動作させてＣＰＵにＲＯＭ
のデータの代りに外部通信インターフェースで得たデー
タを命令として実行させることを特徴とする。
【０００５】
【発明の実施の形態】以下、本発明を図面に示した実施
例に基づいて詳細に説明する。図1は本発明によるＢＯ
ＯＴローダー回路の概略構成例を示す図である。図1に
示す回路は、当該装置がＢＯＯＴモードとなることを検
出する機能をもつＢＯＯＴ検出部４と、その結果を受け
てＣＰＵの動作を停止するＣＰＵ停止制御部８と、各デ
バイスの選択信号を生成するアドレスデコーダ５と、Ｂ
ＯＯＴモードの選択条件を設定する切替器６及び切替器
７とを備えている。この構成において動作を説明する。
先ず、当該BOOTローダー回路を搭載した装置において、
装置がＢＯＯＴモード状態に移行するか否かは、ＢＯＯ
Ｔ検出部４がＢＯＯＴモードに入るかどうかの検出を行
い、制御信号ａのＢＯＯＴモード移行要求をリセット信
号ｃにより保持することで決定する。選択信号ｂは、Ｂ
ＯＯＴモードの解除要求としてＢＯＯＴモードから通常
モードに戻るのに使用する。制御信号ｆは、ＣＰＵのバ
ス接続による信号を示し、制御信号ｅのＣＰＵリード信
号を含み、アドレスデコーダ５によって各デバイスの選
択信号を作る。選択信号ｇは、ＲＯＭの内部選択信号を
示し、選択信号ｇと制御信号ｅとによってＲＯＭのリー
ドが検出できる。ｈは、ＲＯＭの外部選択信号であり、
切替部６によって制御信号ｉのＢＯＯＴモード信号が通
常モードの時、選択信号ｇと同じようにＢＯＯＴモード
では非選択になる。ｊは、外部入力インターフェースの
内部選択信号を示し、切替部７によって制御信号ｉが通
常モードの時、外部入力インターフェースの外部選択信
号ｋは、選択信号ｊと同じようにＢＯＯＴモードの時選
択信号ｇと同じになって前記ＲＯＭの代りに選択され
る。ＣＰＵ停止制御部８は、制御信号ｉがＢＯＯＴモー
ドにおいて、選択信号ｇはＲＯＭ選択を、又、制御信号
ｅはリード中を、更に制御信号ｄの外部入力インターフ
ェースの入力完了信号は未完了の場合のみ制御信号ｌで
ＣＰＵ停止を指示する。この時制御信号ｄが完了信号と
なり次第ＣＰＵは動作を再開して前記外部入力インター
フェースのデータを読み込み実行する。選択信号ｋはＲ
ＡＭの選択信号、選択信号ｌはその他の選択信号とし、
制御装置において必要なものを作る。制御信号ａにより
ＢＯＯＴモードにした後、外部入力インターフェースか
らＣＰＵがＲＯＭから読み込むのと同じ順番によりデー
タを入力すればＣＰＵに期待通りの動作をさせられる。
例えば、最初にＣＰＵがＲＯＭ（実際は外部入力インタ
ーフェース）からＲＡＭにデータ転送後、ＲＡＭにジャ
ンプしてＲＡＭのプログラム（ＲＯＭ書き込みプログラ
ム等）を実行するようなプログラムを送れば、ＲＡＭの
容量内で実行可能なプログラムを実行することができ
る。又、ＲＡＭの容量に余裕がない場合には、実行速度
は劣るが最後まで外部通信インターフェースを使ってＲ
ＯＭの書き込みをすることも可能である。
例に基づいて詳細に説明する。図1は本発明によるＢＯ
ＯＴローダー回路の概略構成例を示す図である。図1に
示す回路は、当該装置がＢＯＯＴモードとなることを検
出する機能をもつＢＯＯＴ検出部４と、その結果を受け
てＣＰＵの動作を停止するＣＰＵ停止制御部８と、各デ
バイスの選択信号を生成するアドレスデコーダ５と、Ｂ
ＯＯＴモードの選択条件を設定する切替器６及び切替器
７とを備えている。この構成において動作を説明する。
先ず、当該BOOTローダー回路を搭載した装置において、
装置がＢＯＯＴモード状態に移行するか否かは、ＢＯＯ
Ｔ検出部４がＢＯＯＴモードに入るかどうかの検出を行
い、制御信号ａのＢＯＯＴモード移行要求をリセット信
号ｃにより保持することで決定する。選択信号ｂは、Ｂ
ＯＯＴモードの解除要求としてＢＯＯＴモードから通常
モードに戻るのに使用する。制御信号ｆは、ＣＰＵのバ
ス接続による信号を示し、制御信号ｅのＣＰＵリード信
号を含み、アドレスデコーダ５によって各デバイスの選
択信号を作る。選択信号ｇは、ＲＯＭの内部選択信号を
示し、選択信号ｇと制御信号ｅとによってＲＯＭのリー
ドが検出できる。ｈは、ＲＯＭの外部選択信号であり、
切替部６によって制御信号ｉのＢＯＯＴモード信号が通
常モードの時、選択信号ｇと同じようにＢＯＯＴモード
では非選択になる。ｊは、外部入力インターフェースの
内部選択信号を示し、切替部７によって制御信号ｉが通
常モードの時、外部入力インターフェースの外部選択信
号ｋは、選択信号ｊと同じようにＢＯＯＴモードの時選
択信号ｇと同じになって前記ＲＯＭの代りに選択され
る。ＣＰＵ停止制御部８は、制御信号ｉがＢＯＯＴモー
ドにおいて、選択信号ｇはＲＯＭ選択を、又、制御信号
ｅはリード中を、更に制御信号ｄの外部入力インターフ
ェースの入力完了信号は未完了の場合のみ制御信号ｌで
ＣＰＵ停止を指示する。この時制御信号ｄが完了信号と
なり次第ＣＰＵは動作を再開して前記外部入力インター
フェースのデータを読み込み実行する。選択信号ｋはＲ
ＡＭの選択信号、選択信号ｌはその他の選択信号とし、
制御装置において必要なものを作る。制御信号ａにより
ＢＯＯＴモードにした後、外部入力インターフェースか
らＣＰＵがＲＯＭから読み込むのと同じ順番によりデー
タを入力すればＣＰＵに期待通りの動作をさせられる。
例えば、最初にＣＰＵがＲＯＭ（実際は外部入力インタ
ーフェース）からＲＡＭにデータ転送後、ＲＡＭにジャ
ンプしてＲＡＭのプログラム（ＲＯＭ書き込みプログラ
ム等）を実行するようなプログラムを送れば、ＲＡＭの
容量内で実行可能なプログラムを実行することができ
る。又、ＲＡＭの容量に余裕がない場合には、実行速度
は劣るが最後まで外部通信インターフェースを使ってＲ
ＯＭの書き込みをすることも可能である。
【０００６】図2に本発明に係るＢＯＯＴローダー回路
の動作フローチャートの１例を示す。 制御装置のリセ
ットが解除されＣＰＵが起動する前にスイッチ又は決め
られた制御信号によって通常モードか、ＢＯＯＴモード
に設定されるかを決める。通常モードとは、ＣＰＵが普
通にＲＯＭを読み出して動作するモードである。ＢＯＯ
Ｔモードとは、ＣＰＵがＲＯＭを読み出そうとした時に
限って以下に説明する操作を施し、ＣＰＵのその他の動
作に関しては通常モードと同じ動作をするモードであ
る。ＢＯＯＴモードで、且つＣＰＵがＲＯＭを読み出そ
うとした事を検出した場合に、本発明はＣＰＵがＲＯＭ
の読み出しを完了する前にＣＰＵを止めて外部通信イン
ターフェースにデータが入力されるまで待つ。更に、入
力されたデータをＲＯＭのデータの代りにＣＰＵのデー
タバスに出力した後、ＣＰＵの動作を再開させる。そこ
で、ＣＰＵに外部通信インターフェースのデータを命令
として実行させる事によって、ＩＰＬ−ＲＯＭ無しでＣ
ＰＵを動作させることを目的としている。そして、これ
を応用することによりＲＯＭの書き込みが可能となる。
の動作フローチャートの１例を示す。 制御装置のリセ
ットが解除されＣＰＵが起動する前にスイッチ又は決め
られた制御信号によって通常モードか、ＢＯＯＴモード
に設定されるかを決める。通常モードとは、ＣＰＵが普
通にＲＯＭを読み出して動作するモードである。ＢＯＯ
Ｔモードとは、ＣＰＵがＲＯＭを読み出そうとした時に
限って以下に説明する操作を施し、ＣＰＵのその他の動
作に関しては通常モードと同じ動作をするモードであ
る。ＢＯＯＴモードで、且つＣＰＵがＲＯＭを読み出そ
うとした事を検出した場合に、本発明はＣＰＵがＲＯＭ
の読み出しを完了する前にＣＰＵを止めて外部通信イン
ターフェースにデータが入力されるまで待つ。更に、入
力されたデータをＲＯＭのデータの代りにＣＰＵのデー
タバスに出力した後、ＣＰＵの動作を再開させる。そこ
で、ＣＰＵに外部通信インターフェースのデータを命令
として実行させる事によって、ＩＰＬ−ＲＯＭ無しでＣ
ＰＵを動作させることを目的としている。そして、これ
を応用することによりＲＯＭの書き込みが可能となる。
【０００７】外部通信インターフェースには大別してパ
ラレルインターフェースとシリアルインターフェースと
があるが、このインターフェース以降の動作は同様であ
り、以下の例ではシリアルインターフェースにより説明
する。図３は本発明を内蔵した制御装置の外部通信イン
ターフェースをＲＳ２３２Ｃのシリアルインターフェー
スによりパソコンと接続してＲＯＭにプログラムを書き
込む時の実施例を示す概略構成図である。同図は、制御
装置のＣＰＵを動作させるプログラムを送るパソコン９
と、本発明を利用した制御装置１０とで構成し、その他
装置に必要な回路群１１は本発明の説明とは無関係な部
分をまとめたものである。パソコン９と制御装置１０は
ＲＳ２３２Ｃ規格のシリアルインターフェースｍにより
接続し、レベル変換部１２においてＲＳ２３２Ｃの電圧
レベルを制御装置の電圧レベルに変換し、シリアル受信
インターフェース１３において入力データａをパラレル
データに変換してＢＯＯＴモードの時は前記パラレルデ
ータを制御信号ｆのＣＰＵバスの中のデータバスに出力
する。ＢＯＯＴローダー回路１４は本発明によるもので
あり、信号線を表す記号は図１と対応させている。この
例ではシリアル入力データａをシステムリセット回路１
５によるリセット信号ｃのタイミングで保持して、入力
データが０の時ＢＯＯＴモード、１の時通常モードにな
るものとする。ｋはシリアルインターフェースの選択信
号、ｄはシリアルインターフェースの受信フラグ、ｌは
ＣＰＵ１６の停止信号、ｎはＲＡＭ１７の選択信号、ｈ
はＲＯＭ１８の選択信号、ｐは制御装置の選択信号であ
る。又、この例ではＣＰＵリード信号ｅとＲＡＭ選択信
号ｋによりＢＯＯＴモード解除信号ｂを作っており、Ｃ
ＰＵ１６がＲＡＭ１７を読み込もうとした時にＢＯＯＴ
モードを解除するようになっているが、他の条件で解除
信号ｂを作ってもよい。
ラレルインターフェースとシリアルインターフェースと
があるが、このインターフェース以降の動作は同様であ
り、以下の例ではシリアルインターフェースにより説明
する。図３は本発明を内蔵した制御装置の外部通信イン
ターフェースをＲＳ２３２Ｃのシリアルインターフェー
スによりパソコンと接続してＲＯＭにプログラムを書き
込む時の実施例を示す概略構成図である。同図は、制御
装置のＣＰＵを動作させるプログラムを送るパソコン９
と、本発明を利用した制御装置１０とで構成し、その他
装置に必要な回路群１１は本発明の説明とは無関係な部
分をまとめたものである。パソコン９と制御装置１０は
ＲＳ２３２Ｃ規格のシリアルインターフェースｍにより
接続し、レベル変換部１２においてＲＳ２３２Ｃの電圧
レベルを制御装置の電圧レベルに変換し、シリアル受信
インターフェース１３において入力データａをパラレル
データに変換してＢＯＯＴモードの時は前記パラレルデ
ータを制御信号ｆのＣＰＵバスの中のデータバスに出力
する。ＢＯＯＴローダー回路１４は本発明によるもので
あり、信号線を表す記号は図１と対応させている。この
例ではシリアル入力データａをシステムリセット回路１
５によるリセット信号ｃのタイミングで保持して、入力
データが０の時ＢＯＯＴモード、１の時通常モードにな
るものとする。ｋはシリアルインターフェースの選択信
号、ｄはシリアルインターフェースの受信フラグ、ｌは
ＣＰＵ１６の停止信号、ｎはＲＡＭ１７の選択信号、ｈ
はＲＯＭ１８の選択信号、ｐは制御装置の選択信号であ
る。又、この例ではＣＰＵリード信号ｅとＲＡＭ選択信
号ｋによりＢＯＯＴモード解除信号ｂを作っており、Ｃ
ＰＵ１６がＲＡＭ１７を読み込もうとした時にＢＯＯＴ
モードを解除するようになっているが、他の条件で解除
信号ｂを作ってもよい。
【０００８】ＣＰＵ１６の停止信号ｍをＣＰＵ１６のＷ
ＡＩＴ信号にした例を請求項２に示し、停止可能なＣＰ
Ｕクロックにした例を請求項３に示す。ＲＯＭ１８を書
き込むためには、パソコン９からブレーク・キャラクタ
の送信などの手段により信号ａを０にした状態におい
て、制御装置１０の電源を入れるか、又はシステムリセ
ット回路１５においてリセットすることで制御装置１０
は前述のようにＢＯＯＴモードになる。そこで、ＣＰＵ
１６がＲＯＭ１８からデータを読み込むのと同じ順序で
パソコン９から制御信号ｍを通してＩＰＬプログラムを
ＲＡＭ１７に書き込むプログラムを送り、最後にＲＡＭ
１７に書いたプログラムの実行アドレスにジャンップす
る命令を送る。更に、ＣＰＵ１６はＲＡＭ１７上のプロ
グラムをリードして実行しようとすることで、この時点
においてＲＡＭリードが発生しＢＯＯＴモードが解除さ
れてＲＡＭ１７のプログラムが動き出す。後はＲＡＭ１
７上のプログラムでＲＯＭ１８にプログラムを書き込む
ことができる。
ＡＩＴ信号にした例を請求項２に示し、停止可能なＣＰ
Ｕクロックにした例を請求項３に示す。ＲＯＭ１８を書
き込むためには、パソコン９からブレーク・キャラクタ
の送信などの手段により信号ａを０にした状態におい
て、制御装置１０の電源を入れるか、又はシステムリセ
ット回路１５においてリセットすることで制御装置１０
は前述のようにＢＯＯＴモードになる。そこで、ＣＰＵ
１６がＲＯＭ１８からデータを読み込むのと同じ順序で
パソコン９から制御信号ｍを通してＩＰＬプログラムを
ＲＡＭ１７に書き込むプログラムを送り、最後にＲＡＭ
１７に書いたプログラムの実行アドレスにジャンップす
る命令を送る。更に、ＣＰＵ１６はＲＡＭ１７上のプロ
グラムをリードして実行しようとすることで、この時点
においてＲＡＭリードが発生しＢＯＯＴモードが解除さ
れてＲＡＭ１７のプログラムが動き出す。後はＲＡＭ１
７上のプログラムでＲＯＭ１８にプログラムを書き込む
ことができる。
【０００９】
【発明の効果】本発明は以上説明した如く構成するもの
であるから、回路規模の縮小化やソフトウェア開発手段
の多様化を実現する上で著しい効果を発揮する。
であるから、回路規模の縮小化やソフトウェア開発手段
の多様化を実現する上で著しい効果を発揮する。
【図１】本発明によるＢＯＯＴローダー回路の１例を示
す概略構成図
す概略構成図
【図２】本発明による動作フローチャートの１例を示す
構成図
構成図
【図３】本発明によるＢＯＯＴローダー回路をシリアル
インターフェースに適用した場合の１実施例を示す概略
構成図
インターフェースに適用した場合の１実施例を示す概略
構成図
【図４】従来のＩＰＬ−ＲＯＭを内蔵する回路例を示す
構成図
構成図
１・・・ＢＯＯＴ検出又は切替スイッチ部、 ２・・
・アドレスデコーダ、３・・・ＩＰＬ−ＲＯＭ、 ４
・・・ＢＯＯＴ検出部、５・・・アドレスデコーダ、
６・・・切替部、 ７・・・切替部、８・・・ＣＰ
Ｕ停止制御部、 ９・・・パソコン、 １０・・・
制御装置、 １１・・・その他装置に必要な回路群、
１２・・・レベル変換部、１３・・・シリアル受信イ
ンターフェース、１４・・・ＢＯＯＴローダー回路、
１５・・・システムリセット回路、１６・・・ＣＰ
Ｕ、 １７・・・ＲＡＭ、 １８・・・ＲＯＭ
・アドレスデコーダ、３・・・ＩＰＬ−ＲＯＭ、 ４
・・・ＢＯＯＴ検出部、５・・・アドレスデコーダ、
６・・・切替部、 ７・・・切替部、８・・・ＣＰ
Ｕ停止制御部、 ９・・・パソコン、 １０・・・
制御装置、 １１・・・その他装置に必要な回路群、
１２・・・レベル変換部、１３・・・シリアル受信イ
ンターフェース、１４・・・ＢＯＯＴローダー回路、
１５・・・システムリセット回路、１６・・・ＣＰ
Ｕ、 １７・・・ＲＡＭ、 １８・・・ＲＯＭ
Claims (3)
- 【請求項１】ＣＰＵと、実装後書き込み可能な不揮発性
メモリ（以下ＲＯＭと称する）と、ＣＰＵの作業用ＲＡ
Ｍと、外部通信インターフェース手段を持つ制御装置に
おいて、プログラムが記憶されていない状態のＲＯＭを
実装した場合又はプログラム更新のために旧プログラム
に上書きする必要がある場合に、ＲＯＭの内容に依存せ
ずに外部通信インターフェース手段を通して直接ＣＰＵ
に命令を与えて動作させ前記制御装置がプログラムをも
っていなくてもＲＯＭに書き込むことができるように構
成したことを特徴とするＢＯＯＴローダー回路。 - 【請求項２】ＣＰＵがＲＯＭから命令を読み出すことを
検出した後にＣＰＵが応答の遅いメモリをアクセスする
時のＷＡＩＴ時間を使用して、外部通信インターフェー
ス手段を介して得たデータを命令として実行させること
を特徴とする請求項1記載のＢＯＯＴローダー回路。 - 【請求項３】ＣＰＵがＲＯＭから命令を読み出す際ＣＰ
Ｕの動作クロックを停止させ、外部通信インターフェー
ス手段に入力があった時点でクロックを再動作させてＣ
ＰＵにＲＯＭのデータの代わりに外部通信インターフェ
ースで得たデータを命令として実行させることを特徴と
する請求項1記載のＢＯＯＴローダー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33098397A JPH11149376A (ja) | 1997-11-14 | 1997-11-14 | Ｂｏｏｔローダー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33098397A JPH11149376A (ja) | 1997-11-14 | 1997-11-14 | Ｂｏｏｔローダー回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11149376A true JPH11149376A (ja) | 1999-06-02 |
Family
ID=18238533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33098397A Pending JPH11149376A (ja) | 1997-11-14 | 1997-11-14 | Ｂｏｏｔローダー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11149376A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001216164A (ja) * | 2000-02-02 | 2001-08-10 | Canon Inc | プロセッサシステム及びその起動方法 |
| WO2001097056A1 (fr) * | 2000-06-14 | 2001-12-20 | Seiko Epson Corporation | Circuit integre et procede d'ecriture dans une memoire remanente a l'interieur d'un circuit integre |
| US7130913B2 (en) | 1999-03-11 | 2006-10-31 | Realtime Data Llc | System and methods for accelerated data storage and retrieval |
| US7161506B2 (en) | 1998-12-11 | 2007-01-09 | Realtime Data Llc | Systems and methods for data compression such as content dependent data compression |
| US7181608B2 (en) | 2000-02-03 | 2007-02-20 | Realtime Data Llc | Systems and methods for accelerated loading of operating systems and application programs |
| US7376772B2 (en) | 2000-02-03 | 2008-05-20 | Realtime Data Llc | Data storewidth accelerator |
| US7386046B2 (en) | 2001-02-13 | 2008-06-10 | Realtime Data Llc | Bandwidth sensitive data compression and decompression |
| US7395345B2 (en) | 1999-03-11 | 2008-07-01 | Realtime Data Llc | System and methods for accelerated data storage and retrieval |
| US7400274B2 (en) | 2000-10-03 | 2008-07-15 | Realtime Data Llc | System and method for data feed acceleration and encryption |
| US8692695B2 (en) | 2000-10-03 | 2014-04-08 | Realtime Data, Llc | Methods for encoding and decoding data |
| US9143546B2 (en) | 2000-10-03 | 2015-09-22 | Realtime Data Llc | System and method for data feed acceleration and encryption |
-
1997
- 1997-11-14 JP JP33098397A patent/JPH11149376A/ja active Pending
Cited By (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7352300B2 (en) | 1998-12-11 | 2008-04-01 | Realtime Data Llc | Data compression systems and methods |
| US10033405B2 (en) | 1998-12-11 | 2018-07-24 | Realtime Data Llc | Data compression systems and method |
| US8933825B2 (en) | 1998-12-11 | 2015-01-13 | Realtime Data Llc | Data compression systems and methods |
| US7378992B2 (en) | 1998-12-11 | 2008-05-27 | Realtime Data Llc | Content independent data compression method and system |
| US7161506B2 (en) | 1998-12-11 | 2007-01-09 | Realtime Data Llc | Systems and methods for data compression such as content dependent data compression |
| US9054728B2 (en) | 1998-12-11 | 2015-06-09 | Realtime Data, Llc | Data compression systems and methods |
| US7358867B2 (en) | 1998-12-11 | 2008-04-15 | Realtime Data Llc | Content independent data compression method and system |
| US7130913B2 (en) | 1999-03-11 | 2006-10-31 | Realtime Data Llc | System and methods for accelerated data storage and retrieval |
| US7321937B2 (en) | 1999-03-11 | 2008-01-22 | Realtime Data Llc | System and methods for accelerated data storage and retrieval |
| US9116908B2 (en) | 1999-03-11 | 2015-08-25 | Realtime Data Llc | System and methods for accelerated data storage and retrieval |
| US7415530B2 (en) | 1999-03-11 | 2008-08-19 | Realtime Data Llc | System and methods for accelerated data storage and retrieval |
| US10019458B2 (en) | 1999-03-11 | 2018-07-10 | Realtime Data Llc | System and methods for accelerated data storage and retrieval |
| US7395345B2 (en) | 1999-03-11 | 2008-07-01 | Realtime Data Llc | System and methods for accelerated data storage and retrieval |
| JP2001216164A (ja) * | 2000-02-02 | 2001-08-10 | Canon Inc | プロセッサシステム及びその起動方法 |
| US8880862B2 (en) | 2000-02-03 | 2014-11-04 | Realtime Data, Llc | Systems and methods for accelerated loading of operating systems and application programs |
| US7376772B2 (en) | 2000-02-03 | 2008-05-20 | Realtime Data Llc | Data storewidth accelerator |
| US9792128B2 (en) | 2000-02-03 | 2017-10-17 | Realtime Data, Llc | System and method for electrical boot-device-reset signals |
| US7181608B2 (en) | 2000-02-03 | 2007-02-20 | Realtime Data Llc | Systems and methods for accelerated loading of operating systems and application programs |
| WO2001097056A1 (fr) * | 2000-06-14 | 2001-12-20 | Seiko Epson Corporation | Circuit integre et procede d'ecriture dans une memoire remanente a l'interieur d'un circuit integre |
| US6766408B2 (en) | 2000-06-14 | 2004-07-20 | Seiko Epson Corporation | Semiconductor integrated circuit and method for writing into non-volatile memory using a program received by external communication |
| US9859919B2 (en) | 2000-10-03 | 2018-01-02 | Realtime Data Llc | System and method for data compression |
| US7400274B2 (en) | 2000-10-03 | 2008-07-15 | Realtime Data Llc | System and method for data feed acceleration and encryption |
| US10419021B2 (en) | 2000-10-03 | 2019-09-17 | Realtime Data, Llc | Systems and methods of data compression |
| US10284225B2 (en) | 2000-10-03 | 2019-05-07 | Realtime Data, Llc | Systems and methods for data compression |
| US9141992B2 (en) | 2000-10-03 | 2015-09-22 | Realtime Data Llc | Data feed acceleration |
| US9143546B2 (en) | 2000-10-03 | 2015-09-22 | Realtime Data Llc | System and method for data feed acceleration and encryption |
| US9667751B2 (en) | 2000-10-03 | 2017-05-30 | Realtime Data, Llc | Data feed acceleration |
| US8692695B2 (en) | 2000-10-03 | 2014-04-08 | Realtime Data, Llc | Methods for encoding and decoding data |
| US9967368B2 (en) | 2000-10-03 | 2018-05-08 | Realtime Data Llc | Systems and methods for data block decompression |
| US7417568B2 (en) | 2000-10-03 | 2008-08-26 | Realtime Data Llc | System and method for data feed acceleration and encryption |
| US8934535B2 (en) | 2001-02-13 | 2015-01-13 | Realtime Data Llc | Systems and methods for video and audio data storage and distribution |
| US9769477B2 (en) | 2001-02-13 | 2017-09-19 | Realtime Adaptive Streaming, LLC | Video data compression systems |
| US8867610B2 (en) | 2001-02-13 | 2014-10-21 | Realtime Data Llc | System and methods for video and audio data distribution |
| US9762907B2 (en) | 2001-02-13 | 2017-09-12 | Realtime Adaptive Streaming, LLC | System and methods for video and audio data distribution |
| US10212417B2 (en) | 2001-02-13 | 2019-02-19 | Realtime Adaptive Streaming Llc | Asymmetric data decompression systems |
| US8929442B2 (en) | 2001-02-13 | 2015-01-06 | Realtime Data, Llc | System and methods for video and audio data distribution |
| US7386046B2 (en) | 2001-02-13 | 2008-06-10 | Realtime Data Llc | Bandwidth sensitive data compression and decompression |
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