JPH11135738A - フラッシュメモリ内蔵マイクロコンピュータ - Google Patents
フラッシュメモリ内蔵マイクロコンピュータInfo
- Publication number
- JPH11135738A JPH11135738A JP29734197A JP29734197A JPH11135738A JP H11135738 A JPH11135738 A JP H11135738A JP 29734197 A JP29734197 A JP 29734197A JP 29734197 A JP29734197 A JP 29734197A JP H11135738 A JPH11135738 A JP H11135738A
- Authority
- JP
- Japan
- Prior art keywords
- erasing
- chips
- flash memory
- microcomputer
- wafer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000002184 metal Substances 0.000 claims abstract 3
- 238000009792 diffusion process Methods 0.000 claims 1
Landscapes
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Microcomputers (AREA)
- Read Only Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 フラッシュメモリ消去を複数のチップで同時
に行い、ウェハーテスト時間を短縮する。 【解決手段】 フラッシュメモリ内蔵マイコンに消去パ
ッド１２，１２，…を並列に設け、ウェハー上において
複数チップ１，２，…の前記専用パッド１２，１２，…
同志を金属配線１３で並列に接続し、複数のチップ１，
２，…のフラッシュメモリ消去処理を同時に行う。
に行い、ウェハーテスト時間を短縮する。 【解決手段】 フラッシュメモリ内蔵マイコンに消去パ
ッド１２，１２，…を並列に設け、ウェハー上において
複数チップ１，２，…の前記専用パッド１２，１２，…
同志を金属配線１３で並列に接続し、複数のチップ１，
２，…のフラッシュメモリ消去処理を同時に行う。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータに関し、特にフラッシュメモリ内蔵マイクロコンピ
ュータに関する。
ータに関し、特にフラッシュメモリ内蔵マイクロコンピ
ュータに関する。
【０００２】
【従来の技術】マイクロコンピュータ（以下マイコンと
いう）のフラッシュメモリは、セルアレイブロック単位
で電気的に消去するようにして大容量・高集積を可能と
する電気的に書き込み消去可能な不揮発性メモリであ
る。
いう）のフラッシュメモリは、セルアレイブロック単位
で電気的に消去するようにして大容量・高集積を可能と
する電気的に書き込み消去可能な不揮発性メモリであ
る。
【０００３】フラッシュメモリセルの構造を図４に示
す。図４において、フラッシュメモリセルは、外部と電
気的に接続されたコントロールゲート３１，ドレイン３
３，ソース３４と、ウェル３５と、これらすべてとは電
気的に絶縁されたフローティングゲート３２とからなっ
ており、このフローティングゲート３２に帯電される電
荷量を制御することでセルトランジスタのしきい値電圧
を変更し、ビット情報が書き込まれる。
す。図４において、フラッシュメモリセルは、外部と電
気的に接続されたコントロールゲート３１，ドレイン３
３，ソース３４と、ウェル３５と、これらすべてとは電
気的に絶縁されたフローティングゲート３２とからなっ
ており、このフローティングゲート３２に帯電される電
荷量を制御することでセルトランジスタのしきい値電圧
を変更し、ビット情報が書き込まれる。
【０００４】ところでメモリへのビット情報の書き込み
時には、書き込み対象となるセルにのみドレイン３３に
低電圧（約５Ｖ）、コントロールゲート３１に高電圧
（約１０Ｖ）、ソース３４に接地電圧（０Ｖ）が印加さ
れるが、ソース３４、ドレイン３３間の電位差が原因と
なり、ドレイン３３の近傍にはインパクト・イオンゼー
ションによりホットキャリアが発生する。このホットキ
ャリアは、コントロールゲート３１との容量結合によっ
て電圧を引き上げられたフローティングゲート３２にト
ンネリングを起こして流れ込む。初期状態が一定であれ
ば、書き込み時間を制御することでセルトランジスタの
しきい値電圧を任意の値とすることができる。
時には、書き込み対象となるセルにのみドレイン３３に
低電圧（約５Ｖ）、コントロールゲート３１に高電圧
（約１０Ｖ）、ソース３４に接地電圧（０Ｖ）が印加さ
れるが、ソース３４、ドレイン３３間の電位差が原因と
なり、ドレイン３３の近傍にはインパクト・イオンゼー
ションによりホットキャリアが発生する。このホットキ
ャリアは、コントロールゲート３１との容量結合によっ
て電圧を引き上げられたフローティングゲート３２にト
ンネリングを起こして流れ込む。初期状態が一定であれ
ば、書き込み時間を制御することでセルトランジスタの
しきい値電圧を任意の値とすることができる。
【０００５】消去時には、消去対象となるセルアレイも
しくはチップ内全てのセルトランジスタに対して、コン
トロールゲート３１に低電圧（約５Ｖ）、ソース３４に
高電圧（約１０Ｖ）、ウェル３５に接地電圧（０Ｖ）を
印加し、ドレイン３３をオープンとする。すると、ソー
ス３４とウェル３５間の電圧差によるインパクト・イオ
ンゼーションとなり、ソース３４の近傍にはホットキャ
リアが発生し、コントロールゲート３１との容量結合に
よって電圧が引き下げられたフローティングゲートに対
してトンネリングを起こすようになる。
しくはチップ内全てのセルトランジスタに対して、コン
トロールゲート３１に低電圧（約５Ｖ）、ソース３４に
高電圧（約１０Ｖ）、ウェル３５に接地電圧（０Ｖ）を
印加し、ドレイン３３をオープンとする。すると、ソー
ス３４とウェル３５間の電圧差によるインパクト・イオ
ンゼーションとなり、ソース３４の近傍にはホットキャ
リアが発生し、コントロールゲート３１との容量結合に
よって電圧が引き下げられたフローティングゲートに対
してトンネリングを起こすようになる。
【０００６】これによりフローティングゲート３２から
電荷が流出し、フローティングゲート３２とソース３４
の電位差が一定以下になると、フローティングゲート３
２の電荷の流出と流入が釣り合い、セルトランジスタの
しきい値が一定値に収束する。このことによりＦＬＡＳ
Ｈ−ＲＯＭセルアレイの消去が完了する。
電荷が流出し、フローティングゲート３２とソース３４
の電位差が一定以下になると、フローティングゲート３
２の電荷の流出と流入が釣り合い、セルトランジスタの
しきい値が一定値に収束する。このことによりＦＬＡＳ
Ｈ−ＲＯＭセルアレイの消去が完了する。
【０００７】
【発明が解決しようとする課題】しかしながら、拡散完
了時のフローティングゲートの電荷量によっては、ＦＬ
ＡＳＨ−ＲＯＭセルアレイ全てのセルのしきい値が前記
の一定値に収束するまでに数１０秒を要する場合があ
る。また特殊用途のＦＬＡＳＨ−ＲＯＭ内蔵マイコンに
よっては保持特性の強化や拡散コストの削減等の理由に
より、前記のような拡散完了直後に限らず、図５に示す
ようにそれぞれのチップ１，２，…に対し通常の消去動
作において１０秒以上消去時間を要するデバイスも存在
する。
了時のフローティングゲートの電荷量によっては、ＦＬ
ＡＳＨ−ＲＯＭセルアレイ全てのセルのしきい値が前記
の一定値に収束するまでに数１０秒を要する場合があ
る。また特殊用途のＦＬＡＳＨ−ＲＯＭ内蔵マイコンに
よっては保持特性の強化や拡散コストの削減等の理由に
より、前記のような拡散完了直後に限らず、図５に示す
ようにそれぞれのチップ１，２，…に対し通常の消去動
作において１０秒以上消去時間を要するデバイスも存在
する。
【０００８】このような消去時間に１０秒以上を要する
消去処理を図５に示すような従来のフローでウェハーＰ
ｆｗ検査を行うと、１チップの測定の中に１つ又はそれ
以上の消去処理が含まれることになり、拡散ウェハーロ
ットを処理するには莫大な時間を費やしてしまうという
問題がある。
消去処理を図５に示すような従来のフローでウェハーＰ
ｆｗ検査を行うと、１チップの測定の中に１つ又はそれ
以上の消去処理が含まれることになり、拡散ウェハーロ
ットを処理するには莫大な時間を費やしてしまうという
問題がある。
【０００９】もっとも、過去にウェハー上にテスト回路
を金属配線を形成し、多数のチップを並列に動作させる
という方法が公表されているが（特開昭５７−７１３６
号参照）、この方法は、本来テストの対象である半導体
素子を用いてテストを行うという本質的な矛盾があり、
現在の拡散技術では、有限の確率で存在する結晶欠陥等
でテスト回路が動作不能となれば、そのテスト対象とな
るチップが全てテスト不能になるという致命的な欠点が
存在する。
を金属配線を形成し、多数のチップを並列に動作させる
という方法が公表されているが（特開昭５７−７１３６
号参照）、この方法は、本来テストの対象である半導体
素子を用いてテストを行うという本質的な矛盾があり、
現在の拡散技術では、有限の確率で存在する結晶欠陥等
でテスト回路が動作不能となれば、そのテスト対象とな
るチップが全てテスト不能になるという致命的な欠点が
存在する。
【００１０】本発明の目的は、消去処理に長時間を要す
るにもかかわらず、ウェハー検査時間の短縮を可能とし
たフラッシュメモリ内蔵マイコンを提供することにあ
る。
るにもかかわらず、ウェハー検査時間の短縮を可能とし
たフラッシュメモリ内蔵マイコンを提供することにあ
る。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明によるフラッシュメモリ内蔵マイコンにおい
ては、チップ上に消去パッドを備え、ウェハー上の複数
チップは、前記消去パッド同志が並列に接続されている
ものである。
め、本発明によるフラッシュメモリ内蔵マイコンにおい
ては、チップ上に消去パッドを備え、ウェハー上の複数
チップは、前記消去パッド同志が並列に接続されている
ものである。
【００１２】また、ウェハーの拡散処理において、同時
に露光されるチップの消去パッドのみが並列に接続され
ているものである。
に露光されるチップの消去パッドのみが並列に接続され
ているものである。
【００１３】また、ウェハーの全てのチップの消去パッ
ドが並列に接続されているものである。
ドが並列に接続されているものである。
【００１４】また、スクライブ線上全面に形成された多
層金属配線に、各チップの消去パッドが並列に接続され
ているものである。
層金属配線に、各チップの消去パッドが並列に接続され
ているものである。
【００１５】フラッシュメモリ消去処理においては、接
地電圧，低電圧，高電圧の３種類の電圧がチップに一定
時間印加されればよい。従って、これらの電圧を印加す
るための専用パッドをチップ内に設け、同一ウェハー上
の複数のチップの専用パッド同志を金属配線で接続する
ことにより、複数のチップのフラッシュメモリ消去処理
を同時に行うことが可能となり、ウェハー検査にかかる
時間を短縮することができる。
地電圧，低電圧，高電圧の３種類の電圧がチップに一定
時間印加されればよい。従って、これらの電圧を印加す
るための専用パッドをチップ内に設け、同一ウェハー上
の複数のチップの専用パッド同志を金属配線で接続する
ことにより、複数のチップのフラッシュメモリ消去処理
を同時に行うことが可能となり、ウェハー検査にかかる
時間を短縮することができる。
【００１６】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００１７】図１を参照すると、複数のチップ１，２，
…のそれぞれに対し、消去パッド１２を設け、各消去パ
ッド１２，１２，…を金属配線１３に並列に接続する。
ウェハーの拡散処理において同時に露光されるチップ間
に、パッド１２，１２，…を並列に接続する金属配線１
３を配線することは非常に容易である。
…のそれぞれに対し、消去パッド１２を設け、各消去パ
ッド１２，１２，…を金属配線１３に並列に接続する。
ウェハーの拡散処理において同時に露光されるチップ間
に、パッド１２，１２，…を並列に接続する金属配線１
３を配線することは非常に容易である。
【００１８】本発明のＦＬＡＳＨ−ＲＯＭ内蔵マイコン
においては、図２に示すようにＦＬＡＳＨ−ＲＯＭの消
去以外の処理を従来どおりチップ１，チップ２，…のそ
れぞれについて１チップずつ行い、ＦＬＡＳＨ−ＲＯＭ
の消去においては、金属配線１３を介して印加電圧を複
数のチップ１，２，…の消去パッド１２，１２，…に供
給することにより複数のチップのＦＬＡＳＨ−ＲＯＭ消
去を同時に行うことが可能となり、テストタイムを大巾
に削減できる。
においては、図２に示すようにＦＬＡＳＨ−ＲＯＭの消
去以外の処理を従来どおりチップ１，チップ２，…のそ
れぞれについて１チップずつ行い、ＦＬＡＳＨ−ＲＯＭ
の消去においては、金属配線１３を介して印加電圧を複
数のチップ１，２，…の消去パッド１２，１２，…に供
給することにより複数のチップのＦＬＡＳＨ−ＲＯＭ消
去を同時に行うことが可能となり、テストタイムを大巾
に削減できる。
【００１９】本発明によれば、複数の電圧印加のみを金
属配線１３で供給するだけで何ら信号検出の必要がな
く、かつ従来のテストに比べ非常に時間のかかるＦＬＡ
ＳＨ−ＲＯＭの消去のみを対象とすることで容易かつ効
果が大となっている。
属配線１３で供給するだけで何ら信号検出の必要がな
く、かつ従来のテストに比べ非常に時間のかかるＦＬＡ
ＳＨ−ＲＯＭの消去のみを対象とすることで容易かつ効
果が大となっている。
【００２０】なお、さらに数本の制御信号を同様に金属
配線によって複数のチップの専用パッドに供給すること
によりチップ消去のみでなくＦＬＡＳＨ−ＲＯＭのセル
ブロック単位の消去に本発明を適用することは極めて容
易である。
配線によって複数のチップの専用パッドに供給すること
によりチップ消去のみでなくＦＬＡＳＨ−ＲＯＭのセル
ブロック単位の消去に本発明を適用することは極めて容
易である。
【００２１】また、図３に示すように３層以上の多層配
線フラッシュメモリ内蔵マイコンの場合、スクライブ線
上全面に、それぞれ高電圧、低電圧、接地電圧を供給す
るための金属配線２３ａ，２３ｂ，２３ｃをチップ１，
２，…間に形成し、各チップ１，２，…の消去パッド２
２，２２，…同志を並列につなげば、ウェハー検査時間
の短縮にあわせて大電流を必要とするフラッシュメモリ
消去時における金属配線の劣化の危険性を少なくし、金
属配線の抵抗を下げ、電圧工かを小さくし、ウェハー全
体におけるチップ消去の並列化を容易にすることができ
る。
線フラッシュメモリ内蔵マイコンの場合、スクライブ線
上全面に、それぞれ高電圧、低電圧、接地電圧を供給す
るための金属配線２３ａ，２３ｂ，２３ｃをチップ１，
２，…間に形成し、各チップ１，２，…の消去パッド２
２，２２，…同志を並列につなげば、ウェハー検査時間
の短縮にあわせて大電流を必要とするフラッシュメモリ
消去時における金属配線の劣化の危険性を少なくし、金
属配線の抵抗を下げ、電圧工かを小さくし、ウェハー全
体におけるチップ消去の並列化を容易にすることができ
る。
【００２２】
【発明の効果】第１の効果は、ＦＬＡＳＨ−ＲＯＭ内蔵
マイコンのウェハーテストにかかる時間を節約できる点
である。
マイコンのウェハーテストにかかる時間を節約できる点
である。
【００２３】その理由は、本発明により金属配線を介し
て印加電圧を複数のチップに供給することにより、従来
１チップのテスト中に１回以上行わなければならなくな
った時間のかかるＦＬＡＳＨ−ＲＯＭ消去行程を複数の
チップで同時に行えるからである。
て印加電圧を複数のチップに供給することにより、従来
１チップのテスト中に１回以上行わなければならなくな
った時間のかかるＦＬＡＳＨ−ＲＯＭ消去行程を複数の
チップで同時に行えるからである。
【図１】本発明のフラッシュメモリ内蔵マイコンの一実
施例を示す概要図である。
施例を示す概要図である。
【図２】本発明の一実施例のフラッシュメモリ内蔵マイ
コンのテストフローチャートである。
コンのテストフローチャートである。
【図３】（Ａ）は、本発明のフラッシュメモリ内蔵マイ
コンの第２の実施例を示す概要図である。（Ｂ）は
（Ａ）のＡ−Ａ’における断面図である。
コンの第２の実施例を示す概要図である。（Ｂ）は
（Ａ）のＡ−Ａ’における断面図である。
【図４】従来のフラッシュメモリセル構造を示す断面概
要図である。
要図である。
【図５】従来のフラッシュメモリ内蔵マイコンのテスト
フローチャートである。
フローチャートである。
１，２，… チップ １２ 消去パッド １３ 金属配線 ２１ 消去パッド ２３ａ，２３ｂ，２３ｃ 金属配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ１１Ｃ 29/00 ６７５ Ｇ１１Ｃ 17/00 ６１２Ｚ Ｈ０１Ｌ 21/82 Ｈ０１Ｌ 21/82 Ｄ
Claims (4)
- 【請求項１】 チップ上に消去パッドを備え、ウェハー
上の複数チップは、前記消去パッド同志が並列に接続さ
れていることを特徴とするフラッシュメモリ内蔵マイク
ロコンピュータ。 - 【請求項２】 ウェハーの拡散処理において、同時に露
光されるチップの消去パッドのみが並列に接続されてい
ることを特徴とする請求項１に記載のフラッシュメモリ
内蔵マイクロコンピュータ。 - 【請求項３】 ウェハーの全てのチップの消去パッドが
並列に接続されていることを特徴とする請求項１に記載
のフラッシュメモリ内蔵マイクロコンピュータ。 - 【請求項４】 スクライブ線上全面に形成された多層金
属配線に、各チップの消去パッドが並列に接続されてい
ることを特徴とする請求項３に記載のフラッシュメモリ
内蔵マイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29734197A JPH11135738A (ja) | 1997-10-29 | 1997-10-29 | フラッシュメモリ内蔵マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29734197A JPH11135738A (ja) | 1997-10-29 | 1997-10-29 | フラッシュメモリ内蔵マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11135738A true JPH11135738A (ja) | 1999-05-21 |
Family
ID=17845271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29734197A Pending JPH11135738A (ja) | 1997-10-29 | 1997-10-29 | フラッシュメモリ内蔵マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11135738A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5240291B2 (ja) * | 2008-03-25 | 2013-07-17 | 凸版印刷株式会社 | 不揮発性半導体メモリ素子および半導体装置 |
-
1997
- 1997-10-29 JP JP29734197A patent/JPH11135738A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5240291B2 (ja) * | 2008-03-25 | 2013-07-17 | 凸版印刷株式会社 | 不揮発性半導体メモリ素子および半導体装置 |
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