JPH11134246A

JPH11134246A - データ処理システム及びデータ処理システムにおける記憶装置からのデータ入力方法

Info

Publication number: JPH11134246A
Application number: JP9301308A
Authority: JP
Inventors: Hajime Usami; 元宇佐美
Original assignee: Brother Industries Ltd
Current assignee: Brother Industries Ltd
Priority date: 1997-10-31
Filing date: 1997-10-31
Publication date: 1999-05-21
Also published as: US6209049B1

Abstract

(57)【要約】【課題】共通のハードウェア構成及びソフトウェア構
成で、システムのデータバス幅と同じデータバス幅、あ
るいはシステムのデータバス幅よりも少ないデータバス
幅の何れのデータバス幅でも記憶装置に対するアクセス
の可能なデータ処理システムを提供すること。【解決手段】メモリマップ上のＲＯＭ領域を、３２ビ
ットバスモードでリードする領域と、１６ビットバスモ
ードでリードする領域の双方に、アドレスの一部が互い
に重なるように設定する。そして、３２ビットバスモー
ドでリードする領域に対する３２ビットのデータのリー
ドを行って、上位１６ビットが無効なデータある場合に
は、ＲＯＭ２ａが１個だけ実装されていると判断し、以
後は１６ビットバスモードでリードする領域に対するア
クセスを行う。また、このＲＯＭの個数判定の結果をモ
ードレジスタ２２に書き込む。そして、セレクタ２１に
よりモードレジスタ２２に書き込まれた結果を読み取
り、ＲＯＭ２ａが１個だけ実装されている場合には、ア
ドレスＡ１をＲＯＭ２ａの最上位のアドレス端子ＲＡ２
１に供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フラッシュＲＯＭ
等の記憶装置に記憶させたデータを、ＣＰＵ等により所
定のビット幅で入力するデータ処理システム及びデータ
処理システムにおける記憶装置からのデータ入力方法の
技術分野に属するものである。

【０００２】

【従来の技術】従来、ＣＰＵを備えたデータ処理システ
ムにおいては、ＣＰＵに所定の制御処理を実行させるた
めの制御プログラムを記録したプログラム用ＲＯＭと、
制御処理の際に参照されるデータを記録したデータ用Ｒ
ＯＭと、制御処理の際に作業領域等としてデータの入出
力が行われるＲＡＭと、外部との間のデータの入出力を
ハードウェア的に実行する入出力インターフェース等が
備えられている。

【０００３】これらの各装置は、ＣＰＵがアクセス可能
なアドレス空間において、互いの領域が重複しないよう
に夫々アドレスが割り当てられており、ＣＰＵによる各
装置へのアクセスは、アドレスデータを出力することに
より行われる。

【０００４】しかしながら、個々の記憶装置が有するア
ドレス空間は、一般にＣＰＵがアクセス可能な全アドレ
ス空間よりも小さいので、通常はＣＰＵと各記憶装置と
の間にアドレスデコーダを配置し、ＣＰＵから出力され
たアドレスデータに基づいて、各記憶装置内のアドレス
を生成する処理が行われる。

【０００５】また、入出力データについても、ＣＰＵが
有する入出力データバス幅と、各記憶装置のデータバス
幅が異なることがあるため、複数の記憶装置を並べて配
置すると共に、アドレスのデコードを行って、ＣＰＵが
有する入出力データ幅に合致させる構成が採用されてい
る。

【０００６】例えば、３２ビットＣＰＵにおいては、デ
ータバス幅は３２ビットであるが、前記プログラム用ま
たはデータ用ＲＯＭのデータバス幅は、現在入手可能な
ものは最大で１６ビット幅であり、従来は２個のＲＯＭ
を並べて３２ビットのデータバス幅を実現していた。

【０００７】

【発明が解決しようとする課題】しかしながら、前記従
来のデータ処理システムにおいては、必要なＲＯＭの容
量が極僅かであるにも拘わらず、上述のようなデータバ
ス幅の要請から常に２個のＲＯＭを設けなければなら
ず、無駄が生じるという問題があった。

【０００８】プリンタ装置を例に挙げて説明すると、プ
リンタ装置においては、ユーザからの要請に基づいて、
ユーザ毎に特定の用途のデータ用ＲＯＭを装着すること
がある。例えば紙厚の厚い特殊な紙にしかプリントを行
わないユーザに対しては、定着温度を通常よりも高くす
るために、変更用のデータをデータ用ＲＯＭに記憶さ
せ、当該データ用ＲＯＭを装着する。また、特殊な言語
の文字をプリントするために、その文字のフォントデー
タをデータ用ＲＯＭに記憶させることもある。

【０００９】このような特定用途のデータのサイズは、
ユーザの仕様に応じて大きく異なり、あるユーザにおい
ては１Ｍバイト程度のデータが必要である一方で、他の
ユーザにおいては０．５Ｍバイト程度で済むこともあ
る。

【００１０】従って、１Ｍバイト程度のデータが必要な
場合には、０．５ＭバイトのＲＯＭを２個用いれば良い
が、０．５Ｍバイト程度で済む場合でも、上述のように
ＣＰＵのデータ幅との関係から、０．５ＭバイトのＲＯ
Ｍを２個用いる必要があった。また、もう一つの理由と
して、０．５Ｍバイト以下のフラッシュメモリの入手が
困難であった。

【００１１】この問題を解決するためには、ユーザ毎に
ハードウェア構成を変え、また、ソフトウェア的にもＣ
ＰＵに少ないデータバス幅でデータ入力を行わせるよう
に構成を変えることも考えられるが、ハードウェア及び
ソフトウェア共に構成を変えなければならないため、コ
ストが上昇するという問題があった。

【００１２】そこで、本発明は、前記問題点を解決し、
共通のハードウェア構成及びソフトウェア構成で、シス
テムのデータバス幅と同じデータバス幅、あるいはシス
テムのデータバス幅よりも少ないデータバス幅の何れの
データバス幅でも記憶装置に対するアクセスの可能なデ
ータ処理システム及びデータ処理システムにおける記憶
装置からのデータ入力方法を提供することを課題として
いる。

【００１３】

【課題を解決するための手段】請求項１に記載のデータ
処理システムは、前記課題を解決するために、処理デー
タの入力モードを、全アドレス空間の所定領域毎に、第
１のビット単位で行う第１モードと、第１のビット単位
よりも少ない第２のビット単位での複数の入力により第
１のビット単位分の入力を行う第２モードとを切り換え
るデータ処理装置と、処理データの出力を第２のビット
単位で行う記憶装置と、記憶装置に対するアドレスデー
タの変換を行うアドレスデータ変換装置とを備えたデー
タ処理システムであって、前記データ処理装置は、前記
全アドレス空間の所定領域に割り当てられた外部装置を
選択する為のアドレスデータの出力を行うアドレスデー
タ出力手段と、前記記憶装置の個数を判定する判定手段
と、前記判定結果に基づき、前記第１モードによる第１
領域又は第２モードによる第２領域との何れか一方の領
域にて、前記記憶装置から処理データを入力する処理デ
ータ入力手段とを備え、前記アドレスデータ変換装置
は、前記第１又は第２領域に相当する前記データ処理装
置からのアドレスデータに基づき、複数の記憶装置に前
記第１のビット単位分に相当する処理データの出力を行
わせ、又は第２のビット単位毎に処理データの出力を行
わせる為に必要なアドレスデータを抽出して前記記憶装
置に出力するアドレスデータ抽出手段と、前記アドレス
データに基づいて前記記憶装置の選択信号を出力する選
択手段とを備え、前記記憶装置は、前記アドレスデータ
抽出手段とアドレスデータ線により接続され、前記デー
タ処理装置と処理データ線により接続された接続手段
に、少なくとも一つ接続されていることを特徴とする。

【００１４】請求項１に記載のデータ処理システムによ
れば、データ処理装置の判定手段により、記憶装置の個
数が第１のビット単位の処理データの入力が可能な個数
であると判定された場合には、処理データ入力により第
１モードで第１領域にて前記記憶装置から処理データが
入力される。即ち、データ処理装置からは、第１領域に
相当するアドレスデータが出力されるので、アドレスデ
ータ変換装置は、アドレスデータ抽出手段により、複数
の記憶装置に第１のビット単位分に相当する処理データ
の出力を行わせるために必要なアドレスデータを抽出し
て前記記憶装置に出力する。また、このアドレスデータ
に基づいて前記記憶装置の選択信号が選択手段により出
力される。これに対し、前記記憶装置からは、第１のビ
ット単位分に相当する処理データが出力され、前記デー
タ処理装置において入力される。

【００１５】一方、データ処理装置の判定手段により、
記憶装置の個数が第１のビット単位の処理データの入力
が不可能な個数であると判定された場合には、処理デー
タ入力により第２モードで第２領域にて前記記憶装置か
ら処理データが入力される。即ち、データ処理装置から
は、第２領域に相当するアドレスデータが出力されるの
で、アドレスデータ変換装置は、アドレスデータ抽出手
段により、記憶装置に第２のビット単位分に相当する処
理データの出力を行わせるために必要なアドレスデータ
を抽出して前記記憶装置に出力する。また、このアドレ
スデータに基づいて前記記憶装置の選択信号が選択手段
により出力される。これに対し、前記記憶装置からは、
第２のビット単位分に相当する処理データが出力され、
前記データ処理装置において入力される。そして、前記
データ処理装置は、複数回に亘って前記アドレスデータ
を出力するため、第２のビット単位での入力が複数回行
われ、第２のビット単位での複数の入力により第１のビ
ット単位分の入力が行われることになる。

【００１６】以上のように、本発明によれば、データ処
理装置に処理データ線を介して接続された接続手段に、
どのような個数で記憶装置を接続したとしても、その個
数に応じたビット単位で第１のビット単位分の入力が行
われるため、記憶装置の必要な容量が少ない場合には、
記憶装置の個数を減少させて無駄を省くことができる。

【００１７】請求項２に記載のデータ処理システムは、
前記請求項１に記載のデータ処理システムにおいて、前
記第１のビット単位は、前記第２のビット単位の倍数で
あり、前記アドレスデータ変換装置のアドレスデータ抽
出手段は、当該倍数の値を表現可能なビット数分の下位
アドレスデータを最上位ビット側に揃えて前記記憶装置
に対するアドレスデータを生成することを特徴とする。

【００１８】請求項２に記載のデータ処理システムによ
れば、第１のビット単位でデータを読み取る場合のアド
レスの進み方は、第２のビット単位でデータを読み取る
場合のアドレスの進み方の倍数分の進み方となる。従っ
て、第１のビット単位でデータを読み取るように記憶装
置の最下位アドレスのアドレッシングを行った場合に、
第２のビット単位でのデータの読み取りを行うために
は、記憶装置の全アドレスをシフトさせるような変換手
段が必要となる。しかしながら、本発明は、前記倍数の
値を表現可能なビット数分の下位アドレスデータを最上
位ビット側に揃えて前記記憶装置に対するアドレスデー
タを生成するので、記憶装置の最下位アドレスのアドレ
ッシングを変更することなく第２のビット単位でのデー
タの読み取りが可能となる。この際、記憶装置の最上位
アドレス端子に前記下位アドレスデータが入力されるこ
とになるため、第２のビット単位でのデータの読み取り
を行う場合には、記憶装置の使用可能な容量が減少する
ことになるが、第２のビット単位でのデータの読み取り
を行う場合とは、記憶装置の必要な容量が少ない場合な
ので、支障はない。

【００１９】請求項３に記載のデータ処理システムは、
前記課題を解決するために、請求項１または請求項２に
記載のデータ処理システムにおいて、前記データ処理装
置は、前記判定手段の判定結果に基づいて、前記記憶装
置から入力する処理データのビット幅を決定するビット
幅決定手段を更に備え、前記アドレスデータ変換装置
は、前記ビット幅決定手段により決定されたビット幅に
ついての情報を記憶するビット幅情報記憶手段を更に備
え、前記アドレスデータ抽出手段は、前記ビット幅情報
記憶手段に記憶されたビット幅情報に基づいて、複数の
記憶装置に前記第１のビット単位分に相当する処理デー
タの出力を行わせる為に必要なアドレスデータ、又は第
２のビット単位毎に処理データの出力を行わせる為に必
要なアドレスデータの何れかを選択する、ことを特徴と
する。

【００２０】請求項３に記載のデータ処理システムによ
れば、データ処理装置のビット幅決定手段は、前記判定
手段の判定結果に基づいて、前記記憶装置から入力する
処理データのビット幅を決定する。そして、このように
決定されたビット幅についての情報は、ビット幅情報記
憶手段に記憶される。一方、アドレスデータ変換装置の
アドレスデータ抽出手段は、前記ビット情報記憶手段に
記憶されたビット幅についての情報に基づいて、複数の
記憶装置に前記第１のビット単位分に相当する処理デー
タの出力を行わせる為に必要なアドレスデータ、又は第
２のビット単位毎に処理データの出力を行わせる為に必
要なアドレスデータの何れかを選択する。従って、ハー
ドウェア及びソフトウェアについての変更を加えること
なく、共通のシステムにおいて、接続手段に接続した記
憶装置の個数に応じた適宜のビット幅でのデータの読み
取りが行われることになる。

【００２１】請求項４に記載のデータ処理システムは、
前記課題を解決するために、請求項１乃至請求項３のい
ずれか一項に記載のデータ処理システムにおいて、前記
記憶装置の個数を判定する判定手段は、前記第１領域に
相当するアドレスデータに対応して入力される前記第１
のビット単位分の処理データの内容に基づいて前記個数
を判定することを特徴とする。

【００２２】請求項４に記載のデータ処理システムによ
れば、前記処理データ入力手段により前記第１領域に相
当するアドレスデータに対応して入力される前記第１の
ビット単位分の処理データの内容は、記憶装置の個数が
第１のビット単位のデータを出力可能な個数である場合
には、第１のビット幅の全てが有効なデータとなる。し
かし、記憶装置の個数が第１のビット単位のデータを出
力するには不足している場合は、第１のビット幅のいく
つかが無効なデータとなる。従って、前記判定手段は、
第１のビット単位分の処理データの内容に基づくことに
より、確実に記憶装置の個数を判定することができる。

【００２３】請求項５に記載のデータ処理システムにお
ける記憶装置からのデータ入力方法は、前記課題を解決
するために、処理データの入力モードを、全アドレス空
間の所定領域毎に、第１のビット単位で行う第１モード
と、第１のビット単位よりも少ない第２のビット単位で
の複数の入力により第１のビット単位分の入力を行う第
２モードとを切り換えるデータ処理装置と、処理データ
の出力を第２のビット単位で行う記憶装置と、記憶装置
に対するアドレスデータの変換を行うアドレスデータ変
換装置とを備えたデータ処理システムにおける記憶装置
からのデータ入力方法であって、前記全アドレス空間の
所定領域に割り当てられた外部装置を選択する為のアド
レスデータの出力を行う工程と、前記記憶装置の個数を
判定する工程と、前記判定結果に基づき、前記第１モー
ドによる第１領域又は第２モードによる第２領域との何
れか一方の領域にて、前記記憶装置から処理データを入
力する工程と、前記第１又は第２領域に相当する前記デ
ータ処理装置からのアドレスデータに基づき、複数の記
憶装置に前記第１のビット単位分に相当する処理データ
の出力を行わせ、又は第２のビット単位毎に処理データ
の出力を行わせる為に必要なアドレスデータを抽出して
前記記憶装置に出力する工程と、前記アドレスデータに
基づいて前記記憶装置の選択信号を出力する工程とを備
えたことを特徴とする。

【００２４】請求項５に記載のデータ処理システムにお
ける記憶装置からのデータ入力方法によれば、まず、記
憶装置の個数が判定され、この個数が第１のビット単位
の処理データの入力が可能な個数であると判定された場
合には、第１モードで第１領域にて前記記憶装置から処
理データが入力される。即ち、データ処理装置からは、
第１領域に相当するアドレスデータが出力されるので、
アドレスデータ変換装置は、複数の記憶装置に第１のビ
ット単位分に相当する処理データの出力を行わせるため
に必要なアドレスデータを抽出して前記記憶装置に出力
する。また、このアドレスデータに基づいて前記記憶装
置の選択信号が出力される。これに対し、前記記憶装置
からは、第１のビット単位分に相当する処理データが出
力され、前記データ処理装置において入力される。

【００２５】一方、記憶装置の個数が第１のビット単位
の処理データの入力が不可能な個数であると判定された
場合には、第２モードで第２領域にて前記記憶装置から
処理データが入力される。即ち、データ処理装置から
は、第２領域に相当するアドレスデータが出力されるの
で、アドレスデータ変換装置は、記憶装置に第２のビッ
ト単位分に相当する処理データの出力を行わせるために
必要なアドレスデータを抽出して前記記憶装置に出力す
る。また、このアドレスデータに基づいて前記記憶装置
の選択信号が出力される。これに対し、前記記憶装置か
らは、第２のビット単位分に相当する処理データが出力
され、前記データ処理装置において入力される。そし
て、前記データ処理装置は、複数回に亘って前記アドレ
スデータを出力するため、第２のビット単位での入力が
複数回行われ、第２のビット単位での複数の入力により
第１のビット単位分の入力が行われることになる。

【００２６】以上のように、本発明によれば、どのよう
な個数で記憶装置を接続したとしても、その個数に応じ
たビット単位で第１のビット単位分の入力が行われるた
め、記憶装置の必要な容量が少ない場合には、記憶装置
の個数を減少させて無駄を省くことができる。

【００２７】請求項６に記載のデータ処理システムにお
ける記憶装置からのデータ入力方法は、前記請求項５に
記載のデータ入力方法において、前記第１のビット単位
は、前記第２のビット単位の倍数であり、前記アドレス
データを抽出して出力する工程は、当該倍数の値を表現
可能なビット数分の下位アドレスデータを最上位ビット
側に揃えて前記記憶装置に対するアドレスデータを生成
する工程であることを特徴とする。

【００２８】請求項６に記載のデータ処理システムにお
ける記憶装置からのデータ入力方法によれば、第１のビ
ット単位でデータを読み取る場合のアドレスの進み方
は、第２のビット単位でデータを読み取る場合のアドレ
スの進み方の倍数分の進み方となる。従って、第１のビ
ット単位でデータを読み取るように記憶装置の最下位ア
ドレスのアドレッシングを行った場合に、第２のビット
単位でのデータの読み取りを行うためには、記憶装置の
全アドレスをシフトさせるような変換工程が必要とな
る。しかしながら、本発明は、前記倍数の値を表現可能
なビット数分の下位アドレスデータを最上位ビット側に
揃えて前記記憶装置に対するアドレスデータを生成する
ので、記憶装置の最下位アドレスのアドレッシングを変
更することなく第２のビット単位でのデータの読み取り
が可能となる。この際、記憶装置の最上位アドレス端子
に前記下位アドレスデータが入力されることになるた
め、第２のビット単位でのデータの読み取りを行う場合
には、記憶装置の使用可能な容量が減少することになる
が、第２のビット単位でのデータの読み取りを行う場合
とは、記憶装置の必要な容量が少ない場合なので、支障
はない。

【００２９】請求項７に記載のデータ処理システムにお
ける記憶装置からのデータ入力方法は、前記請求項５ま
たは請求項６に記載のデータ入力方法において、前記記
憶装置の個数を判定結果に基づいて、前記記憶装置から
入力する処理データのビット幅を決定する工程と、決定
されたビット幅についての情報を記憶する工程と、記憶
されたビット幅情報に基づいて、複数の記憶装置に前記
第１のビット単位分に相当する処理データの出力を行わ
せる為に必要なアドレスデータ、又は第２のビット単位
毎に処理データの出力を行わせる為に必要なアドレスデ
ータの何れかを選択する工程とを更に備えたことを特徴
とする。

【００３０】請求項７に記載のデータ処理システムにお
ける記憶装置からのデータ入力方法によれば、前記判定
結果に基づいて、前記記憶装置から入力する処理データ
のビット幅が決定され、このように決定されたビット幅
についての情報が記憶される。一方、アドレスデータ変
換装置は、前記記憶されたビット幅についての情報に基
づいて、複数の記憶装置に前記第１のビット単位分に相
当する処理データの出力を行わせる為に必要なアドレス
データ、又は第２のビット単位毎に処理データの出力を
行わせる為に必要なアドレスデータの何れかを選択す
る。従って、ハードウェア及びソフトウェアについての
変更を加えることなく、共通のシステムにおいて、接続
手段に接続した記憶装置の個数に応じた適宜のビット幅
でのデータの読み取りが行われることになる。

【００３１】請求項８に記載のデータ処理システムにお
ける記憶装置からのデータ入力方法は、前記請求項５乃
至請求項７のいずれか一項に記載のデータ入力方法にお
いて、前記記憶装置の個数を判定する工程は、前記第１
の領域に相当するアドレスデータに対応して入力される
前記第１のビット単位分の処理データの内容に基づいて
前記個数を判定する工程であることを特徴とする。

【００３２】請求項８に記載のデータ処理システムにお
ける記憶装置からのデータ入力方法によれば、前記第１
領域に相当するアドレスデータに対応して入力される前
記第１のビット単位分の処理データの内容は、記憶装置
の個数が第１のビット単位のデータを出力可能な個数で
ある場合には、第１のビット幅の全てが有効なデータと
なる。しかし、記憶装置の個数が第１のビット単位のデ
ータを出力するには不足している場合は、第１のビット
幅のいくつかが無効なデータとなる。従って、第１のビ
ット単位分の処理データの内容に基づくことにより、確
実に記憶装置の個数を判定することができる。

【００３３】

【発明の実施の形態】以下、本発明の一実施形態を添付
図面の図１乃至図７に基づいて説明する。図１は、本実
施形態におけるデータ処理システムの一例としてのプリ
ントシステムの概略構成を示すブロック図である。

【００３４】このプリントシステムは、図１に点線で囲
まれたプリンタ装置Ａと、このプリンタ装置Ａに接続さ
れたパーソナルコンピュータ等のホスト装置１０とから
構成されており、ホスト装置１０から出力される印字デ
ータがプリント装置ＡのＲＡＭに一旦格納され、この印
字データに基づいて生成されるビデオデータが適宜プリ
ントエンジンに出力されることにより、プリント処理を
行うシステムである。以下、このプリンタ装置Ａの構成
について詳しく説明する。

【００３５】データ処理装置としてのＣＰＵ１は、ＲＯ
Ｍ２に記憶された制御プログラムに基づいて、ＡＳＩＣ
５等のプリンタ装置Ａの構成手段を制御する手段であ
り、アドレスデータの出力と、当該アドレスに割り当て
られた手段との間におけるデータの入出力と、各手段に
対する制御信号の入出力を行う。本実施形態では、デー
タバス幅が３２ビットのＣＰＵを用いている。

【００３６】記憶装置としてのＲＯＭ２は、上述したよ
うに制御プログラムを記憶するメモリであり、実行プロ
グラムの他に、テーブルデータ等をも記憶する。

【００３７】内蔵ＲＡＭ３は、ＣＰＵ１による演算処理
に必要な作業領域と、このデータ処理システムにおける
主記憶としての役割を有するメモリであり、本実施形態
ではシンクロナスＤＲＡＭ等のＤＲＡＭが用いられる。

【００３８】また、もう一方の記憶装置としての拡張Ｒ
ＡＭ４は、主記憶の容量を増加させるために取り付けら
れるメモリであり、内蔵ＲＡＭ３と同様に、本実施形態
ではシンクロナスＤＲＡＭ等のＤＲＡＭが用いられてい
る。

【００３９】データ変換装置としてのＡＳＩＣ５は、Ｃ
ＰＵ１と共に本発明によるデータ処理を可能とするため
に設けられた、このデータ処理システムに特有のＩＣ回
路であり、ＲＯＭ２及び内蔵ＲＡＭ３並びに拡張ＲＡＭ
４を制御するためのメモリ制御回路５ａと、スイッチパ
ネル６を制御するためのＩ／Ｏ制御回路５ｂと、プリン
トエンジン７を制御するためのエンジン制御回路５ｃ
と、ホスト装置１０との通信を制御するためのインター
フェース制御回路５ｄとから構成されている。

【００４０】ＡＳＩＣ５内の夫々の制御回路には、ＣＰ
Ｕ１から出力されるアドレスデータ、入出力データ、あ
るいは制御信号が入力され、これらのデータまたは信号
は、夫々の制御回路において処理され、あるいはそのま
まの状態で各装置に対して出力される。、スイッチパネ
ル６は、プリンタ装置Ａのパネル部に設けられた表示手
段と、ステッチ等から構成されており、スイッチの操作
によるプリンタ装置Ａの動作モードの設定、あるいは表
示手段におけるエラーメッセージの表示等が行われる。

【００４１】プリントエンジン７は、電子写真方式ある
いはインクジェット方式の画像形成手段であり、エンジ
ン制御回路５ｃから出力されるビデオデータに基づい
て、記録用紙に画像を形成する手段である。

【００４２】次に、以上のようなプリントシステムにお
けるメモリ制御部分の構成を更に詳しく説明する。

【００４３】図２は、図１のブロック図から、ＣＰＵ１
と、ＡＳＩＣ５のメモリ制御回路５ａと、ＲＯＭ２とを
抜き出したブロック図である。本実施形態においては、
図１に示すＲＯＭ２は、プログラム用ＲＯＭとデータ用
ＲＯＭとに分けられており、図２には、この内のデータ
用ＲＯＭ２ａ,２ｂのみを表示してある。

【００４４】本実施形態においては、データ用ＲＯＭ２
ａ,２ｂとして、電気的な書き込みが可能なフラッシュ
ＲＯＭを用いており、容量は０．５Ｍバイト（２５６Ｋ
ワード×１６ビット）のものを用いている。現在入手可
能なフラッシュＲＯＭは、最大データバス幅が１６ビッ
トのものであるため、図２に示すように、ＣＰＵ１のデ
ータ端子ＣＤ０〜ＣＤ１５と下位のＲＯＭ２ａのデータ
端子ＲＤ０〜ＲＤ１５とをデータバス３０ａを介して接
続し、ＣＰＵ１のデータ端子ＣＤ１６〜ＣＤ３１と上位
のＲＯＭ２ｂのデータ端子ＲＤ０〜ＲＤ１５とをデータ
バス３０ａにより接続して、３２ビットのデータの書き
込み及び読み取りを行うように構成されている。

【００４５】また、アドレスデータについては、アドレ
スバス３１により、夫々のＲＯＭ２ａ，２ｂのアドレス
データ端子ＲＡ０〜ＲＡ１６と、ＣＰＵ１のアドレスデ
ータ端子ＣＡ２〜ＣＡ１８を接続し、ＲＯＭに対するア
ドレスデータ中の最上位のアドレスデータ端子ＣＡ１９
は、アドレスバス３２、セレクタ２１及びアドレスバス
３３を介して夫々のＲＯＭ２ａ、２ｂのアドレスデータ
端子ＲＡ１７に接続している。

【００４６】次に、メモリ制御回路５ａは、図２に示す
ように、アドレスデータ抽出手段を構成するアドレスセ
レクタ２０、アドレスデータ抽出手段及び選択手段を構
成するアドレスデコーダ２３、及び制御信号出力回路２
４を備えて構成されている。

【００４７】アドレスセレクタ２０は、上述したアドレ
スバス３３にＡ１９のアドレスデータあるいはＡ１のア
ドレスデータを供給する手段であり、セレクタ２１及び
モードレジスタ２２を備えている。セレクタ２１には、
アドレスバス３１から分岐したアドレスバス３２が接続
されており、ＲＯＭに対するアドレスデータ中の最上位
アドレスデータＡ１９と最下位アドレスデータＡ１がア
ドレスバス３２を介してセレクタ２１に供給される。セ
レクタ２１は、これらの二つのアドレスデータの選択を
モードレジスタ２２の内容を読み取ることにより行う。
モードレジスタ２２への内容の書き込みは、リードライ
トライン３４を介してＣＰＵ１により行われる。この内
容についての詳細は後述する。

【００４８】また、アドレスデータ抽出手段及び選択手
段を構成するアドレスデコーダ２３は、ＣＰＵ１からア
ドレスバス３５を介して出力されるアドレスデータの
内、Ａ２４〜Ａ３１のアドレスデータに基づいて、ＲＯ
Ｍ２ａまたはＲＯＭ２ｂが選択されたと判断した場合
に、チップセレクトライン３６を介してＲＯＭ２ａ及び
ＲＯＭ２ｂにチップセレクト信号を出力する手段であ
る。

【００４９】更に、制御信号出力回路２４は、ＣＰＵ１
から制御信号ライン３７を介して出力される制御信号に
基づいて、ＲＯＭ２ａまたはＲＯＭ２ｂに対し、適宜の
タイミングで制御信号ライン３８を介して制御信号を出
力する回路である。

【００５０】以上のような構成において、例えばＲＯＭ
２ａ及びＲＯＭ２ｂが割り当てられた領域に対するデー
タの読み取りを行う場合には、まず、ＣＰＵ１から当該
領域を示すＡ２〜Ａ３１のアドレスデータを出力する。
本実施形態においては、ＣＰＵ１は３２ビットのＣＰＵ
であり、通常はＡ１以下のアドレスデータは出力されな
い。そして、このように出力されたアドレスデータは、
アドレスデコーダ２３によりデコードされ、ＲＯＭ２ａ
及びＲＯＭ２ｂに対するチップセレクト信号が出力され
て、ＲＯＭ２ａ及びＲＯＭ２ｂが動作可能な状態とな
る。なお、アドレスデータは、Ａ２〜Ａ１８のアドレス
データについてはアドレスバス３１を介して、また、Ａ
１９のアドレスデータについては、アドレスバス３２、
セレクタ２０、及びアドレスバス３３を介してＲＯＭ２
ａ及びＲＯＭ２ｂに供給される。そして、ＣＰＵ１から
データの読み取りを行うことを示す制御信号が出力され
ると、制御信号出力回路は、ＲＯＭ２ａ及びＲＯＭ２ｂ
に対して読み取りを行うことを示す制御信号を出力す
る。

【００５１】ＲＯＭ２ａ及びＲＯＭ２ｂには同一のアド
レスデータが出力されるが、下位のＲＯＭ２ａには、当
該アドレスに対応する下位２バイトのデータが格納さ
れ、上位のＲＯＭ２ｂには、当該アドレスに対応する上
位２バイトのデータが格納されているため、当該アドレ
スから始まる４バイトの領域の入出力データを読み取る
ことができる。例えばアドレスとして０番地が出力され
たとすると、ＲＯＭ２ａ内の０番地には、ＣＰＵ１の０
番地及び１番地の２バイトのデータが格納されており、
入出力データＤ０〜Ｄ１５の内容としてＲＯＭ２ａの入
出力データ端子ＲＤ０〜ＲＤ１５に出力される。また、
ＲＯＭ２ｂ内の０番地には、ＣＰＵ１の２番地と３番地
の２バイトのデータが格納されており、上位２バイトの
入出力データＤ１６〜Ｄ３１の内容としてＲＯＭ２ａの
入出力データ端子ＲＤ０〜ＲＤ１５に出力される。次
に、ＣＰＵ１から４番地が出力されると、ＲＯＭ２ａ内
の１番地には、ＣＰＵ１の４番地及び５番地の２バイト
のデータが格納されており、入出力データＤ０〜Ｄ１５
の内容としてＲＯＭ２ａの入出力データ端子ＲＤ０〜Ｒ
Ｄ１５に出力される。また、ＲＯＭ２ｂ内の１番地に
は、ＣＰＵ１の６番地と７番地の２バイトのデータが格
納されており、上位２バイトの入出力データＤ１６〜Ｄ
３１の内容としてＲＯＭ２ａの入出力データ端子ＲＤ０
〜ＲＤ１５に出力される。

【００５２】このようにして、ＲＯＭ２ａ及びＲＯＭ２
ｂの入出力データ端子ＲＤ０〜ＲＤ１５にはＣＰＵ１か
ら出力されるアドレスに対応した３２ビットのデータが
出力され、このデータがデータバス３０を介してＣＰＵ
１に読み取られることになる。

【００５３】以上のように、本実施形態のシステムによ
れば、データバス幅が１６ビットのＲＯＭを用いた場合
でも、３２ビットのデータ幅を有するＣＰＵ１によりデ
ータを読み取ることができる。

【００５４】しかしながら、データ用ＲＯＭに記憶する
データは、ユーザの仕様によって大きくサイズが異なる
ため、０．５ＭバイトのＲＯＭを２個使う必要のない場
合も生ずる。

【００５５】例えば、データ用ＲＯＭには、特殊な厚紙
に対応した定着温度制御用のデータ、特殊な大きなサイ
ズの紙に対応した特別な制御用データ、あるいは特殊な
言語の文字のフォントデータ等が記憶されるが、これら
のデータは、その紙の厚さの程度、紙のサイズの程度、
あるいは当該言語の文字の種類等によって大きくサイズ
が異なる。従って、１Ｍバイト程度のデータを必要とす
る場合もあれば、０．５Ｍバイト程度のデータで済む場
合もある。

【００５６】そこで、本実施形態においては、０．５Ｍ
バイト程度のデータで済む場合には、０．５Ｍバイトの
ＲＯＭ２ａを１個だけ実装し、１個のＲＯＭのみについ
て１６ビットリードを２回行うことにより、３２ビット
のＣＰＵ１でデータの読み取りができるように構成して
いる。

【００５７】まず、ハードウェアの構成は、図２を参照
して先に説明した通りであり、ＲＯＭを１個のみ実装す
る場合には、下位側のＲＯＭ２ａの位置にのみＲＯＭを
実装する。

【００５８】次に、図３のメモリマップ４０に示すよう
に、データ用ＲＯＭを、３２ビットバスモードに設定さ
れた領域ＣＳ＃０と、１６ビットバスモードに設定され
た領域ＣＳ＃１の両方の領域に割り当て、ＲＯＭの個数
判定処理により２個のＲＯＭが実装されていると判定し
た時には領域ＣＳ＃０、また、１個のＲＯＭが実装され
ていると判定した時には領域ＣＳ＃１におけるデータ用
ＲＯＭの割り当て領域にアクセスを行うように制御プロ
グラムを構成した。ここで、３２ビットバスモード及び
１６ビットバスモードとは、ＣＰＵ１の動作モードであ
り、３２ビットバスモード時には３２ビットのデータバ
ス幅でデータの読み取りを行う。また、１６ビットバス
モード時には１６ビットのデータバス幅でデータの読み
取りを行う。つまり、３２ビットバスモード時において
は、図４（Ａ）に示すように、１回のリードサイクルで
３２ビットのデータが読み取られ、１６ビットバスモー
ド時においては、図４（Ｂ）に示すように、１回のリー
ドサイクルにおいて、１６ビットずつデータが読み取ら
れる。本実施形態のＣＰＵは、図３のメモリマップ４０
に示すように、ＣＳ＃０〜ＣＳ＃５の領域に分けられて
おり、ＣＰＵ１のモード設定端子（図示せず）のレベル
設定、あるいはＣＰＵ１内部の設定レジスタの値の設定
により、各領域のバスモードを選択可能に構成されてい
る。本実施形態では、領域ＣＳ＃１を１６ビットバスモ
ードに設定し、他の領域を３２ビットバスモードに設定
した。

【００５９】そして、３２ビットバスモードでのデータ
の読み取りが行われる領域ＣＳ＃０においては、図３の
詳細メモリマップ４１に示すように、アドレスが「＄０
Ｃ００−００００」〜「＄０Ｃ０Ｆ−ＦＦＦＦ」で示さ
れる１Ｍバイトの領域にデータ用ＲＯＭを割り当て、１
６ビットバスモードでのデータの読み取りが行われる領
域ＣＳ＃１においては図３の詳細メモリマップ４２に示
すように、アドレスが「＄１８００−００００」〜「＄
１８０７−ＦＦＦＦ」で示される０．５Ｍバイトの領域
にデータ用ＲＯＭを割り当てた。

【００６０】このようなアドレスの割り当てを行うと、
領域ＣＳ＃０における「＄０Ｃ００−００００」からの
最初の０．５Ｍバイトの領域と、領域ＣＳ＃１における
「＄１８００−００００」からの最初の０．５Ｍバイト
の領域においては、図５に示すように、アドレスＡ０〜
Ａ１８の値が同じ値をとることになる。

【００６１】なお、図５に示した「＄０Ｃ０Ｆ−ＦＦＦ
Ｃ」のアドレスは、「＄０Ｃ００−００００」〜「＄０
Ｃ０Ｆ−ＦＦＦＦ」の領域における最後の４バイトのエ
ントリーアドレスであり、「＄１８０７−ＦＦＦＣ」の
アドレスは、「＄１８００−００００」〜「＄１８０７
−ＦＦＦＦ」の領域における最後の４バイトのエントリ
ーアドレスである。

【００６２】つまり、これらの最初の２Ｍバイトの領域
に対しては、領域ＣＳ＃０と領域ＣＳ＃１の何れをアク
セスした場合でも、アドレスＡ０〜Ａ１８については同
じ値が出力されることになり、ＲＯＭを１個のみ実装す
る場合と、２個実装する場合とで、共通のアドレスバス
を使用することができる。

【００６３】しかしながら、１６ビット単位でデータを
読み取る際には、ＣＰＵ１から出力されるＲＯＭに対す
る最下位のアドレスはアドレスＡ１であり、このアドレ
スＡ１を何らかの方法でＲＯＭ２ａに供給する必要があ
る。

【００６４】一方、３２ビット単位でデータを読み取る
際には、ＣＰＵ１から出力されるＲＯＭに対する最下位
のアドレスはアドレスＡ２であり、上述したように、本
実施形態ではＣＰＵ１のアドレス端子ＣＡ２と、ＲＯＭ
２ａ、２ｂ内における最下位のアドレスの端子ＲＡ０と
を接続した構成となっている。

【００６５】従って、１６ビットリード時と３２ビット
リード時では、最下位のアドレスが異なるため、共通の
ハードウェア構成とするためには、アドレスバス３１と
ＲＯＭのアドレス端子との間に接続を切り換える手段を
設けることも考えられる。しかしながら、このような手
段を設けるとハードウェア構成が複雑になり、好ましく
ない。

【００６６】そこで、本実施形態では、ＲＯＭの最上位
のアドレス端子ＲＡ２１に、３２ビットリード時におい
てはＣＰＵ１のＲＯＭに対する最上位アドレスＡ１９
を、また、１６ビットリード時おいてはＣＰＵ１のＲＯ
Ｍに対する最下位アドレスＡ１を供給するように構成し
た。

【００６７】また、ＲＯＭの最上位アドレス端子に、Ｃ
ＰＵ１のＲＯＭに対する最下位アドレスＡ１を供給する
ことにより、ＲＯＭ内部においてはアドレスの進み方が
変則的なものとなるが、本実施形態におけるデータ用Ｒ
ＯＭは書き込みの可能なフラッシュＲＯＭであり、最初
にＣＰＵ１からこのような変則的な進み方のアドレスを
用いてデータを書き込むのであるから、読み取りの際に
は支障がない。仮にフラッシュＲＯＭを用いない場合で
も、変則的ではあるが予めこのようなアドレスの進み方
でデータを書き込んでおけば読み取りに支障はない。

【００６８】そして、ＲＯＭの最上位のアドレス端子Ｒ
Ａ２１に供給するアドレスの選択は、アドレスセレクタ
２０のセレクタ２１により行っている。セレクタ２１に
は、アドレスバス３２を介して、アドレスＡ１９とＡ１
が入力されるように構成されており、セレクタ２１はア
ドレスセレクタ２０に備えられたモードレジスタ２２に
格納されたモードの種類に応じてアドレスＡ１９とＡ１
の何れかをアドレスバス３３に供給するように構成され
ている。

【００６９】このモードレジスタ２２は、リードライト
ライン３４を介してＣＰＵ１と接続されており、ＣＰＵ
１はＲＯＭの個数判定処理を行って、その判定結果をモ
ードレジスタ２２に書き込むように構成されている。具
体的には、ＲＯＭが２個実装されていると判定した場合
には、３２ビットバスモードを指定する情報をモードレ
ジスタに書き込み、ＲＯＭが１個実装されていると判定
した場合には、１６ビットバスモードを指定する情報を
モードレジスタに書き込む。そして、セレクタ２１は、
モードレジスタに書き込まれた情報が３２ビットバスモ
ードを指定する情報であった場合には、アドレスＡ１９
をアドレスバス３３に供給し、１６ビットバスモードを
指定する情報であった場合には、アドレスＡ１をアドレ
スバス３３に供給する。

【００７０】本実施形態においては、このような構成を
有しているため、共通のハードウェア構成で、ＲＯＭが
２個実装された場合でも、また１個のみ実装された場合
でもデータの読み込みが可能となっている。

【００７１】次に、本実施形態におけるＲＯＭ個数判定
処理について図６及び図７に基づいて説明する。

【００７２】先ず、図６に示すように、メモリマップ上
の３２ビットエリア、即ち領域ＣＳ＃０の「＄０Ｃ００
−００００」をリードする（ステップＳ１）。すると、
図２に示すように、ＲＯＭが２個実装されている場合に
は、３２ビットのデータがリードできるので、図７
（Ｂ）に示すように、データＤ０〜Ｄ３１は全て有効な
データとなる。しかし、１個しか実装されていない場合
には、図２に示すＲＯＭ２ｂが実装されていないのであ
るから、図７（Ａ）に示すように、上位のＤ１６〜Ｄ３
１のデータは無効なデータとなる。従って、「＄０Ｃ０
０−０００２，＄０Ｃ００−０００３」のデータである
Ｄ１６〜Ｄ３１のデータが有効なデータか無効なデータ
かを判別することにより、ＲＯＭの個数を判定すること
ができる。

【００７３】このような手法で個数を判定し（ステップ
Ｓ２）、個数が１個であった場合には（ステップＳ２：
ＹＥＳ）、モードレジスタ２２に１６ビットバスモード
を指定する情報を設定し（ステップＳ３）、以後は１６
ビットのエリア、即ち領域ＣＳ＃１の「＄１８００−０
０００」からの領域からリードを行う（ステップＳ
４）。一方、ＲＯＭが２個であると判定した場合には
（ステップＳ２：ＮＯ）、モードレジスタ２２に３２ビ
ットバスモードを指定する情報を設定し（ステップＳ
５）、以後は３２ビットのエリア、即ち領域ＣＳ＃１の
「＄０Ｃ００−００００」からリードを行う（ステップ
Ｓ６）。

【００７４】以上のように、本実施形態によれば、デー
タ用ＲＯＭの容量がＲＯＭ１個で充分足りる場合には、
ＲＯＭを１個のみ実装すれば良く、ユーザの仕様に応じ
たデータ処理システムを、共通のハードウェア構成及び
ソフトウェア構成で実現することができる。従って、Ｒ
ＯＭが１個で済む場合には、データ処理システムのコス
トの低減を図ることができる。

【００７５】なお、本実施形態においては、ＲＯＭとし
て０．５Ｍバイト（２５６Ｋワード×１６ビット）のフ
ラッシュＲＯＭを、３２ビットリード時に２個用い、１
６ビットリード時には１個用いる場合について説明した
が、本発明はこれらに限られるものではなく、ＲＯＭと
してフラッシュＲＯＭ以外のものを用いても良いし、容
量も０．５Ｍバイト以外のものを用いても良い。また、
ＲＯＭの個数についても、必要な容量に応じて適宜変更
することができる。更に、ＲＯＭ以外の記憶装置を用い
る場合にも適用可能である。

【００７６】また、本実施形態では、データ処理システ
ムとして、プリンタシステムを例に挙げて説明したが、
本発明はこれに限られるものではなく、複写機、ワード
プロセッサ等の適宜のシステムに適用可能である。

【００７７】

【発明の効果】請求項１に記載のデータ処理システムに
よれば、記憶装置の個数を判定し、判定結果に基づい
て、第１のモードにより第１のビット単位で第１領域に
て処理データの入力を行うか、あるいは第２のモードに
より第２のビット単位で複数の入力を行って第１のビッ
ト単位分の入力を第２領域にて行うように、記憶装置に
対してアドレスデータを出力するので、記憶装置の個数
が第１のビット単位の処理データの入力が可能な個数で
ある場合、あるいは不可能な個数である場合のいずれの
場合でも、必要な第１のビット単位分の処理データの入
力を、ハードウェア及びソフトウェアの構成を変更する
ことなく、確実に行うことができる。従って、ユーザの
仕様に応じて記憶装置の個数を変更可能なシステムを低
コストで提供できる。また、ユーザの仕様によっては記
憶装置の個数を減少させることができ、コストの低減を
図ることができる。

【００７８】請求項２に記載のデータ処理システムによ
れば、第１のビット単位が第２のビット単位の倍数であ
る場合に、当該倍数の値を表現可能なビット数分の下位
アドレスデータを、最上位ビット側に揃えて記憶装置に
対するアドレスデータを生成するので、記憶装置のアド
レッシングを変更することなく、第１のビット単位ある
いは第２のビット単位でのデータの読み取りを行うこと
ができ、ユーザの仕様に応じて記憶装置の個数を変更可
能なシステムを低コストで提供できる。

【００７９】請求項３に記載のデータ処理システムによ
れば、記憶装置から入力する処理データのビット幅を決
定し記憶すると共に、記憶したビット幅に基づいて第１
のビット単位での読み取りを行うアドレスデータと、第
２のビット単位で読み取りを行うアドレスデータとを選
択するようにしたので、ハードウェア及びソフトウェア
の構成を変更することなく、ユーザの仕様に応じて記憶
装置の個数を変更可能なシステムを低コストで提供でき
る。

【００８０】請求項４に記載のデータ処理システムによ
れば、第１の領域に相当するアドレスデータに対応して
入力される第１のビット単位分の処理データの内容に基
づいて記憶装置の個数を判定するので、当該判定を正確
に行うことができ、ハードウェア及びソフトウェアの構
成を変更することなく、ユーザの仕様に応じて記憶装置
の個数を変更可能なシステムを正確に動作させることが
できる。

【００８１】請求項５に記載のデータ処理システムにお
ける記憶装置からのデータ入力方法によれば、記憶装置
の個数を判定し、判定結果に基づいて、第１のモードに
より第１のビット単位で第１領域にて処理データの入力
を行うか、あるいは第２のモードにより第２のビット単
位で複数の入力を行って第１のビット単位分の入力を第
２領域にて行うように、記憶装置に対してアドレスデー
タを出力するので、記憶装置の個数が第１のビット単位
の処理データの入力が可能な個数である場合、あるいは
不可能な個数である場合のいずれの場合でも、必要な第
１のビット単位分の処理データの入力を、ハードウェア
及びソフトウェアの構成を変更することなく、確実に行
うことができる。従って、ユーザの仕様に応じて記憶装
置の個数を変更可能なシステムを低コストで提供でき
る。また、ユーザの仕様によっては記憶装置の個数を減
少させることができ、コストの低減を図ることができ
る。

【００８２】請求項６に記載のデータ処理システムにお
ける記憶装置からのデータ入力方法によれば、第１のビ
ット単位が第２のビット単位の倍数である場合に、当該
倍数の値を表現可能なビット数分の下位アドレスデータ
を、最上位ビット側に揃えて記憶装置に対するアドレス
データを生成するので、記憶装置のアドレッシングを変
更することなく、第１のビット単位あるいは第２のビッ
ト単位でのデータの読み取りを行うことができ、ユーザ
の仕様に応じて記憶装置の個数を変更可能なシステムを
低コストで提供できる。

【００８３】請求項７に記載のデータ処理システムにお
ける記憶装置からのデータ入力方法によれば、記憶装置
から入力する処理データのビット幅を決定し記憶すると
共に、記憶したビット幅に基づいて第１のビット単位で
の読み取りを行うアドレスデータと、第２のビット単位
で読み取りを行うアドレスデータとを選択するようにし
たので、ハードウェア及びソフトウェアの構成を変更す
ることなく、ユーザの仕様に応じて記憶装置の個数を変
更可能なシステムを低コストで提供できる。

【００８４】請求項８に記載のデータ処理システムにお
ける記憶装置からのデータ入力方法によれば、第１の領
域に相当するアドレスデータに対応して入力される第１
のビット単位分の処理データの内容に基づいて記憶装置
の個数を判定するので、当該判定を正確に行うことがで
き、ハードウェア及びソフトウェアの構成を変更するこ
となく、ユーザの仕様に応じて記憶装置の個数を変更可
能なシステムを正確に動作させることができる。

【図面の簡単な説明】

【図１】本発明の一実施形態におけるデータ処理システ
ムの概略構成を示すブロック図である。

【図２】図１のブロック図から、記憶装置及び記憶装置
の制御装置を抜き出したブロック図である。

【図３】図１のデータ処理システムにおけるメモリマッ
プを示す図である。

【図４】（Ａ）は図１のデータ処理システムにおけるＣ
ＰＵの３２ビットバスモード時の動作を示すタイミング
チャート、（Ｂ）は図１のデータ処理システムにおける
ＣＰＵの１６ビットバスモード時の動作を示すタイミン
グチャートである。

【図５】図１のデータ処理システムにおける３２ビット
バスモードによるリードが行われる領域ＣＳ＃０の最初
の０．５Ｍバイトの空間と、１６ビットバスモードによ
るリードが行われる領域ＣＳ＃１の２Ｍバイトの空間を
示すアドレスデータの詳細を示す図である。

【図６】図１のデータ処理システムにおけるＲＯＭ個数
判定処理のフローチャートである。

【図７】（Ａ）は図１のデータ処理システムにおいてＲ
ＯＭが１個実装されている場合のデータの内容を示す
図、（Ｂ）は図１のデータ処理システムにおいてＲＯＭ
が２個実装されている場合のデータの内容を示す図であ
る。

【符号の説明】

１…ＣＰＵ２ａ,２ｂ…ＲＯＭ３…内蔵ＲＡＭ４…拡張ＲＡＭ５…ＡＳＩＣ５ａ…メモリ制御回路５ｂ…Ｉ／Ｏ制御回路５ｃ…エンジン制御回路５ｄ…Ｉ／Ｆ制御回路６…ＳＷパネル７…プリントエンジン１０…ホスト２０…アドレスセレクタ２１…セレクタ２２…モードレジスタ２３…アドレスデコーダ２４…制御信号出力回路３０ａ，３０ｂ…データバス３１,３２，３３…アドレスバス４０…メモリマップ

Claims

【特許請求の範囲】

【請求項１】処理データの入力モードを、全アドレス
空間の所定領域毎に、第１のビット単位で行う第１モー
ドと、第１のビット単位よりも少ない第２のビット単位
での複数の入力により第１のビット単位分の入力を行う
第２モードとを切り換えるデータ処理装置と、処理デー
タの出力を第２のビット単位で行う記憶装置と、記憶装
置に対するアドレスデータの変換を行うアドレスデータ
変換装置とを備えたデータ処理システムであって、前記データ処理装置は、前記全アドレス空間の所定領域に割り当てられた外部装
置を選択する為のアドレスデータの出力を行うアドレス
データ出力手段と、前記記憶装置の個数を判定する判定手段と、前記判定結果に基づき、前記第１モードによる第１領域
又は第２モードによる第２領域との何れか一方の領域に
て、前記記憶装置から処理データを入力する処理データ
入力手段と、を備え、前記アドレスデータ変換装置は、前記第１又は第２領域に相当する前記データ処理装置か
らのアドレスデータに基づき、複数の記憶装置に前記第
１のビット単位分に相当する処理データの出力を行わ
せ、又は第２のビット単位毎に処理データの出力を行わ
せる為に必要なアドレスデータを抽出して前記記憶装置
に出力するアドレスデータ抽出手段と、前記アドレスデータに基づいて前記記憶装置の選択信号
を出力する選択手段と、を備え、前記記憶装置は、前記アドレスデータ抽出手段とアドレスデータ線により
接続され、前記データ処理装置と処理データ線により接
続された接続手段に、少なくとも一つ接続されている、ことを特徴とするデータ処理システム。
【請求項２】前記第１のビット単位は、前記第２のビ
ット単位の倍数であり、前記アドレスデータ変換装置の
アドレスデータ抽出手段は、当該倍数の値を表現可能な
ビット数分の下位アドレスデータを最上位ビット側に揃
えて前記記憶装置に対するアドレスデータを生成するこ
とを特徴とする請求項１に記載のデータ処理システム。
【請求項３】前記データ処理装置は、前記判定手段の
判定結果に基づいて、前記記憶装置から入力する処理デ
ータのビット幅を決定するビット幅決定手段を更に備
え、前記アドレスデータ変換装置は、前記ビット幅決定
手段により決定されたビット幅についての情報を記憶す
るビット幅情報記憶手段を更に備え、前記アドレスデー
タ抽出手段は、前記ビット幅情報記憶手段に記憶された
ビット幅情報に基づいて、複数の記憶装置に前記第１の
ビット単位分に相当する処理データの出力を行わせる為
に必要なアドレスデータ、又は第２のビット単位毎に処
理データの出力を行わせる為に必要なアドレスデータの
何れかを選択する、ことを特徴とする請求項１または請
求項２に記載のデータ処理システム。
【請求項４】前記記憶装置の個数を判定する判定手段
は、前記第１領域に相当するアドレスデータに対応して
入力される前記第１のビット単位分の処理データの内容
に基づいて前記個数を判定することを特徴とする請求項
１乃至請求項３のいずれか一項に記載のデータ処理シス
テム。
【請求項５】処理データの入力モードを、全アドレス
空間の所定領域毎に、第１のビット単位で行う第１モー
ドと、第１のビット単位よりも少ない第２のビット単位
での複数の入力により第１のビット単位分の入力を行う
第２モードとを切り換えるデータ処理装置と、処理デー
タの出力を第２のビット単位で行う記憶装置と、記憶装
置に対するアドレスデータの変換を行うアドレスデータ
変換装置とを備えたデータ処理システムにおける記憶装
置からのデータ入力方法であって、前記全アドレス空間の所定領域に割り当てられた外部装
置を選択する為のアドレスデータの出力を行う工程と、前記記憶装置の個数を判定する工程と、前記判定結果に基づき、前記第１モードによる第１領域
又は第２モードによる第２領域との何れか一方の領域に
て、前記記憶装置から処理データを入力する工程と、前記第１又は第２領域に相当する前記データ処理装置か
らのアドレスデータに基づき、複数の記憶装置に前記第
１のビット単位分に相当する処理データの出力を行わ
せ、又は第２のビット単位毎に処理データの出力を行わ
せる為に必要なアドレスデータを抽出して前記記憶装置
に出力する工程と、前記アドレスデータに基づいて前記記憶装置の選択信号
を出力する工程と、を備えたことを特徴とするデータ処理システムにおける
記憶装置からのデータ入力方法。
【請求項６】前記第１のビット単位は、前記第２のビ
ット単位の倍数であり、前記アドレスデータを抽出して
出力する工程は、当該倍数の値を表現可能なビット数分
の下位アドレスデータを最上位ビット側に揃えて前記記
憶装置に対するアドレスデータを生成する工程であるこ
とを特徴とする請求項５に記載のデータ処理システムに
おける記憶装置からのデータ入力方法。
【請求項７】前記記憶装置の個数を判定結果に基づい
て、前記記憶装置から入力する処理データのビット幅を
決定する工程と、決定されたビット幅についての情報を
記憶する工程と、記憶されたビット幅情報に基づいて、
複数の記憶装置に前記第１のビット単位分に相当する処
理データの出力を行わせる為に必要なアドレスデータ、
又は第２のビット単位毎に処理データの出力を行わせる
為に必要なアドレスデータの何れかを選択する工程とを
更に備えたことを特徴とする請求項５または請求項６に
記載のデータ処理システムにおける記憶装置からのデー
タ入力方法。
【請求項８】前記記憶装置の個数を判定する工程は、
前記第１の領域に相当するアドレスデータに対応して入
力される前記第１のビット単位分の処理データの内容に
基づいて前記個数を判定する工程であることを特徴とす
る請求項５乃至請求項７のいずれか一項に記載のデータ
処理システムにおける記憶装置からのデータ入力方法。