JPH11126906A - 陽極酸化方法 - Google Patents
陽極酸化方法Info
- Publication number
- JPH11126906A JPH11126906A JP9290138A JP29013897A JPH11126906A JP H11126906 A JPH11126906 A JP H11126906A JP 9290138 A JP9290138 A JP 9290138A JP 29013897 A JP29013897 A JP 29013897A JP H11126906 A JPH11126906 A JP H11126906A
- Authority
- JP
- Japan
- Prior art keywords
- current
- gate
- gate electrodes
- anodic oxidation
- semiconductor island
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
- H10D86/021—Manufacture or treatment of multiple TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/441—Interconnections, e.g. scanning lines
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
- H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
- H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
- H01L21/02244—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of a metallic layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
- H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
- H01L21/3167—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself of anodic oxidation
- H01L21/31675—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself of anodic oxidation of silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/02258—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by anodic treatment, e.g. anodic oxidation
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】 陽極酸化時における電流の経路の違いによる
ゲイト電極間の電位差がなくなるような陽極酸化方法を
提供する。 【解決手段】 陽極酸化時における直列に接続されたT
FTの各ゲイト電極を結ぶ配線パターンを各ゲイト電極
への経路、特にその延長距離がほぼ同一となるように配
線する。
ゲイト電極間の電位差がなくなるような陽極酸化方法を
提供する。 【解決手段】 陽極酸化時における直列に接続されたT
FTの各ゲイト電極を結ぶ配線パターンを各ゲイト電極
への経路、特にその延長距離がほぼ同一となるように配
線する。
Description
【0001】
【発明の属する技術分野】本発明は陽極酸化方法に係
り、特に薄膜トランジスタ(TFT)のゲイト電極の陽
極酸化に有利に適用できる陽極酸化方法に関する。
り、特に薄膜トランジスタ(TFT)のゲイト電極の陽
極酸化に有利に適用できる陽極酸化方法に関する。
【0002】
【従来の技術】ゲイト電極として陽極酸化膜で覆われた
アルミニウム電極を採用したTFTが広く知られてい
る。陽極酸化の方法としては図4に示すように容器1内
に電解溶液2を入れ、基板3上に形成されたTFTのゲ
イト電極やゲイト配線4を互いに電気的に接続し、これ
を電流供給線に接続する。そしてこの基板3と白金など
でできた電極板5とを電解溶液中に対向して配置し、基
板3上の電流供給線に正の、電極板5に負の電圧を印加
するよう電源6を接続する。すると電源6より電流がゲ
イト電極やゲイト配線4を通り電解溶液2中を電極板5
に向かって流れる。これによりゲイト電極やゲイト配線
4の表面が陽極酸化され陽極酸化膜で表面が覆われる。
電解溶液2としては酒石酸やシュウ酸が用いられ、例え
ば3%の酒石酸エチレングリコール溶液を6倍希釈アン
モニア水でpH7に調整したものが用いられる。
アルミニウム電極を採用したTFTが広く知られてい
る。陽極酸化の方法としては図4に示すように容器1内
に電解溶液2を入れ、基板3上に形成されたTFTのゲ
イト電極やゲイト配線4を互いに電気的に接続し、これ
を電流供給線に接続する。そしてこの基板3と白金など
でできた電極板5とを電解溶液中に対向して配置し、基
板3上の電流供給線に正の、電極板5に負の電圧を印加
するよう電源6を接続する。すると電源6より電流がゲ
イト電極やゲイト配線4を通り電解溶液2中を電極板5
に向かって流れる。これによりゲイト電極やゲイト配線
4の表面が陽極酸化され陽極酸化膜で表面が覆われる。
電解溶液2としては酒石酸やシュウ酸が用いられ、例え
ば3%の酒石酸エチレングリコール溶液を6倍希釈アン
モニア水でpH7に調整したものが用いられる。
【0003】図5は、図4に示す陽極酸化装置におい
て、基板3に印加される電圧と電流の時間変化を示した
図である。電源6を印加してから所定の時間(t1)の
間は電流を一定に保ち、電圧を徐々に上昇させる定電流
領域となる。定電流としてはウエハ1枚当たり20mA
の電流が流れるように設定し電圧は0Vから最高100
V程度まで徐々に増加させる。そして定電流領域(t
1)が経過した後は電圧を100V程度に一定に保って
更に陽極酸化を続ける。この間基板3から電極板5に流
れる電流は徐々に減少しその電流値が所定の値以下にな
った時に陽極酸化を終了させる。このように陽極酸化は
定電流領域(t1)と定電圧領域(t2)とで実行され
る。
て、基板3に印加される電圧と電流の時間変化を示した
図である。電源6を印加してから所定の時間(t1)の
間は電流を一定に保ち、電圧を徐々に上昇させる定電流
領域となる。定電流としてはウエハ1枚当たり20mA
の電流が流れるように設定し電圧は0Vから最高100
V程度まで徐々に増加させる。そして定電流領域(t
1)が経過した後は電圧を100V程度に一定に保って
更に陽極酸化を続ける。この間基板3から電極板5に流
れる電流は徐々に減少しその電流値が所定の値以下にな
った時に陽極酸化を終了させる。このように陽極酸化は
定電流領域(t1)と定電圧領域(t2)とで実行され
る。
【0004】
【発明が解決しようとする課題】一般にTFTは液晶デ
ィスプレイを駆動する周辺回路に多く用いられている。
周辺回路においてはTFTを直列に接続したり、マルチ
ゲイト型構造のTFTを採用したりすることがある。こ
の場合、ゲイト電極として陽極酸化膜で覆われたアルミ
ニウム電極を採用したTFTでは、陽極酸化方法に起因
する問題が発生する。
ィスプレイを駆動する周辺回路に多く用いられている。
周辺回路においてはTFTを直列に接続したり、マルチ
ゲイト型構造のTFTを採用したりすることがある。こ
の場合、ゲイト電極として陽極酸化膜で覆われたアルミ
ニウム電極を採用したTFTでは、陽極酸化方法に起因
する問題が発生する。
【0005】図7は絶縁基板20上に形成されたTFT
素子の上面図を示したものである。石英ガラス等の絶縁
基板20上に結晶性材料、たとえば多結晶シリコンを被
着し、所定形状にホトリソグラフィを施こして、TFT
が作製される多結晶シリコンの島領域(半導体島領域)
11を形成する。半導体島領域11内にはTFTが、半
導体島領域11の外には、電流供給線7とゲイト配線8
a,8b,8cとが作製される。
素子の上面図を示したものである。石英ガラス等の絶縁
基板20上に結晶性材料、たとえば多結晶シリコンを被
着し、所定形状にホトリソグラフィを施こして、TFT
が作製される多結晶シリコンの島領域(半導体島領域)
11を形成する。半導体島領域11内にはTFTが、半
導体島領域11の外には、電流供給線7とゲイト配線8
a,8b,8cとが作製される。
【0006】陽極酸化時には電流供給線7とゲイト配線
8a,8b,8cとを接続し、このゲイト配線8a,8
b,8cに接続されたゲイト電極G1,G2に電流を供
給する。陽極酸化後に図中に点線で示した部分9a,9
b,9cでゲイト配線を切断し所望のTFT素子を完成
させる。陽極酸化電流は電流供給線7からゲイト配線8
a,8b,8cを通りゲイト電極G1,G2へと流れる
が、図7に示すような素子の配線構造では同一の半導体
島領域11内に形成されたゲイト電極G1とG2とに流
れる陽極酸化電流の経路が異なる。従って、ゲイト配線
8a,8b,8cを構成するアルミニウムの抵抗により
電位降下が発生し、例えばゲイト電極G1とゲイト電極
G2との間に電位差が発生する。図8は図7に示す素子
配置におけるゲイト電極近傍の素子断面図を示したもの
である。ゲイト電極G1とG2との間に電位差が発生す
ると、例えばゲイト電極G1の電位がゲイト電極G2の
電位よりも高い場合には図8に太線矢印で示すようにゲ
イト電極G1からゲイト絶縁膜10を通り多結晶シリコ
ン半導体島領域11を通ってゲイト電極G2に流れる電
流I1が発生する。もちろんゲイト電極G1,G2から
も半導体島領域11を通って流れる電流I2が発生す
る。この場合平行して相隣る2つのゲイト電極G1,G
2の間の部分M2には両電極間の電位差に基づく電流I
1が余分に流れるため半導体島領域11の結晶性を劣化
させる。一方、M1の部分に流れる電流I2は適度に電
流量は抑えられているため、逆に結晶性は改善される。
このようなゲイト電極間の電位差による過度なリーク電
流により結晶性が劣化するという問題はゲイト電極間の
間隔が2〜3μm以下になるとより顕在化する。陽極酸
化時のゲイト電極間の電位差発生による過剰電流がTF
Tのバルク半導体層内を流れることによる結晶性の劣化
はラマンスペクトルを測定することにより容易に検出す
ることができる。図9は図7に示す素子配置を持つTF
Tにおいて陽極酸化前後の半導体層のラマンスペクトル
を示した図である。
8a,8b,8cとを接続し、このゲイト配線8a,8
b,8cに接続されたゲイト電極G1,G2に電流を供
給する。陽極酸化後に図中に点線で示した部分9a,9
b,9cでゲイト配線を切断し所望のTFT素子を完成
させる。陽極酸化電流は電流供給線7からゲイト配線8
a,8b,8cを通りゲイト電極G1,G2へと流れる
が、図7に示すような素子の配線構造では同一の半導体
島領域11内に形成されたゲイト電極G1とG2とに流
れる陽極酸化電流の経路が異なる。従って、ゲイト配線
8a,8b,8cを構成するアルミニウムの抵抗により
電位降下が発生し、例えばゲイト電極G1とゲイト電極
G2との間に電位差が発生する。図8は図7に示す素子
配置におけるゲイト電極近傍の素子断面図を示したもの
である。ゲイト電極G1とG2との間に電位差が発生す
ると、例えばゲイト電極G1の電位がゲイト電極G2の
電位よりも高い場合には図8に太線矢印で示すようにゲ
イト電極G1からゲイト絶縁膜10を通り多結晶シリコ
ン半導体島領域11を通ってゲイト電極G2に流れる電
流I1が発生する。もちろんゲイト電極G1,G2から
も半導体島領域11を通って流れる電流I2が発生す
る。この場合平行して相隣る2つのゲイト電極G1,G
2の間の部分M2には両電極間の電位差に基づく電流I
1が余分に流れるため半導体島領域11の結晶性を劣化
させる。一方、M1の部分に流れる電流I2は適度に電
流量は抑えられているため、逆に結晶性は改善される。
このようなゲイト電極間の電位差による過度なリーク電
流により結晶性が劣化するという問題はゲイト電極間の
間隔が2〜3μm以下になるとより顕在化する。陽極酸
化時のゲイト電極間の電位差発生による過剰電流がTF
Tのバルク半導体層内を流れることによる結晶性の劣化
はラマンスペクトルを測定することにより容易に検出す
ることができる。図9は図7に示す素子配置を持つTF
Tにおいて陽極酸化前後の半導体層のラマンスペクトル
を示した図である。
【0007】Int.は陽極酸化前の半導体層のスペク
トルを、M1,M2はそれぞれ陽極酸化後の図7に示し
た部分M1,M2の半導体層のスペクトルを示してい
る。M1は左側(結晶Si(c−Si)のラマンピーク
側)にシフトしているため結晶性が良くなり、M2は右
側にシフトしているため結晶性が悪くなったことを示
す。このように結晶性が劣化すると劣化部分が変色する
こともあり、図7に示す例ではM2の部分は変色してし
まう。なお図6は陽極酸化時の設定印加電圧と陽極酸化
膜の膜厚との関係を示したもので通常80〜100Vを
最高電圧として徐々に設定電圧を増加させるとほぼ直線
上に陽極酸化膜が成長することがわかる。
トルを、M1,M2はそれぞれ陽極酸化後の図7に示し
た部分M1,M2の半導体層のスペクトルを示してい
る。M1は左側(結晶Si(c−Si)のラマンピーク
側)にシフトしているため結晶性が良くなり、M2は右
側にシフトしているため結晶性が悪くなったことを示
す。このように結晶性が劣化すると劣化部分が変色する
こともあり、図7に示す例ではM2の部分は変色してし
まう。なお図6は陽極酸化時の設定印加電圧と陽極酸化
膜の膜厚との関係を示したもので通常80〜100Vを
最高電圧として徐々に設定電圧を増加させるとほぼ直線
上に陽極酸化膜が成長することがわかる。
【0008】このように従来の陽極酸化方法では、TF
Tを直列に接続して陽極酸化を行う場合、同一の半導体
島領域内に供給される陽極酸化電流の経路には特に注意
を払っておらず、特に素子内においては陽極酸化電流が
流れれば良いという程度しか注意が払われていなかっ
た。したがって同一の半導体島領域内で同じ特性の必要
なTFTにおいてそのゲイト電極の陽極酸化電流の経路
はTFTの配置の仕方等により経路長がまちまちになる
という問題があった。
Tを直列に接続して陽極酸化を行う場合、同一の半導体
島領域内に供給される陽極酸化電流の経路には特に注意
を払っておらず、特に素子内においては陽極酸化電流が
流れれば良いという程度しか注意が払われていなかっ
た。したがって同一の半導体島領域内で同じ特性の必要
なTFTにおいてそのゲイト電極の陽極酸化電流の経路
はTFTの配置の仕方等により経路長がまちまちになる
という問題があった。
【0009】素子の微細化が進んだ場合TFT内におけ
るゲイト電極間の間隔は狭くなる。特にゲイト電極間の
間隔が2〜3μm以下となると、陽極酸化時における同
一の半導体島領域内のゲイト電極に供給される陽極酸化
電流の経路の違いによりゲイト電極間の微妙な電位差の
発生が無視できなくなる。そしてこの電位差に起因して
ゲイト電極間に流れるリーク電流により陽極酸化状態に
微妙な違いが発生し、これがゲイト電極間におけるリー
クや部分的な陽極酸化不良、場合によっては半導体層が
剥れてしまうといった問題を発生させる。
るゲイト電極間の間隔は狭くなる。特にゲイト電極間の
間隔が2〜3μm以下となると、陽極酸化時における同
一の半導体島領域内のゲイト電極に供給される陽極酸化
電流の経路の違いによりゲイト電極間の微妙な電位差の
発生が無視できなくなる。そしてこの電位差に起因して
ゲイト電極間に流れるリーク電流により陽極酸化状態に
微妙な違いが発生し、これがゲイト電極間におけるリー
クや部分的な陽極酸化不良、場合によっては半導体層が
剥れてしまうといった問題を発生させる。
【0010】本発明は上述した問題点を解決するために
成されたもので、同一の半導体島領域内で相隣るゲイト
電極間に電位差を発生させないような陽極酸化方法を提
供することを目的とする。
成されたもので、同一の半導体島領域内で相隣るゲイト
電極間に電位差を発生させないような陽極酸化方法を提
供することを目的とする。
【0011】
【課題を解決するための手段】本発明の陽極酸化方法
は、電流供給線に連結された複数の端末線に電流を供給
し、前記端末線の周囲を陽極酸化するに際し、同一の半
導体島領域内に平行して配置された相隣る2つの前記端
末線の対応部分を流れる電流の密度がほぼ同一となるよ
うに前記端末線に電流を供給することを特徴としてい
る。
は、電流供給線に連結された複数の端末線に電流を供給
し、前記端末線の周囲を陽極酸化するに際し、同一の半
導体島領域内に平行して配置された相隣る2つの前記端
末線の対応部分を流れる電流の密度がほぼ同一となるよ
うに前記端末線に電流を供給することを特徴としてい
る。
【0012】また、電流供給線にゲイト配線を介して連
結された複数のゲイト電極に電流を供給し、前記ゲイト
電極の周囲を陽極酸化するに際して、同一の半導体島領
域内に平行して配置された相隣る2つの前記ゲイト電極
の対応部分を流れる電流の電流密度がほぼ同一となるよ
うに前記ゲイト電極に電流を供給することを特徴として
いる。
結された複数のゲイト電極に電流を供給し、前記ゲイト
電極の周囲を陽極酸化するに際して、同一の半導体島領
域内に平行して配置された相隣る2つの前記ゲイト電極
の対応部分を流れる電流の電流密度がほぼ同一となるよ
うに前記ゲイト電極に電流を供給することを特徴として
いる。
【0013】
【発明の実施の形態】以下本発明の実施の形態を詳細に
説明する。図2は複数のTFTを互いに接続した回路例
を示したもので、図2(A)はPチャネルトランジスタ
Tr1,Tr2とNチャネルトランジスタTr3,Tr
4とを直列に接続した例を示し、図2(B)はマルチゲ
イト型TFTを直列に接続した例をそれぞれ示してい
る。
説明する。図2は複数のTFTを互いに接続した回路例
を示したもので、図2(A)はPチャネルトランジスタ
Tr1,Tr2とNチャネルトランジスタTr3,Tr
4とを直列に接続した例を示し、図2(B)はマルチゲ
イト型TFTを直列に接続した例をそれぞれ示してい
る。
【0014】図2(A)においては、トランジスタTr
2とTr3とはゲイトが共通に接続されている。また図
2(B)ではトランジスタTr1とTr2とはマルチゲ
イト型のTFTを構成しており、同様にトランジスタT
r3とTr4とはマルチゲイト型のTFTを構成してい
る。
2とTr3とはゲイトが共通に接続されている。また図
2(B)ではトランジスタTr1とTr2とはマルチゲ
イト型のTFTを構成しており、同様にトランジスタT
r3とTr4とはマルチゲイト型のTFTを構成してい
る。
【0015】図3は図2に示す接続例において陽極酸化
時のゲイト配線の従来の接続例を示すもので、図3
(A)、(B)はそれぞれ図2(A)、(B)にそれぞ
れ対応している。図3(A)、(B)において、トラン
ジスタTr1 とTr2 とは同一の半導体島領域12a,
12b上に、トランジスタTr3 とTr4 とは同一の半
導体島領域13a,13b上にそれぞれ作製されてい
る。
時のゲイト配線の従来の接続例を示すもので、図3
(A)、(B)はそれぞれ図2(A)、(B)にそれぞ
れ対応している。図3(A)、(B)において、トラン
ジスタTr1 とTr2 とは同一の半導体島領域12a,
12b上に、トランジスタTr3 とTr4 とは同一の半
導体島領域13a,13b上にそれぞれ作製されてい
る。
【0016】陽極酸化時においてはこのように接続され
たゲイト配線において図3(A)では電流供給点P1か
ら図3(B)においては電流供給点P2からそれぞれ陽
極酸化電流が供給される。その後陽極酸化が終了後に図
中に点線で示す部分のゲイト配線がフォトリソグラフィ
等の方法によりエッチング除去され切断される。これに
より図2に示すようなTFTの回路が構成される。ここ
で陽極酸化時におけるゲイト電極及びゲイト配線を流れ
る電流の経路について考察してみる。
たゲイト配線において図3(A)では電流供給点P1か
ら図3(B)においては電流供給点P2からそれぞれ陽
極酸化電流が供給される。その後陽極酸化が終了後に図
中に点線で示す部分のゲイト配線がフォトリソグラフィ
等の方法によりエッチング除去され切断される。これに
より図2に示すようなTFTの回路が構成される。ここ
で陽極酸化時におけるゲイト電極及びゲイト配線を流れ
る電流の経路について考察してみる。
【0017】図3(A)において電流供給点P1から各
ゲイト電極G1,G2,G3,G4の各中央点までの距
離を比較してみると、ゲイト電極及びゲイト配線の抵抗
によりゲイト電極中央点における電位はそれぞれ異な
る。従って、例えば同一の半導体島領域12a内で平行
して相隣る2つのゲイト電極G1,G2の間で電位差が
発生する。同様に半導体島領域13a内のゲイト電極G
3とG4との間でも電流経路が異なるため電位差が発生
する。同様のことは図3(B)においても発生し、電流
供給点P2と各ゲイト電極G1,G2,G3,G4との
間の電流経路が異なるため同一の半導体島領域内で相隣
るゲイト電極間に電位差が発生する。このような電位差
の発生により、前述したようにゲイト電極間でゲイト酸
化膜及び半導体層を介してリーク電流が発生するため結
晶欠陥を発生させ、かつ陽極酸化膜の欠陥や、半導体層
の剥れを発生させる。
ゲイト電極G1,G2,G3,G4の各中央点までの距
離を比較してみると、ゲイト電極及びゲイト配線の抵抗
によりゲイト電極中央点における電位はそれぞれ異な
る。従って、例えば同一の半導体島領域12a内で平行
して相隣る2つのゲイト電極G1,G2の間で電位差が
発生する。同様に半導体島領域13a内のゲイト電極G
3とG4との間でも電流経路が異なるため電位差が発生
する。同様のことは図3(B)においても発生し、電流
供給点P2と各ゲイト電極G1,G2,G3,G4との
間の電流経路が異なるため同一の半導体島領域内で相隣
るゲイト電極間に電位差が発生する。このような電位差
の発生により、前述したようにゲイト電極間でゲイト酸
化膜及び半導体層を介してリーク電流が発生するため結
晶欠陥を発生させ、かつ陽極酸化膜の欠陥や、半導体層
の剥れを発生させる。
【0018】図1は本発明の一実施形態を示すゲイト配
線の接続例を示したものである。
線の接続例を示したものである。
【0019】図1(A)、(B)はそれぞれ図2
(A)、(B)にそれぞれ対応している。この場合電流
供給点はそれぞれP3及びP4であり、陽極酸化後に図
中に点線で示した部分でゲイト配線が切断されて回路が
構成される。図から明らかなように各電流供給点P3及
びP4から各ゲイトG1,G2,G3,G4に流れる陽
極電流の経路がほぼ同一長さとなっているため電流経路
における抵抗が同一となり、電位降下も同一となるため
相隣る電極間で電位降下が発生しない。このため、図3
に示すような従来の接続例と異なり陽極酸化時にゲイト
間の電位差に基づくリーク電流が同一の半導体島領域内
の相隣るゲイト電極間に発生しないため結晶欠陥が発生
したり、陽極酸化膜に部分的な陽極酸化不良が発生する
ことはない。
(A)、(B)にそれぞれ対応している。この場合電流
供給点はそれぞれP3及びP4であり、陽極酸化後に図
中に点線で示した部分でゲイト配線が切断されて回路が
構成される。図から明らかなように各電流供給点P3及
びP4から各ゲイトG1,G2,G3,G4に流れる陽
極電流の経路がほぼ同一長さとなっているため電流経路
における抵抗が同一となり、電位降下も同一となるため
相隣る電極間で電位降下が発生しない。このため、図3
に示すような従来の接続例と異なり陽極酸化時にゲイト
間の電位差に基づくリーク電流が同一の半導体島領域内
の相隣るゲイト電極間に発生しないため結晶欠陥が発生
したり、陽極酸化膜に部分的な陽極酸化不良が発生する
ことはない。
【0020】図1に示す実施の形態では電流供給線及び
ゲイト電極及びゲイト配線の電極幅が全て同一幅となっ
ている。従って、同一の半導体島領域内の相隣るゲイト
電極間(端末線間)に電流を供給するに際して、隣り合
うゲイト電極(端末線)間で電位差は発生しないように
するためには、電流供給点からゲイト電極(端末線)の
中央部までの経路をほぼ同一長さとなるように接続すれ
ば良い。
ゲイト電極及びゲイト配線の電極幅が全て同一幅となっ
ている。従って、同一の半導体島領域内の相隣るゲイト
電極間(端末線間)に電流を供給するに際して、隣り合
うゲイト電極(端末線)間で電位差は発生しないように
するためには、電流供給点からゲイト電極(端末線)の
中央部までの経路をほぼ同一長さとなるように接続すれ
ば良い。
【0021】しかし、例えば図7に示すような素子配置
の場合電流供給線7、ゲイト配線8a,8b,8c及び
ゲイト電極G1,G2の幅がそれぞれ異なる場合も存在
する。この場合には単に電流供給線上の電流供給点から
各ゲイト電極の中央部までの経路長を単純に同一長にす
ることによっては両電極間での電位差を0とすることは
できない。この場合には、ゲイト配線の幅を考慮して同
一の半導体島領域内の対応する相隣る2つのゲイト電極
間の電位差が同一となるような接続経路を選定する必要
がある。一般には電流供給線、ゲイト配線及びゲイト電
極の幅を種々に変化させた場合このような電流経路での
電位降下を算定することが困難となるため、例えば電流
供給線は100μm、ゲイト配線は20μm、ゲイト電
極は10μmというふうにそれぞれ基準となる幅を定め
ておき、その幅に基づいて定まる実効的な電流経路の長
さが同一となるような設計を行うのが好ましい。
の場合電流供給線7、ゲイト配線8a,8b,8c及び
ゲイト電極G1,G2の幅がそれぞれ異なる場合も存在
する。この場合には単に電流供給線上の電流供給点から
各ゲイト電極の中央部までの経路長を単純に同一長にす
ることによっては両電極間での電位差を0とすることは
できない。この場合には、ゲイト配線の幅を考慮して同
一の半導体島領域内の対応する相隣る2つのゲイト電極
間の電位差が同一となるような接続経路を選定する必要
がある。一般には電流供給線、ゲイト配線及びゲイト電
極の幅を種々に変化させた場合このような電流経路での
電位降下を算定することが困難となるため、例えば電流
供給線は100μm、ゲイト配線は20μm、ゲイト電
極は10μmというふうにそれぞれ基準となる幅を定め
ておき、その幅に基づいて定まる実効的な電流経路の長
さが同一となるような設計を行うのが好ましい。
【0022】また図1に示す実施の形態では相隣るゲイ
ト電極(端末線)が2つの場合について説明したが、平
行に複数存在する場合についても同一の半導体島領域内
で互いに相隣るゲイト電極間で電位差が生じないような
パターンレイアウトを採用するのが良い。
ト電極(端末線)が2つの場合について説明したが、平
行に複数存在する場合についても同一の半導体島領域内
で互いに相隣るゲイト電極間で電位差が生じないような
パターンレイアウトを採用するのが良い。
【0023】次に本発明の方法を用いたTFTの作製方
法について説明する。図10は液晶ディスプレイ駆動用
周辺回路の一部の上面図を示し、図11は図10のA−
A線で切断した断面からみた作製工程を示す図である。
まず、図11(A)に示すように、ガラスや石英などの
絶縁基板101上に酸化珪素膜を1500〜2500Å
の厚さに堆積し、下地膜102を形成する。
法について説明する。図10は液晶ディスプレイ駆動用
周辺回路の一部の上面図を示し、図11は図10のA−
A線で切断した断面からみた作製工程を示す図である。
まず、図11(A)に示すように、ガラスや石英などの
絶縁基板101上に酸化珪素膜を1500〜2500Å
の厚さに堆積し、下地膜102を形成する。
【0024】ついで、下地膜102上に非晶質珪素膜を
500〜600Åの厚さに形成し、加熱、レーザーアニ
ール等の公知の方法によりこれを結晶化させる。結晶化
した珪素膜を所望の形状にパターニングし、半導体島領
域(半導体島領域)103,104を形成する。
500〜600Åの厚さに形成し、加熱、レーザーアニ
ール等の公知の方法によりこれを結晶化させる。結晶化
した珪素膜を所望の形状にパターニングし、半導体島領
域(半導体島領域)103,104を形成する。
【0025】つぎに、図11(B)に示すように、半導
体島領域103,104を覆うように酸化珪素膜を10
00〜1500Åの厚さに堆積させ、ゲイト絶縁膜10
5を形成する。ついで、スパッタ法を用いてゲイト絶縁
膜105上にアルミニウム膜を4000Åの厚さに被着
させる。この時後続工程でヒロックやウィスカーの発生
を防止するためにアルミニウム膜にはSc,Ti,Si
などを少量含有させるのが良い。アルミニウムのかわり
にタンタルを用いることも出来る。ついでこのアルミニ
ウム膜をパターニングし、ゲイト電極106,107,
108,109を形成する。ゲイト電極106〜109
の表面を陽極酸化し、陽極酸化膜110,111,11
2,113を形成する。この時の陽極酸化用溶液として
は、3%酒石酸エチレングリコール溶液を6倍希釈アン
モニア水でpH6.92に調整したものを使用する。
体島領域103,104を覆うように酸化珪素膜を10
00〜1500Åの厚さに堆積させ、ゲイト絶縁膜10
5を形成する。ついで、スパッタ法を用いてゲイト絶縁
膜105上にアルミニウム膜を4000Åの厚さに被着
させる。この時後続工程でヒロックやウィスカーの発生
を防止するためにアルミニウム膜にはSc,Ti,Si
などを少量含有させるのが良い。アルミニウムのかわり
にタンタルを用いることも出来る。ついでこのアルミニ
ウム膜をパターニングし、ゲイト電極106,107,
108,109を形成する。ゲイト電極106〜109
の表面を陽極酸化し、陽極酸化膜110,111,11
2,113を形成する。この時の陽極酸化用溶液として
は、3%酒石酸エチレングリコール溶液を6倍希釈アン
モニア水でpH6.92に調整したものを使用する。
【0026】電流・電圧の条件は以下の通りに行う。す
なわち、20mA/枚の電流を流し、5〜10V/分の
速度で電圧を100Vまで上昇させ、その後100Vに
電圧を約30分間維持する。この陽極酸化の際、ゲイト
配線は同じ半導体島領域上に形成されたゲイト電極間で
電位差が発生しないように図10のように形成されてい
るので、半導体島領域中に電流は流れず、結晶性を破壊
することはない。また、陽極酸化の不良は発生しない。
なわち、20mA/枚の電流を流し、5〜10V/分の
速度で電圧を100Vまで上昇させ、その後100Vに
電圧を約30分間維持する。この陽極酸化の際、ゲイト
配線は同じ半導体島領域上に形成されたゲイト電極間で
電位差が発生しないように図10のように形成されてい
るので、半導体島領域中に電流は流れず、結晶性を破壊
することはない。また、陽極酸化の不良は発生しない。
【0027】つぎに図11(C)に示すように、陽極酸
化膜110〜113で覆われたゲイト電極106〜10
9をマスクとして、イオン注入法によりソース領域及び
ドレイン領域を形成する。半導体島領域103をマスク
して半導体島領域104内にボロン(B)を注入するこ
とによりP型のソース・ドレイン領域117〜119が
形成される。また半導体島領域104をマスクして半導
体島領域103内にリン(P)を注入することによりN
型のソース・ドレイン領域114〜116が形成され
る。このとき、ゲイト電極106〜109の側壁の陽極
酸化膜110〜113の直下にはオフセット領域が形成
される。このようにして半導体島領域103にはNチャ
ネルTFTが、半導体島領域104にはPチャネルTF
Tが形成される。
化膜110〜113で覆われたゲイト電極106〜10
9をマスクとして、イオン注入法によりソース領域及び
ドレイン領域を形成する。半導体島領域103をマスク
して半導体島領域104内にボロン(B)を注入するこ
とによりP型のソース・ドレイン領域117〜119が
形成される。また半導体島領域104をマスクして半導
体島領域103内にリン(P)を注入することによりN
型のソース・ドレイン領域114〜116が形成され
る。このとき、ゲイト電極106〜109の側壁の陽極
酸化膜110〜113の直下にはオフセット領域が形成
される。このようにして半導体島領域103にはNチャ
ネルTFTが、半導体島領域104にはPチャネルTF
Tが形成される。
【0028】ついで、図11(D)に示すように、全面
に層間絶縁膜120を形成する。層間絶縁膜120とし
ては、窒化珪素膜、酸化珪素膜またはそれらの積層膜を
用いることが出来る。ついで、この層間絶縁膜120に
コンタクトホールを形成し、ソース・ドレイン電極12
1〜123を形成し、TFTを完成させる。
に層間絶縁膜120を形成する。層間絶縁膜120とし
ては、窒化珪素膜、酸化珪素膜またはそれらの積層膜を
用いることが出来る。ついで、この層間絶縁膜120に
コンタクトホールを形成し、ソース・ドレイン電極12
1〜123を形成し、TFTを完成させる。
【0029】
【発明の効果】以上、本発明の実施の形態に基づいて詳
細に説明したように、本発明では陽極酸化時に相隣るゲ
イト電極(端末線)との間に陽極酸化電流の流入経路に
よる電位差が発生しないように電流を供給するようにし
たため、2つのゲイト電極間で電位差に基づくリーク電
流が発生することがない。このためこの漏洩電流に基づ
く結晶欠陥や陽極酸化膜の部分不良が発生することがな
い。従って、微細化したTFTにおいて陽極酸化を有効
に活用できるという利点がある。
細に説明したように、本発明では陽極酸化時に相隣るゲ
イト電極(端末線)との間に陽極酸化電流の流入経路に
よる電位差が発生しないように電流を供給するようにし
たため、2つのゲイト電極間で電位差に基づくリーク電
流が発生することがない。このためこの漏洩電流に基づ
く結晶欠陥や陽極酸化膜の部分不良が発生することがな
い。従って、微細化したTFTにおいて陽極酸化を有効
に活用できるという利点がある。
【図1】本発明の実施の形態における陽極酸化時のゲイ
ト配線の接続例を示す図。
ト配線の接続例を示す図。
【図2】複数のTFTの接続を示す図。
【図3】図2の回路における従来の陽極酸化時のゲイト
配線の接続例を示す図。
配線の接続例を示す図。
【図4】陽極酸化方法の一例を説明するための図。
【図5】陽極酸化時における供給電圧と供給電流との時
間変化を示す図。
間変化を示す図。
【図6】陽極酸化時の設定印加電圧と陽極酸化膜の膜厚
とを示す図。
とを示す図。
【図7】陽極酸化時のTFTの素子接続構成を示す素子
上面図。
上面図。
【図8】図7のゲート電極部の素子断面図。
【図9】図7に示す素子の陽極酸化前後のラマンスペク
トルを示す図。
トルを示す図。
【図10】液晶ディスプレイ駆動用周辺回路の一部を示
す上面図。
す上面図。
【図11】図10のA−A線で切断した断面から見た作
製工程を示す図。
製工程を示す図。
7:電流供給線 8:ゲイト配線 10:ゲイト絶縁膜 11:多結晶シリコン島領域(半導体島領域) G1〜G4:ゲイト電極 P1〜P4:電流供給点 12a,12b:半導体島領域(半導体島領域) 13a,13b:半導体島領域(半導体島領域) 20:絶縁基板
フロントページの続き (72)発明者 塚本 洋介 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 高藤 裕 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 久保田 靖 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内
Claims (2)
- 【請求項1】 電流供給線に連結された複数の端末線に
電流を供給し、前記端末線の周囲を陽極酸化する陽極酸
化方法において、同一の半導体島領域内に平行して配置
された相隣る2つの前記端末線の対応部分を流れる電流
の電流密度がほぼ同一となるように前記端末線に電流を
供給することを特徴とする陽極酸化方法。 - 【請求項2】 電流供給線にゲイト配線を介して連結さ
れた複数のゲイト電極に電流を供給し、前記ゲイト電極
の周囲を陽極酸化する陽極酸化方法において、同一の半
導体島領域内に平行して配置された相隣る2つの前記ゲ
イト電極の対応部分を流れる電流の電流密度がほぼ同一
となるように前記ゲイト電極に電流を供給することを特
徴とする陽極酸化方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9290138A JPH11126906A (ja) | 1997-10-22 | 1997-10-22 | 陽極酸化方法 |
US09/175,844 US20010021566A1 (en) | 1997-10-22 | 1998-10-20 | Anodic oxidization methods |
KR1019980044250A KR19990037281A (ko) | 1997-10-22 | 1998-10-22 | 양극 산화 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9290138A JPH11126906A (ja) | 1997-10-22 | 1997-10-22 | 陽極酸化方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11126906A true JPH11126906A (ja) | 1999-05-11 |
Family
ID=17752287
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9290138A Pending JPH11126906A (ja) | 1997-10-22 | 1997-10-22 | 陽極酸化方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20010021566A1 (ja) |
JP (1) | JPH11126906A (ja) |
KR (1) | KR19990037281A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009004396A (ja) * | 2007-06-19 | 2009-01-08 | Hitachi Ltd | 有機薄膜トランジスタアレイおよびその製造方法 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5528430B2 (ja) * | 2008-05-02 | 2014-06-25 | アイメック | 酸化層の形成方法 |
-
1997
- 1997-10-22 JP JP9290138A patent/JPH11126906A/ja active Pending
-
1998
- 1998-10-20 US US09/175,844 patent/US20010021566A1/en not_active Abandoned
- 1998-10-22 KR KR1019980044250A patent/KR19990037281A/ko not_active Application Discontinuation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009004396A (ja) * | 2007-06-19 | 2009-01-08 | Hitachi Ltd | 有機薄膜トランジスタアレイおよびその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US20010021566A1 (en) | 2001-09-13 |
KR19990037281A (ko) | 1999-05-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5230909B2 (ja) | 薄膜トランジスタ表示板の製造方法 | |
US6808963B2 (en) | Process for fabricating a thin-film device having inclined sides | |
TW471027B (en) | Method for fabricating self-aligned thin-film transistors to define a drain and source in a single photolithographic step | |
JPH05166837A (ja) | 薄膜トランジスタとその製造方法 | |
TW294831B (ja) | ||
JPS62291063A (ja) | 薄膜トランジスタ | |
US6831333B2 (en) | Semiconductor device and method of making thereof | |
JPH11251599A (ja) | 薄膜半導体装置の製造方法 | |
JP2741883B2 (ja) | 液晶パネルの製造方法 | |
JPH11126906A (ja) | 陽極酸化方法 | |
TW386222B (en) | Electric device having non-light emitting type display and method for making the electric device | |
JP3403812B2 (ja) | 薄膜トランジスタを用いた半導体装置の作製方法 | |
JP3114303B2 (ja) | 薄膜トランジスタパネル及びその製造方法 | |
JP3175225B2 (ja) | 薄膜トランジスタの製造方法 | |
JP4324259B2 (ja) | 液晶表示装置の製造方法 | |
JP3023040B2 (ja) | 薄膜トランジスタ素子の製造方法 | |
KR100600280B1 (ko) | 액정표시장치 | |
KR0147019B1 (ko) | 박막트랜지스터 액정 디스플레이 소자의 패드부 및 박막트랜지스터 액정디스플레이 소자의 제조방법 | |
JP3047363B2 (ja) | 半導体装置およびその製造方法 | |
JP3946690B2 (ja) | インバータ回路の作製方法 | |
JPH07321337A (ja) | 半導体集積回路およびその作製方法 | |
JP2001036097A (ja) | 半導体装置 | |
JP4249512B2 (ja) | 絶縁ゲイト型半導体装置 | |
JPH05152327A (ja) | 薄膜トランジスタパネルの製造方法 | |
KR20020045020A (ko) | 박막트랜지스터 제조방법 |