JPH11122117A

JPH11122117A - シリアル・パラレル変換装置

Info

Publication number: JPH11122117A
Application number: JP9282360A
Authority: JP
Inventors: Hidekazu Kikuchi; 秀和菊池; Toru Takeshita; 徹竹下
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-10-15
Filing date: 1997-10-15
Publication date: 1999-04-30
Also published as: US6018305A

Abstract

(57)【要約】【課題】簡単化かつ小規模な回路構成で、所望のシリ
アル・パラレル変換処理を高速に行うことができるシリ
アル・パラレル変換装置を提供する。【解決手段】スリップ信号ＳＬＩＰ信号に基づいて位
相を調整し、クロック信号ＣＬＫ₁を２倍に分周したク
ロック信号ＣＬＫ₂を生成する分周器５３と、クロック
信号ＣＬＫ₂に基づいて、シリアルデータＳＤを２ビッ
トのパラレルデータに変換するシリアル・パラレル変換
器５２と、ＣＬＫ₂に基づいて、パラレルデータの各ビ
ットをシフトするシフトレジスタ５６₁，５６₂と、Ｃ
ＬＫ₂を４倍に分周したクロック信号ＣＬＫ₈を生成す
る分周器５８と、シフトレジスタ５６₁，５６₂の記憶
データに基づいて、ＳＬＩＰ信号およびＣＬＲ信号を生
成する検出器５４と、パラレルデータの各ビットをそれ
ぞれ入力し、ＣＬＫ₈に基づいて、それぞれ４ビットの
パラレルデータを生成するシリアル・パラレル変換器５
７₁，５７₂とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、シリアル・パラレ
ル変換装置に関する。

【０００２】

【従来の技術】例えば、Ｒ（赤），Ｇ（緑），Ｂ（青）
の映像信号を銅線のモニタケーブルを介して、シリアル
データとして伝送し、受信機において、パラレルデータ
に変換する場合がある。この場合には、受信機には、シ
リアルデータをパラレルデータに変換するシリアル・パ
ラレル変換装置が組み込まれている。このようなシリア
ル・パラレル変換装置では、入力したシリアルデータに
間欠的に含まれるワードの境界位置を示す特殊なビット
列の予約語であるワード境界指示データを検出して、こ
の検出結果に基づいて、シリアルデータを正しいワード
境界で区切ってパラレルデータに変換して出力してい
る。

【０００３】図７は、従来のシリアル・パラレル変換装
置１の構成図である。図７に示すように、シリアル・パ
ラレル変換装置１は、Ｋビットのシフトレジスタ２、シ
リアル・パラレル変換器３、クロック信号ＣＬＫをＮ倍
に分周する分周器４および検出器５によって構成され
る。シリアル・パラレル変換装置１では、１ビットのシ
リアルデータＳＤが、クロック信号ＣＬＫに基づいて、
シフトレジスタ２に入力され、入力したシリアルデータ
ＳＤがシフトレジスタ２を構成するＫ個のフリップフロ
ップ２ａ₁〜２ａ_Kを順次にシフトしながら記憶され
る。このシフト動作において、フリップフロップ２ａ₁
〜２ａ_Kからの出力は、検出器５によって監視され、当
該出力がワード境界指示データであるか否かが判断され
る。そして、検出器５がワード境界指示データを検出す
ると、分周器４がクリア（リセット）され、当該クリア
されたタイミングを基準として、クロック信号ＣＬＫを
Ｎ倍に分周したＮ分周クロック信号Ｓ４がシリアル・パ
ラレル変換器３に出力される。シリアル・パラレル変換
器３は、Ｎ分周クロック信号Ｓ４を基準として、シフト
レジスタ２から入力したＮビット分のシリアルデータ
を、ＮビットのパラレルデータＰＤとして出力する。

【０００４】図８は、従来のその他のシリアル・パラレ
ル変換装置１１の構成図である。図８に示すように、シ
リアル・パラレル変換装置１１は、ＮビットのＮ個のシ
フトレジスタ１２ａ₁〜１２ａ_N、シリアル・パラレル
変換器３、分周器４および検出器１５によって構成され
る。１：Ｎのシリアル・パラレル変換では、分周器４の
初期位相に応じて、Ｎ通りの位置にワード境界指示デー
タが検出される。シリアル・パラレル変換装置１１で
は、シリアル・パラレル変換器３からＮビットのパラレ
ル信号Ｓ３を、Ｎ個のシフトレジスタ１２ａ１〜１２ａ
Ｎに並列に入力し、これらを順にシフトさせる。そし
て、検出器１５において、シフトレジスタ１２ａ１〜１
２ａＮの記憶データから、ワード境界指示データとシリ
アル・パラレル変換器３の変換処理との位相ずれを検出
し、位相ずれがある場合には、分周器４の位相を変更す
る。

【０００５】

【発明が解決しようとする課題】しかしながら、図７に
示すシリアル・パラレル変換装置１では、検出器５は、
クロック信号ＣＬＫに応じた周期で、シフトレジスタ２
にワード境界指示データが記憶されているか否かを高速
に検出する必要があり、高速処理が可能な検出器５を設
計するのが困難であるという問題がある。また、図８に
示すシリアル・パラレル変換装置１１では、１：Ｎのシ
リアル・パラレル変換を行う場合には、Ｎ通りの位置か
らワード境界指示データが検出される可能性があり、そ
の全てを検出するため回路が大規模化してしまうという
問題がある。また、検出されたワード境界指示データの
位置に応じて、分周器４の位相を変更する処理は複雑で
あり、回路が複雑化してしまうという問題もある。

【０００６】本発明は上述した従来技術の問題点に鑑み
てなされ、簡単化かつ小規模な回路構成で、所望のシリ
アル・パラレル変換処理を高速に行うことができるシリ
アル・パラレル変換装置を提供することを目的とする。

【０００７】

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した目的を達成するために、本発明の
シリアル・パラレル変換装置は、ワードの境界位置を示
すワード境界指示データを含むシリアルデータを、ワー
ド単位でｍ×ｎ（ｍ，ｎは２以上の整数）ビットのパラ
レルデータに変換するシリアル・パラレル変換装置であ
って、第１の位相調整信号に基づいて位相を調整し、第
１のクロック信号をｍ倍に分周した第２のクロック信号
を生成する第１の分周手段と、前記第２のクロック信号
に基づいて、前記シリアルデータをｍビットのパラレル
データに変換する第１のシリアル・パラレル変換手段
と、直列に接続された複数の記憶部を備え、前記第２の
クロック信号に基づいて、前記パラレルデータの各ビッ
トをそれぞれ入力して後段の記憶部にシフトするｍ個の
記憶手段と、第２の位相調整信号に基づいて位相を調整
し、第１のクロック信号をｍ×ｎ倍に分周した第３のク
ロック信号を生成する第２の分周手段と、前記ｍ個の記
憶手段の前記記憶部の出力に基づいて、前記ワード境界
指示データを検出し、前記第１の位相調整信号および前
記第２の位相調整信号を生成する検出手段と、前記ｍ個
の記憶手段の最終段の記憶部から出力されるｍビットの
パラレルデータの各ビットをそれぞれ入力し、前記第３
のクロック信号に基づいて、それぞれｎビットの第１の
パラレルデータを生成するｍ個の第２のシリアル・パラ
レル変換手段とを有する。

【０００８】本発明のシリアル・パラレル変換装置で
は、前段で、第１のシリアル・パラレル変換手段を用い
て、ｍビットのパラレルデータが生成され、後段で、第
２のシリアル・パラレル変換手段を用いて、前記パラレ
ルデータの各ビットが、ｎビットのパラレルデータに変
換される。

【０００９】

【発明の実施の形態】以下、本発明の実施形態に係わる
シリアル・パラレル変換装置について説明する。図１
は、本実施形態のシリアル・パラレル変換装置５１のシ
ステム構成図である。図１に示すように、シリアル・パ
ラレル変換装置５１は、シリアル・パラレル変換器５
２，５７₁〜５７_m、分周器５３，５８、検出器５４お
よびシフトレジスタ５６₁〜５６_mによって構成され
る。第１のシリアル・パラレル変換手段としてのシリア
ル・パラレル変換装置５１は、例えば、受信機内に設け
られ、銅線のモニタケーブルを介して、Ｒ，Ｇ，Ｂの映
像信号をシリアルデータＳＤとして入力する。この場合
には、受信機には、シリアルデータをパラレルデータに
変換するシリアル・パラレル変換装置が組み込まれてい
る。第２の分周手段としての分周器５３は、第１のクロ
ック信号としてのクロック信号ＣＬＫ₁を入力し、クロ
ック信号ＣＬＫ₁をｍ分周して第２のクロック信号とし
てのクロック信号ＣＬＫ₂を生成し、クロック信号ＣＬ
Ｋ₂を、シリアル・パラレル変換器５２、シフトレジス
タ５６₁〜５６_mおよび分周器５８に出力する。また、
分周器５３は、検出器５４からのスリップ信号ＳＬＩＰ
に含まれるパルスに基づいて、位相を初期化する。

【００１０】シリアル・パラレル変換器５２は、１ビッ
トのシリアルデータＳＤを入力し、クロック信号ＣＬＫ
₁，ＣＬＫ₂に基づいて、シリアルデータＳＤをｍビッ
トのパラレルデータＳ５２に変換し、このパラレルデー
タＳ５２の各ビットデータを対応するシフトレジスタ５
６₁〜５６_mに出力する。記憶手段としてのシフトレジ
スタ５６₁〜５６_mは、それぞれ複数のフリップフロッ
プを直列に接続して構成され、クロック信号ＣＬＫ₂に
基づいて、それぞれ入力したパラレルデータＳ５２の対
応するビットデータを後段のフリップフロップに順にシ
フトする。検出手段としての検出器５４は、シフトレジ
スタ５６₁〜５６_mの記憶データを監視し、ワード境界
指示データに基づいて、所定のタイミングでパルスを発
生するクリア信号ＣＬＲおよびスリップ信号ＳＬＩＰを
生成し、クリア信号ＣＬＲを分周器５３に出力し、スリ
ップ信号ＳＬＩＰを生成して分周器５８に出力する。

【００１１】第２の分周手段としての分周器５８は、ク
ロック信号ＣＬＫ₂を入力し、第３のクロック信号とし
てのクロック信号ＣＬＫ₂をｎ倍に分周してクロック信
号ＣＬＫ₈を生成し、クロック信号ＣＬＫ₈を、シリア
ル・パラレル変換器５７₁〜５７_nに出力する。また、
分周器５８は、クリア信号ＣＬＲに含まれるパルスに基
づいて、リセットされる。なお、分周器５８は、クロッ
ク信号ＣＬＫ₂からクロック信号ＣＬＫ₈を生成するの
ではなく、クロック信号ＣＬＫ₁からクロック信号ＣＬ
Ｋ₈を生成してもよい。

【００１２】第２のシリアル・パラレル変換手段として
のシリアル・パラレル変換器５７₁〜５７_mは、それぞ
れパラレルデータＳ５６の対応するビットをシリアルに
入力し、クロック信号ＣＬＫ₈に基づいて、それぞれｎ
ビットのパラレル信号を生成し、さらに、これらのパラ
レル信号を並列に出力することで、ｍ×ｎビットのパラ
レル信号ＰＤを出力する。

【００１３】図２は、ｍ＝２，ｎ＝４の場合における、
図１に示すシリアル・パラレル変換装置５１の回路図で
ある。この場合には、図２に示すように、シリアル・パ
ラレル変換装置５１は、シリアル・パラレル変換器５
２，５７₁，５７₂、分周器５３，５８、検出器５４お
よびシフトレジスタ５６₁，５６₂によって構成され
る。すなわち、ｍ＝２であるから、シフトレジスタおよ
び後段のシリアル・パラレル変換器は、それぞれ２つ設
けられている。

【００１４】図２に示すように、分周器５３は、Ｄ−フ
リップフロップ（ＦＦ）７０，７５、ＮＯＴ回路７１，
７４、ＡＮＤ回路７２およびＸＯＲ（排他的論理和）回
路７３を備えている。Ｄ−ＦＦ７０のＱ端子は、ＮＯＴ
回路７１を介してＡＮＤ回路７２の一方の入力端子に接
続されている。ＡＮＤ回路７２の出力端子は、ＸＯＲ回
路７３の一方の入力端子に接続されている。ＸＯＲ回路
７３の出力端子は、ＮＯＴ回路７４を介して、Ｄ−ＦＦ
７５のＤ端子に接続されている。Ｄ−ＦＦ７５のＱ端子
は、ＸＯＲ回路７３の他方の入力端子およびＤ−ＦＦ８
３，８４のＣＬＫ端子に接続されている。また、Ｄ−Ｆ
Ｆ７０，７５のＣＬＫ端子には、クロック信号ＣＬＫ₁
が供給されている。また、Ｄ−ＦＦ７０のＤ端子および
ＡＮＤ回路７２の他方の入力端子には、スリップ信号Ｓ
ＬＩＰが供給されている。

【００１５】シリアル・パラレル変換器５２は、Ｄ−Ｆ
Ｆ８１，８２，８３，８４を備えている。Ｄ−ＦＦ８１
のＤ端子にはシリアルデータＳＤが供給され、Ｄ−ＦＦ
８１のＱ端子はＤ−ＦＦ８２，８３のＤ端子に接続さ
れ、Ｄ−ＦＦ８２のＱ端子はＤ−ＦＦ８４のＤ端子に接
続され、Ｄ−ＦＦ８４のＱ端子はシフトレジスタ５６₁
のＤ−ＦＦ１０１のＤ端子に接続されている。Ｄ−ＦＦ
８３のＱ端子は、Ｄ−ＦＦ９１のＤ端子に接続されてい
る。Ｄ−ＦＦ８１，８２のＣＬＫ端子にはクロック信号
ＣＬＫ₁が供給され、Ｄ−ＦＦ８３，８４にはクロック
信号ＣＬＫ₂が供給されている。

【００１６】シフトレジスタ５６₁は、Ｄ−ＦＦ１０
１，１０２，１０３，１０４を備えている。Ｄ−ＦＦ１
０１のＤ端子にはＤ−ＦＦ８４のＱ端子からＤＬ信号が
入力される。Ｄ−ＦＦ１０１のＱ端子はＤ−ＦＦ１０２
のＤ端子に接続され、Ｄ−ＦＦ１０２のＱ端子はＤ−Ｆ
Ｆ１０３のＤ端子に接続され、Ｄ−ＦＦ１０３のＱ端子
はＤ−ＦＦ１０４のＤ端子に接続されている。Ｄ−ＦＦ
１０４のＱ端子は、シリアル・パラレル変換器５７₁の
Ｄ−ＦＦ１１１のＤ端子に接続されている。Ｄ−ＦＦ１
０１，１０２，１０３，１０４のＣＬＫ端子には、クロ
ック信号ＣＬＫ₂が供給される。

【００１７】シフトレジスタ５６₂は、Ｄ−ＦＦ９１，
９２，９３，９４を備えている。Ｄ−ＦＦ９１のＤ端子
にはＤ−ＦＦ８３のＱ端子からＤＴ信号が入力される。
Ｄ−ＦＦ９１のＱ端子はＤ−ＦＦ９２のＤ端子に接続さ
れ、Ｄ−ＦＦ９２のＱ端子はＤ−ＦＦ９３のＤ端子に接
続され、Ｄ−ＦＦ９３のＱ端子はＤ−ＦＦ９４のＤ端子
に接続されている。Ｄ−ＦＦ９４のＱ端子は、シリアル
・パラレル変換器５７₂のＤ−ＦＦ１１１のＤ端子に接
続されている。Ｄ−ＦＦ９１，９２，９３，９４のＣＬ
Ｋ端子には、クロック信号ＣＬＫ₂が供給される。

【００１８】検出器５４は、６入力１出力のＡＮＤ回路
１２０，１２１を備えている。ＡＮＤ回路１２０の６個
の入力端子は、それぞれＤ−ＦＦ１０１，９２，１０
２，９３のＱ端子と、それぞれＮＯＴ回路１２２，１２
３を介してＤ−ＦＦ１０３，９４のＱ端子に接続されて
いる。また、ＡＮＤ回路１２０の出力端子は、分周器５
３のＤ−ＦＦ７０のＤ端子に接続されている。また、Ａ
ＮＤ回路１２１の６個の入力端子は、それぞれＤ−ＦＦ
９１，１０１，９２，１０２のＱ端子と、それぞれＮＯ
Ｔ回路１２４，１２５を介してＤ−ＦＦ９３，１０３の
Ｑ端子に接続されている。また、ＡＮＤ回路１２１の出
力端子は、分周器５８に接続されている。

【００１９】シリアル・パラレル変換器５７₁は、Ｄ−
ＦＦ１１１，１１２，１１３，１１４，１１５，１１
６，１１７，１１８を備えている。Ｄ−ＦＦ１１１のＱ
端子はＤ−ＦＦ１１２，１１５のＤ端子に接続されてい
る。Ｄ−ＦＦ１１２のＱ端子はＤ−ＦＦ１１３のＤ端子
に接続され、Ｄ−ＦＦ１１３のＱ端子はＤ−ＦＦ１１４
のＤ端子に接続され、Ｄ−ＦＦ１１４のＱ端子はＤ−Ｆ
Ｆ１１８のＤ端子に接続されている。Ｄ−ＦＦ１１６の
Ｄ端子はＤ−ＦＦ１１２のＱ端子に接続されている。Ｄ
−ＦＦ１１７のＤ端子はＤ−ＦＦ１１３のＱ端子に接続
されている。Ｄ−ＦＦ１１８のＤ端子はＤ−ＦＦ１１４
のＱ端子に接続されている。Ｄ−ＦＦ１１１，１１２，
１１３，１１４のＣＬＫ端子には、分周器５３からのク
ロック信号ＣＬＫ₂が供給される。また、Ｄ−ＦＦ１１
５，１１６，１１７，１１８のＣＬＫ端子には、分周器
５８からのクロック信号ＣＬＫ₈が供給される。シリア
ル・パラレル変換器５７₁は、シフトレジスタ５６₁か
らデータＤ₈，Ｄ₆，Ｄ₄，Ｄ₂をシリアルに入力し、
４ビットのパラレルデータＰ₈，Ｐ₆，Ｐ₄，Ｐ₂を出
力する。

【００２０】シリアル・パラレル変換器５７₂は、基本
的に、シリアル・パラレル変換器５７₁と同じ構成をし
ており、シフトレジスタ５６₂からデータＤ₇，Ｄ₅，
Ｄ₃，Ｄ₁をシリアルに入力し、４ビットのパラレルデ
ータＰ₇，Ｐ₅，Ｐ₃，Ｐ₁を出力する。

【００２１】以下、図２に示すシリアル・パラレル変換
装置５１の動作について説明する。図３はシリアルデー
タＳＤからスリップ信号ＳＬＩＰを生成するまでの動作
を説明するためのフローチャートであり、図４はシフト
レジスタ５６₁，５６₂のデータＤ₁〜Ｄ₈からパラレ
ルデータＰ₁〜Ｐ₈を生成するまでの動作を説明するた
めのタイミングチャートである。

【００２２】分周器５３では、図３（Ａ）に示すクロッ
ク信号ＣＬＫ₁を２分周した図３（Ｅ）に示すクロック
信号ＣＬＫ₂が生成される。ここで、クロック信号ＣＬ
Ｋ₁の周期を１クロックサイクルとする。図３（Ｂ）に
示すように、クロック信号ＣＬＫ₁の立ち上がりのタイ
ミングで、シリアルデータＳＤのデータｂ₁〜ｂ₈，ａ
₁〜ａ₈が順にシリアル・パラレル変換器５２に入力さ
れる。シリアル・パラレル変換器５２に入力されたシリ
アルデータＳＤのデータｂ₁〜ｂ₈，ａ₁〜ａ₈は、Ｄ
−ＦＦ８１において１クロックサイクルだけ遅延され
て、図３（Ｃ）に示すデータＱ₁としてＤ−ＦＦ８２，
８３のＤ端子に出力される。また、データＱ₁は、Ｄ−
ＦＦ８２において１クロックサイクルだけ遅延されて、
図３（Ｄ）に示すデータＱ₂としてＤ−ＦＦ８４のＤ端
子に出力される。

【００２３】そして、Ｄ−ＦＦ８３において、クロック
信号ＣＬＫ₂の立ち上がりのタイミングで、データＱ₁
が、図３（Ｆ）に示すデータＤＴとしてＤ−ＦＦ９１の
Ｄ端子に出力される。このとき、クロック信号ＣＬＫ₂
の周期がクロック信号ＣＬＫ₁の周期の２倍の２クロッ
クサイクルであるため、図３（Ｆ）に示すように、デー
タＤＴは、データＱ₁に含まれる１つ飛びのデータ
ａ₈，ａ₆，ａ₄．．を、それぞれ２クロックサイクル
だけ保持したものになる。

【００２４】また、Ｄ−ＦＦ８４において、クロック信
号ＣＬＫ₂の立ち上がりのタイミングで、データＱ
₂が、図３（Ｇ）に示すデータＤＬとしてＤ−ＦＦ１０
１のＤ端子に出力される。このとき、クロック信号ＣＬ
Ｋ₂の周期がクロック信号ＣＬＫ₁の周期の２倍である
ため、図３（Ｇ）に示すように、データＤＬは、データ
Ｑ₂に含まれる１つ飛びのデータａ₇，ａ₅，ａ₃．．
を、それぞれ２クロックサイクルだけ保持したものにな
る。

【００２５】データＤＴは、Ｄ−ＦＦ９１において、ク
ロック信号ＣＬＫ₂に基づいて、２クロックサイクルだ
け遅延され、図３（Ｈ）に示すデータＤ₁として出力さ
れる。データＤ₁は、Ｄ−ＦＦ９２において、クロック
信号ＣＬＫ₂に基づいて、２クロックサイクルだけ遅延
され、図３（Ｊ）に示すデータＤ₃として出力される。
データＤ₃は、Ｄ−ＦＦ９３において、クロック信号Ｃ
ＬＫ₂に基づいて、２クロックサイクルだけ遅延され、
図３（Ｌ）に示すデータＤ₅として出力される。データ
Ｄ₅は、Ｄ−ＦＦ９４において、クロック信号ＣＬＫ₂
に基づいて、２クロックサイクルだけ遅延され、図３
（Ｎ）に示すデータＤ₇として出力される。

【００２６】また、データＤＬは、Ｄ−ＦＦ１０１にお
いて、クロック信号ＣＬＫ₂に基づいて、２クロックサ
イクルだけ遅延され、図３（Ｉ）に示すデータＤ₂とし
て出力される。データＤ₂は、Ｄ−ＦＦ１０２におい
て、クロック信号ＣＬＫ₂に基づいて、２クロックサイ
クルだけ遅延され、図３（Ｋ）に示すデータＤ₄として
出力される。データＤ₄は、Ｄ−ＦＦ１０３において、
クロック信号ＣＬＫ₂に基づいて、２クロックサイクル
だけ遅延され、図３（Ｍ）に示すデータＤ₆として出力
される。データＤ₆は、Ｄ−ＦＦ１０４において、クロ
ック信号ＣＬＫ₂に基づいて、２クロックサイクルだけ
遅延され、データＤ₈として出力される。

【００２７】また、データＤ₂，Ｄ₃，Ｄ₄，Ｄ₅がＡ
ＮＤ回路１２０の入力端子に入力され、データＤ₆，Ｄ
₇がＮＯＴ回路１２２，１２３を介して、ＡＮＤ回路１
２０の入力端子に入力される。そして、図３（Ｈ）〜
（Ｏ）に示すように、クロックサイクル１５０で、デー
タＤ₂，Ｄ₃，Ｄ₄，Ｄ₅，Ｄ₆，Ｄ₇が、Ｈ，Ｈ，
Ｈ，Ｈ，Ｌ，Ｌになると、ＡＮＤ回路１２０の出力端子
からのスリップ信号ＳＬＩＰがハイレベルになる。これ
により、図３（Ｅ）に示すように、クロック信号ＣＬＫ
₂の位相が反転し、図３（Ｆ），（Ｇ）に示すように、
データＣ₈以降のデータが、正しいワードの区切りで、
データＤＴ，ＤＬとして出力される。

【００２８】次に、データＤＴが、クロック信号ＣＬＫ
₂に基づいて、Ｄ−ＦＦ９１，９２，９３，９４で各々
２クロックサイクルだけ遅延されて、Ｄ−ＦＦ９１，９
２，９３，９４から、図４（Ｄ），（Ｆ），（Ｈ），
（Ｌ）に示すように、それぞれデータＤ₁，Ｄ₃，
Ｄ₅，Ｄ₇として出力される。それと同時に、データＤ
Ｌが、クロック信号ＣＬＫ₂に基づいて、Ｄ−ＦＦ１０
１，１０２，１０３，１０４で各々２クロックサイクル
だけ遅延されて、Ｄ−ＦＦ１０１，１０２，１０３，１
０４から、図４（Ｅ），（Ｇ），（Ｉ），（Ｍ）に示す
ように、それぞれデータＤ₂，Ｄ₄，Ｄ₆，Ｄ₈として
出力される。そして、図４（Ｄ）〜（Ｉ）に示すよう
に、クロックサイクル１５２で、データＤ₁，Ｄ₂，Ｄ
₃，Ｄ₄，Ｄ₅，Ｄ₆が、Ｈ，Ｈ，Ｈ，Ｈ，Ｌ，Ｌにな
ると、ＡＮＤ回路１２１の出力端子からのクリア信号Ｃ
ＬＲがハイレベルになる。これにより、図４（Ｋ）に示
すように、クロック信号ＣＬＫ₈の位相がリセットさ
れ、図４（Ｌ），（Ｍ）に示すように、データａ₈以降
のデータが、データＤ₇，Ｄ₈として、正しいワードの
区切りで、シリアル・パラレル変換器５７₁のＤ−ＦＦ
１１１のＤ端子に取り込まれ、Ｑ端子から出力される。
すなわち、Ｄ−ＦＦ１１１のＱ端子から、図４（Ｎ）に
示すタイミングで、データＤ₁₀が出力される。また、デ
ータＤ₁₀が、Ｄ−ＦＦ１１２，１１３，１１４で各々２
クロックサイクルだけ遅延され、Ｄ−ＦＦ１１２，１１
３，１１４から、図４（Ｏ），（Ｐ），（Ｑ）に示すよ
うに、データＤ₁₂，Ｄ₁₄，Ｄ₁₆が出力される。また、デ
ータＤ₁₀，Ｄ₁₂，Ｄ₁₄，Ｄ₁₆は、クロック信号ＣＬＫ₈
に基づいて、Ｄ−ＦＦ１１５，１１６，１１７，１１８
のＱ端子から、図４（Ｒ）に示すように、データＰ₂，
Ｐ₄，Ｐ₆，Ｐ₈として並列に出力される。

【００２９】また、シリアル・パラレル変換器５７₂に
おいても、データＤ₇について、シリアル・パラレル変
換器５７₁と同様の処理が行われ、データＰ₁，Ｐ₃，
Ｐ₅，Ｐ₇が並列に出力される。

【００３０】以上説明したように、図２に示すシリアル
・パラレル変換装置５１によれば、２個のシフトレジス
タ５６₁，５６₂を構成するフリップフロップに現れる
可能性があるワード境界指示データの位置は２通りであ
り、シリアル・パラレル変換器５２，５７₁〜５７₂，
シフトレジスタ５６₁，５６₂および検出器５４の動作
周波数を１／２にできるため、図２に示すシフトレジス
タ５６₁，５６₂および検出器５４の構成を簡単かつ小
規模化できる。その結果、従来と比べて、シリアル・パ
ラレル変換装置５１の構成を簡単かつ小規模化できると
共に、シリアルデータＳＤの速度を向上できる。

【００３１】上述した実施形態の変形例を説明する。例
えば、ｍ＝４，ｎ＝４の場合には、図１に示す分周器５
３は図５に示す分周器２５３のような回路構成になり、
図１に示すシフトレジスタ５６₁〜５６_mおよび検出器
５４は図６に示すシフトレジスタ２５６₁〜２５６₄お
よび検出器２５４のような回路構成になる。また、この
場合には、図１に示すシリアル・パラレル変換装置５１
のシリアル・パラレル変換器５２は、シリアルデータＳ
Ｄを、図６に示すデータＤＡ₁，ＤＡ₂，ＤＡ₃，ＤＡ
₄からなるパラレルデータに変換して出力する。なお、
シリアル・パラレル変換器５２を構成するフリップフロ
ップは、図５に示す分周器２５３からのクロック信号Ｃ
ＬＫ₄に基づいて動作する。ここで、クロック信号ＣＬ
Ｋ₄は、クロック信号ＣＬＫ₁を４分周した信号であ
る。また、この場合には、４個のシリアル・パラレル変
換器５７₁，５７₂，５７₃，５７₄が設けられる。ま
た、分周器５８は、クロック信号ＣＬＫ₄を、４分周し
たクロック信号ＣＬＫ₁₆を生成する。シリアル・パラレ
ル変換器５７₁，５７₂，５７₃，５７₄を構成するフ
リップフロップは、クロック信号ＣＬＫ₁₆に基づいて動
作する。

【００３２】これにより、シリアル・パラレル変換装置
５１は、シリアルデータＳＤは、Ｐ₁〜Ｐ₁₆からなる１
６ビットのパラレルデータに変換して出力する。

【００３３】以下、図５に示す分周器２５３の構成を説
明する。分周器２５３では、Ｄ−ＦＦ２１０のＱ端子
が、ＮＯＴ回路２１６を介して、ＡＮＤ回路２１３の一
方の入力端子に接続され、ＡＮＤ回路２１３の出力端子
がＮＯＲ回路２２２の入力端子に接続されている。ま
た、検出器２５４からのスリップ信号ＳＬＩＰ₁が、Ｄ
−ＦＦ２１０のＤ端子およびＡＮＤ回路２１３の他方の
入力端子に入力される。また、Ｄ−ＦＦ２１１のＱ端子
が、ＮＯＴ回路２１７を介して、ＡＮＤ回路２１４の一
方の入力端子に接続され、ＡＮＤ回路２１４の出力端子
がＯＲ回路２１９およびＮＯＲ回路２２２の入力端子に
接続されている。また、検出器２５４からのスリップ信
号ＳＬＩＰ₂が、Ｄ−ＦＦ２１１のＤ端子およびＡＮＤ
回路２１４の他方の入力端子に入力される。また、Ｄ−
ＦＦ２１２のＱ端子が、ＮＯＴ回路２１８を介して、Ａ
ＮＤ回路２１５の一方の入力端子に接続され、ＡＮＤ回
路２１５の出力端子がＯＲ回路２１９の入力端子に接続
されている。また、検出器２５４からのスリップ信号Ｓ
ＬＩＰ₃が、Ｄ−ＦＦ２１２のＤ端子およびＡＮＤ回路
２１５の他方の入力端子に入力される。

【００３４】ＯＲ回路２１９の３個の入力端子のうち１
の入力端子は、ＮＯＴ回路２２０を介して、Ｄ−ＦＦ２
２４のＱ端子に接続されている。ＯＲ回路２１９の出力
端子はＤ−ＦＦ２２１のＤ端子に接続され、Ｄ−ＦＦ２
２１のＱ端子はＮＯＴ２２３を介してＮＯＲ回路２２２
の入力端子に接続されている。ＮＯＲ回路２２２の出力
端子は、Ｄ−ＦＦ２２４のＤ端子に接続され、Ｄ−ＦＦ
２２４のＱ端子からはクロック信号ＣＬＫ₄が出力され
る。また、Ｄ−ＦＦ２１０，２１１，２１２，２２１，
２２４のＣＬＫ端子には、クロック信号ＣＬＫ₁が出力
される。

【００３５】分周器２５３では、クロック信号ＣＬＫ₁
が４分周され、スリップ信号ＳＬＩＰ₁，ＳＬＩＰ₂，
ＳＬＩＰ₃によって位相が３通りの位相シフトによって
補正される。すなわち、ワード境界指示データに応じた
シリアル・パラレル変換を行うために同期がとれていな
い３通りの位相を補正する。

【００３６】以下、図６に示すシフトレジスタ２５
６₁，２５６₂，２５６₃，２５６₄および検出器２５
４について説明する。シフトレジスタ２５６₁では、Ｄ
−ＦＦ３０１のＤ端子にシリアル・パラレル変換器５２
からのデータＤＡ₁が入力され、Ｄ−ＦＦ３０１のＱ端
子にＤ−ＦＦ３０２のＤ端子が接続され、Ｄ−ＦＦ３０
２のＱ端子にＤ−ＦＦ３０３のＤ端子が接続されてい
る。Ｄ−ＦＦ３０３のＱ端子からの出力データは、シリ
アル・パラレル変換器５７₁に出力される。

【００３７】シフトレジスタ２５６₂では、Ｄ−ＦＦ３
０４のＤ端子にシリアル・パラレル変換器５２からのデ
ータＤＡ₂が入力され、Ｄ−ＦＦ３０４のＱ端子にＤ−
ＦＦ３０５のＤ端子が接続され、Ｄ−ＦＦ３０５のＱ端
子にＤ−ＦＦ３０６のＤ端子が接続されている。Ｄ−Ｆ
Ｆ３０６のＱ端子からの出力データは、シリアル・パラ
レル変換器５７₂に出力される。

【００３８】シフトレジスタ２５６₃では、Ｄ−ＦＦ３
０７のＤ端子にシリアル・パラレル変換器５２からのデ
ータＤＡ₃が入力され、Ｄ−ＦＦ３０７のＱ端子にＤ−
ＦＦ３０８のＤ端子が接続され、Ｄ−ＦＦ３０８のＱ端
子にＤ−ＦＦ３０９のＤ端子が接続されている。Ｄ−Ｆ
Ｆ３０９のＱ端子からの出力データは、シリアル・パラ
レル変換器５７₃に出力される。

【００３９】シフトレジスタ２５６₃では、Ｄ−ＦＦ３
１０のＤ端子にシリアル・パラレル変換器５２からのデ
ータＤＡ₄が入力され、Ｄ−ＦＦ３１０のＱ端子にＤ−
ＦＦ３１１のＤ端子が接続され、Ｄ−ＦＦ３１１のＱ端
子にＤ−ＦＦ３１２のＤ端子が接続されている。Ｄ−Ｆ
Ｆ３１２のＱ端子からの出力データは、シリアル・パラ
レル変換器５７₄に出力される。

【００４０】また、検出器２５４は、ＡＮＤ回路３２
０，３２１，３２２，３２３を備えている。ＡＮＤ回路
３２０は、Ｄ−ＦＦ３１０のＱ端子、Ｄ−ＦＦ３０７の
Ｑ端子、Ｄ−ＦＦ３０２のＱ端子、Ｄ−ＦＦ３０５のＱ
端子、ＮＯＴ回路を介してＤ−ＦＦ３０８のＱ端子、お
よび、ＮＯＴ回路を介してＤ−ＦＦ３１１のＱ端子に接
続され、出力端子からクリア信号ＣＬＲを出力する。ま
た、ＡＮＤ回路３２１は、Ｄ−ＦＦ３１０のＱ端子、Ｄ
−ＦＦ３０２のＱ端子、Ｄ−ＦＦ３０５のＱ端子、Ｄ−
ＦＦ３０８のＱ端子、ＮＯＴ回路を介してＤ−ＦＦ３１
１のＱ端子、および、ＮＯＴ回路を介してＤ−ＦＦ３０
３のＱ端子に接続され、出力端子からスリップ信号ＳＬ
ＩＰ₁を出力する。

【００４１】また、ＡＮＤ回路３２２は、Ｄ−ＦＦ３０
１のＱ端子、Ｄ−ＦＦ３０４のＱ端子、Ｄ−ＦＦ３０７
のＱ端子、Ｄ−ＦＦ３１０のＱ端子、ＮＯＴ回路を介し
てＤ−ＦＦ３０２のＱ端子、および、ＮＯＴ回路を介し
てＤ−ＦＦ３０５のＱ端子に接続され、出力端子からス
リップ信号ＳＬＩＰ₂を出力する。また、ＡＮＤ回路３
２３は、Ｄ−ＦＦ３０４のＱ端子、Ｄ−ＦＦ３０７のＱ
端子、Ｄ−ＦＦ３１０のＱ端子、Ｄ−ＦＦ３０２のＱ端
子、ＮＯＴ回路を介してＤ−ＦＦ３０５のＱ端子、およ
び、ＮＯＴ回路を介してＤ−ＦＦ３０８のＱ端子に接続
され、出力端子からスリップ信号ＳＬＩＰ₃を出力す
る。

【００４２】本発明は上述した実施形態には限定されな
い。例えば、上述した実施形態では、ｍ＝２，ｎ＝４の
場合と、ｍ＝４，ｎ＝４の場合を例示したが、ｍ、ｎは
２以上の任意の整数である。従って、例えば、ｍ＝２，
ｎ＝１２の場合にも本発明を適用できる。

【００４３】ところで、一般的に、クロック信号ＣＬＫ
₁をｍ分周したクロック信号ＣＬＫ_mについて、ワード
境界指示データと非同期になっている位相の状態は（ｍ
−１）通り存在する。そのため、この場合には、（ｍ−
１）通りの位相シフトを実現する必要がある。ここで、
ｍ個のシフトレジスタに現れる可能性があるワード境界
指示データの位置はｍ通りであり、シリアル・パラレル
変換器５２，５７₁〜５７_m，シフトレジスタ５６₁〜
５６_mおよび検出器５４の動作周波数を１／ｍ倍にでき
るため、ｍが小さな整数であれば、図１に示すシフトレ
ジスタ５６₁〜５６_mおよび検出器５４の構成を簡単か
つ小規模化できる。その結果、従来と比べて、シリアル
・パラレル変換装置５１の構成を簡単かつ小規模化でき
ると共に、シリアルデータＳＤの速度を向上できる。

【００４４】なお、ｍを大きくすると、シリアル・パラ
レル変換器５２，５７₁〜５７_m，シフトレジスタ５６
₁〜５６_mおよび検出器５４の動作周波数を低くでき、
結果として高速処理を実現できるが、シフトレジスタ５
６₁〜５６_mおよびシリアル・パラレル変換器５７₁〜
５７_mの数が多くなる共に、検出器５４における検出処
理が複雑化する。

【００４５】従って、シリアル・パラレル変換装置５１
では、高速化と小規模化とのトレードオフで、ｍおよび
ｎの値を決定する。

【００４６】

【発明の効果】以上説明したように、本発明のシリアル
・パラレル変換装置によれば、簡単化かつ小規模な回路
構成で、所望のシリアル・パラレル変換処理を高速に行
うことができる。

【図面の簡単な説明】

【図１】図１は、本発明の実施形態のシリアル・パラレ
ル変換装置のシステム構成図である。

【図２】図２は、ｍ＝２，ｎ＝４の場合における、図１
に示すシリアル・パラレル変換装置の回路図である。

【図３】図３は、シリアルデータＳＤからスリップ信号
ＳＬＩＰを生成するまでの動作を説明するためのフロー
チャートである。

【図４】図４は、シフトレジスタのデータＤ₁〜Ｄ₈か
らパラレルデータＰ₁〜Ｐ₈を生成するまでの動作を説
明するためのフローチャートである。

【図５】図５は、図１において、ｍ＝４の場合の分周器
の回路図である。

【図６】図６は、図１において、ｍ＝４の場合のシフト
レジスタおよび検出器の回路図である。

【図７】図７は、従来のシリアル・パラレル変換装置の
構成図である。

【図８】図８は、従来のその他のシリアル・パラレル変
換装置の構成図である。

【符号の説明】

５１…シリアル・パラレル変換装置、５２，５７₁〜５
７_m…シリアル・パラレル変換器、５３，５８…分周
器、５４…検出器、５６₁〜５６_m…シフトレジスタ

Claims

【特許請求の範囲】

【請求項１】ワードの境界位置を示すワード境界指示デ
ータを含むシリアルデータを、ワード単位でｍ×ｎ
（ｍ，ｎは２以上の整数）ビットのパラレルデータに変
換するシリアル・パラレル変換装置において、第１の位相調整信号に基づいて位相を調整し、第１のク
ロック信号をｍ倍に分周した第２のクロック信号を生成
する第１の分周手段と、前記第２のクロック信号に基づいて、前記シリアルデー
タをｍビットのパラレルデータに変換する第１のシリア
ル・パラレル変換手段と、直列に接続された複数の記憶部を備え、前記第２のクロ
ック信号に基づいて、前記パラレルデータの各ビットを
それぞれ入力して後段の記憶部にシフトするｍ個の記憶
手段と、第２の位相調整信号に基づいて位相を調整し、第１のク
ロック信号をｍ×ｎ倍に分周した第３のクロック信号を
生成する第２の分周手段と、前記ｍ個の記憶手段の前記記憶部の出力に基づいて、前
記ワード境界指示データを検出し、前記第１の位相調整
信号および前記第２の位相調整信号を生成する検出手段
と、前記ｍ個の記憶手段の最終段の記憶部から出力されるｍ
ビットのパラレルデータの各ビットをそれぞれ入力し、
前記第３のクロック信号に基づいて、それぞれｎビット
の第１のパラレルデータを生成するｍ個の第２のシリア
ル・パラレル変換手段とを有するシリアル・パラレル変
換装置。
【請求項２】前記検出手段は、前記第２のクロック信号
と前記ワード境界指示データとの同期ずれの状態を示す
前記第１の位相調整信号を生成する請求項１に記載のシ
リアル・パラレル変換装置。
【請求項３】前記検出手段は、前記第２のクロック信号
と前記ワード境界指示データとの同期ずれに複数の状態
が存在し得る場合に、それぞれの同期ずれの状態の発生
を有無を前記記憶部の出力から検出する複数の検出器を
備え、当該複数の検出器の検出結果を示す前記第１の位
相調整信号を生成する請求項２に記載のシリアル・パラ
レル変換装置。
【請求項４】前記検出手段は、前記ワード境界指示デー
タの先頭データが、前記記憶手段の最終段の一つ前段の
記憶部から出力されたときに、前記第２の分周手段をリ
セッットする請求項１に記載のシリアル・パラレル変換
装置。
【請求項５】前記第２の分周手段は、前記第１の分周手
段からの前記第２のクロック信号をｎ倍に分周して第３
のクロック信号を生成する請求項１に記載のシリアル・
パラレル変換装置。
【請求項６】前記記憶手段は、シフトレジスタであり、前記記憶部は、フリップフロップである請求項１に記載
のシリアル・パラレル変換装置。
【請求項７】前記シリアルデータは、Ｒ，Ｇ，Ｂの映像
データである請求項１に記載のシリアル・パラレル変換
装置。