JPH11102284A - 選別方法および選別回路 - Google Patents
選別方法および選別回路Info
- Publication number
- JPH11102284A JPH11102284A JP26129497A JP26129497A JPH11102284A JP H11102284 A JPH11102284 A JP H11102284A JP 26129497 A JP26129497 A JP 26129497A JP 26129497 A JP26129497 A JP 26129497A JP H11102284 A JPH11102284 A JP H11102284A
- Authority
- JP
- Japan
- Prior art keywords
- data
- logical
- output
- input data
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 6
- 238000010586 diagram Methods 0.000 description 26
- 238000010187 selection method Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Landscapes
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】
【課題】 簡単な構成で複数のデータの中から高速に最
大値／最小値を選別可能な選別方法および選別回路を提
供すること。 【解決手段】 本発明の最大値選別回路は、入力され
た各データの最上位ビットの論理和／積を取る回路１
１、回路１１の出力が論理０である、あるいは／かつ入
力データの最上位ビットが論理１である場合に論理１を
出力する回路１４、入力データと回路１４の出力との論
理積／和を取って出力する回路１５からなる論理演算回
路１０、２０を複数個接続した構成を取る。本発明にお
いては、最大値／最小値でないデータのビットを全て論
理０／論理１に変換して出力することにより、最大値／
最小値候補から除外する処理を順に実行し、簡単な構成
で、高速に最大値／最小値の選別が可能となる。
大値／最小値を選別可能な選別方法および選別回路を提
供すること。 【解決手段】 本発明の最大値選別回路は、入力され
た各データの最上位ビットの論理和／積を取る回路１
１、回路１１の出力が論理０である、あるいは／かつ入
力データの最上位ビットが論理１である場合に論理１を
出力する回路１４、入力データと回路１４の出力との論
理積／和を取って出力する回路１５からなる論理演算回
路１０、２０を複数個接続した構成を取る。本発明にお
いては、最大値／最小値でないデータのビットを全て論
理０／論理１に変換して出力することにより、最大値／
最小値候補から除外する処理を順に実行し、簡単な構成
で、高速に最大値／最小値の選別が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は選別方法および選別
回路に関し、特に、複数のデータの中から高速に最大値
／最小値を選別可能な選別方法および選別回路に関する
ものである。
回路に関し、特に、複数のデータの中から高速に最大値
／最小値を選別可能な選別方法および選別回路に関する
ものである。
【０００２】
【従来の技術】従来、例えばデジタル処理されるＡＧＣ
回路においては、ある期間における入力信号の最大値を
検出して、この最大値に反比例する係数を算出し、入力
信号に乗算することによって、常に出力信号の最大値が
一定になるように制御している。また、クランプ回路に
おいては、ある期間における入力信号の最小値を検出し
て、この最小値と基準値との差である係数を算出し、入
力信号に加算することによって、常に出力信号の最小値
が一定になるように制御している。このような回路にお
いては、最大値／最小値選別回路が使用されていた。
回路においては、ある期間における入力信号の最大値を
検出して、この最大値に反比例する係数を算出し、入力
信号に乗算することによって、常に出力信号の最大値が
一定になるように制御している。また、クランプ回路に
おいては、ある期間における入力信号の最小値を検出し
て、この最小値と基準値との差である係数を算出し、入
力信号に加算することによって、常に出力信号の最小値
が一定になるように制御している。このような回路にお
いては、最大値／最小値選別回路が使用されていた。
【０００３】図１３は、従来の最大値／最小値選別回路
の構成を示すブロック図である。ｎ個のデータは２個づ
つ組み合わされて第１段目の比較器９０に入力される。
各比較器９０はそれぞれ入力データの内の大きい／小さ
いデータを出力し、各比較器９０の出力データは更に後
段の比較器９０に入力される。このようにトーナメント
方式によって順次データを比較していくことにより、最
終段の比較器９０から最大値／最小値が出力される。
の構成を示すブロック図である。ｎ個のデータは２個づ
つ組み合わされて第１段目の比較器９０に入力される。
各比較器９０はそれぞれ入力データの内の大きい／小さ
いデータを出力し、各比較器９０の出力データは更に後
段の比較器９０に入力される。このようにトーナメント
方式によって順次データを比較していくことにより、最
終段の比較器９０から最大値／最小値が出力される。
【０００４】
【発明が解決しようとする課題】上記のような、比較器
を使用した従来の最大値／最小値選別回路においては、
各比較器内において入力データの最上位ビットから最下
位ビットまでを順次比較していくので、演算に時間がか
かり、また、２のｎ乗個のデータを比較するためには比
較器をｎ段接続する必要がある。従って、全体の演算時
間が長くなってしまうという問題点があった。また、２
のｎ乗個のデータを比較するためには比較器が（２のｎ
乗−１）個必要であり、大規模な回路が必要となるとい
う問題点もあった。本発明の目的は、前記のような従来
技術の問題点を解決し、簡単な構成で複数のデータの中
から高速に最大値／最小値を選別可能な選別方法および
選別回路を提供することにある。
を使用した従来の最大値／最小値選別回路においては、
各比較器内において入力データの最上位ビットから最下
位ビットまでを順次比較していくので、演算に時間がか
かり、また、２のｎ乗個のデータを比較するためには比
較器をｎ段接続する必要がある。従って、全体の演算時
間が長くなってしまうという問題点があった。また、２
のｎ乗個のデータを比較するためには比較器が（２のｎ
乗−１）個必要であり、大規模な回路が必要となるとい
う問題点もあった。本発明の目的は、前記のような従来
技術の問題点を解決し、簡単な構成で複数のデータの中
から高速に最大値／最小値を選別可能な選別方法および
選別回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明は、複数ビットか
らなる複数の入力データに対して、（１）入力された各
データの最上位ビットの論理和／積を取って出力する第
１の工程、（２）各データ対応に設けられ、前記第１の
工程の出力が論理０である、あるいは／かつ入力データ
の最上位ビットが論理１である場合に論理１を出力する
第２の工程、（（３）入力データの最上位ビット以外の
ビットのそれぞれと、前記第２の工程の出力との論理積
／和を取って出力する第３の工程を複数回繰り返し実行
する最大値／最小値の選別方法および該方法を実行する
選別回路に特徴がある。
らなる複数の入力データに対して、（１）入力された各
データの最上位ビットの論理和／積を取って出力する第
１の工程、（２）各データ対応に設けられ、前記第１の
工程の出力が論理０である、あるいは／かつ入力データ
の最上位ビットが論理１である場合に論理１を出力する
第２の工程、（（３）入力データの最上位ビット以外の
ビットのそれぞれと、前記第２の工程の出力との論理積
／和を取って出力する第３の工程を複数回繰り返し実行
する最大値／最小値の選別方法および該方法を実行する
選別回路に特徴がある。
【０００６】本発明においては、各入力データの最上位
ビットの論理和／積を取ることによって出力データビッ
トを生成すると共に、最大値／最小値でないデータの最
上位ビット以外のビットを全て論理０／論理１に変換し
て出力することにより、最大値／最小値候補から除外す
る処理を順に実行する。従って、簡単な構成で、高速に
最大値／最小値の選別が可能となる。
ビットの論理和／積を取ることによって出力データビッ
トを生成すると共に、最大値／最小値でないデータの最
上位ビット以外のビットを全て論理０／論理１に変換し
て出力することにより、最大値／最小値候補から除外す
る処理を順に実行する。従って、簡単な構成で、高速に
最大値／最小値の選別が可能となる。
【０００７】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。図１は、本発明を適用した
第１の実施例である最大値選別回路の構成の一部を示す
回路図である。第１の実施例の最大値選別回路は、１つ
のビット（桁）の処理回路を入力データのビット数（桁
数：ｍ）分に相当する段数だけ直列に接続した構成をと
っている。図１には、その内の第１段目および第２段目
の回路が記載されている。なお、当実施例においては、
入力データＩＮの個数がＮ個であり、各入力データＩＮ
はビット数がｍビットの２進コードデータとする。
を参照して詳細に説明する。図１は、本発明を適用した
第１の実施例である最大値選別回路の構成の一部を示す
回路図である。第１の実施例の最大値選別回路は、１つ
のビット（桁）の処理回路を入力データのビット数（桁
数：ｍ）分に相当する段数だけ直列に接続した構成をと
っている。図１には、その内の第１段目および第２段目
の回路が記載されている。なお、当実施例においては、
入力データＩＮの個数がＮ個であり、各入力データＩＮ
はビット数がｍビットの２進コードデータとする。
【０００８】１段目１０の回路は１つの論理和手段であ
るＯＲゲート１１および各入力データＩＮ対応にＮ個存
在する論理回路群１２、１３からなり、各論理回路群の
内部には、一方が否定入力のＯＲゲート１４および［入
力データビット数−１］個のＡＮＤゲート１５が存在す
る。各入力データの最上位ビット（ＭＳＢ）はＯＲゲー
ト１１の入力端子に接続されており、ＯＲゲート１１の
出力は、求める最大値データＭＡＸの最上位（ｍ−１）
ビットデータとして出力されると共に、各論理回路群１
２、１３内のＯＲゲートの否定入力端子にも接続されて
いる。
るＯＲゲート１１および各入力データＩＮ対応にＮ個存
在する論理回路群１２、１３からなり、各論理回路群の
内部には、一方が否定入力のＯＲゲート１４および［入
力データビット数−１］個のＡＮＤゲート１５が存在す
る。各入力データの最上位ビット（ＭＳＢ）はＯＲゲー
ト１１の入力端子に接続されており、ＯＲゲート１１の
出力は、求める最大値データＭＡＸの最上位（ｍ−１）
ビットデータとして出力されると共に、各論理回路群１
２、１３内のＯＲゲートの否定入力端子にも接続されて
いる。
【０００９】ＯＲゲート１４の他方の入力端子は入力デ
ータＩＮの最上位ビットに接続されており、ＯＲゲート
１４の出力は、同じ論理回路群内のＡＮＤゲートの一方
の入力端子に接続されている。このＯＲゲート１４は、
論理和手段であるＯＲゲート１１の出力が論理０である
か、あるいは入力データの最上位ビットが論理１である
場合に論理１を出力する。なお論理１／０は、正論理で
設計された論理回路におけるＨ（ハイ）／Ｌ（ロー）レ
ベルに対応する。
ータＩＮの最上位ビットに接続されており、ＯＲゲート
１４の出力は、同じ論理回路群内のＡＮＤゲートの一方
の入力端子に接続されている。このＯＲゲート１４は、
論理和手段であるＯＲゲート１１の出力が論理０である
か、あるいは入力データの最上位ビットが論理１である
場合に論理１を出力する。なお論理１／０は、正論理で
設計された論理回路におけるＨ（ハイ）／Ｌ（ロー）レ
ベルに対応する。
【００１０】第１段目のｍ−１個のＡＮＤゲート１５の
出力は第２段目２０の入力データとなる。第２段目２０
の構成は各論理回路群２２、２３内のＡＮＤゲート２５
の数が第１段目１０より１つ少ない外は第１段目と同様
の構成であり、第２段目２０の入力データは第１段目１
０と同様に処理され、第２段目からは各データ毎にｍ−
２ビットのデータが出力される。このように、データが
回路を１段通過する毎にデータのビット数が１ビットづ
つ減少していく。
出力は第２段目２０の入力データとなる。第２段目２０
の構成は各論理回路群２２、２３内のＡＮＤゲート２５
の数が第１段目１０より１つ少ない外は第１段目と同様
の構成であり、第２段目２０の入力データは第１段目１
０と同様に処理され、第２段目からは各データ毎にｍ−
２ビットのデータが出力される。このように、データが
回路を１段通過する毎にデータのビット数が１ビットづ
つ減少していく。
【００１１】図２は、本発明を適用した第１の実施例で
ある最大値選別回路の構成の他の一部を示す回路図であ
る。入力データのビット数がｍである場合には処理回路
がｍ段必要となるが、図２には、その内の最後の２段で
ある（ｍ−１）段目３０およびｍ段目４０の回路構成が
開示されている。（ｍ−１）段目３０は、入力データの
ビット数が２であり、ＡＮＤゲートは各データ当たり１
個のみ設けられている。最後のｍ段目４０においては、
ＡＮＤゲート等の論理回路群は不要であり、ＯＲゲート
４１において最大値データＭＡＸの最下位ビットデータ
ＭＡＸ（０）が出力される。
ある最大値選別回路の構成の他の一部を示す回路図であ
る。入力データのビット数がｍである場合には処理回路
がｍ段必要となるが、図２には、その内の最後の２段で
ある（ｍ−１）段目３０およびｍ段目４０の回路構成が
開示されている。（ｍ−１）段目３０は、入力データの
ビット数が２であり、ＡＮＤゲートは各データ当たり１
個のみ設けられている。最後のｍ段目４０においては、
ＡＮＤゲート等の論理回路群は不要であり、ＯＲゲート
４１において最大値データＭＡＸの最下位ビットデータ
ＭＡＸ（０）が出力される。
【００１２】次に動作を説明する。図３は、第１段目１
０の入力データビットパターンに対する出力データビッ
トパターンおよび最大値データＭＡＸのビットデータ例
を示す説明図である。この例においては、入力データ数
Ｎ＝５、入力データビット数ｍ＝５とし、また入力デー
タはＡ０＝２１、Ａ１＝１、Ａ２＝１５、Ａ３＝２５、
Ａ４＝２６であるものとする。
０の入力データビットパターンに対する出力データビッ
トパターンおよび最大値データＭＡＸのビットデータ例
を示す説明図である。この例においては、入力データ数
Ｎ＝５、入力データビット数ｍ＝５とし、また入力デー
タはＡ０＝２１、Ａ１＝１、Ａ２＝１５、Ａ３＝２５、
Ａ４＝２６であるものとする。
【００１３】表の入力ビットパターン欄には各入力デー
タの２進コードデータが記載されている。各入力データ
Ａ０〜Ａ４の最上位ビットは図１のＯＲゲート１１に入
力される。また、表の最下位欄には出力データＭＡＸの
ビット出力値としてＯＲゲート１１の出力データが記載
されている。この例においては、ＭＡＸの最上位ビット
（ビット４）が論理１であることを示している。
タの２進コードデータが記載されている。各入力データ
Ａ０〜Ａ４の最上位ビットは図１のＯＲゲート１１に入
力される。また、表の最下位欄には出力データＭＡＸの
ビット出力値としてＯＲゲート１１の出力データが記載
されている。この例においては、ＭＡＸの最上位ビット
（ビット４）が論理１であることを示している。
【００１４】表の出力ビットパターン欄には、第１段目
１０の出力データＢ０〜Ｂ４のビットパターンデータが
記載されている。第１段目１０の出力データＢ０〜Ｂ４
の内、Ｂ０、Ｂ３、Ｂ４については、入力データの最上
位ビットが論理１であるので、それぞれＯＲゲート１４
の出力が論理１となり、ＡＮＤゲート１５を介して入力
データの下位４ビットがそのまま出力されている。
１０の出力データＢ０〜Ｂ４のビットパターンデータが
記載されている。第１段目１０の出力データＢ０〜Ｂ４
の内、Ｂ０、Ｂ３、Ｂ４については、入力データの最上
位ビットが論理１であるので、それぞれＯＲゲート１４
の出力が論理１となり、ＡＮＤゲート１５を介して入力
データの下位４ビットがそのまま出力されている。
【００１５】一方、第１段目１０の出力データＢ１、Ｂ
２については、入力データＡ１、Ａ２の最上位ビットが
論理０であるので、もはやＡ１、Ａ２が最大値となる可
能性は無く、それぞれのＯＲゲート１４の出力が論理０
となるので、Ｂ１、Ｂ２としては全てのビットに論理０
が出力される。そして、一旦論理０となったデータは後
段においては全て論理０となり、最大値候補から除外さ
れる。
２については、入力データＡ１、Ａ２の最上位ビットが
論理０であるので、もはやＡ１、Ａ２が最大値となる可
能性は無く、それぞれのＯＲゲート１４の出力が論理０
となるので、Ｂ１、Ｂ２としては全てのビットに論理０
が出力される。そして、一旦論理０となったデータは後
段においては全て論理０となり、最大値候補から除外さ
れる。
【００１６】図４、５、６は、それぞれ第２、３、４段
目の入力データビットパターンに対する出力データビッ
トパターンおよび最大値データＭＡＸのビットデータ例
を示す説明図である。各段においてはそれぞれ対応する
桁のＭＡＸデータビットを出力すると共に、最大値候補
から除外されたデータを論理０に変換していく。例えば
図４においてはＣ０が論理０に、図６においてはＥ３が
論理０に変換されている。
目の入力データビットパターンに対する出力データビッ
トパターンおよび最大値データＭＡＸのビットデータ例
を示す説明図である。各段においてはそれぞれ対応する
桁のＭＡＸデータビットを出力すると共に、最大値候補
から除外されたデータを論理０に変換していく。例えば
図４においてはＣ０が論理０に、図６においてはＥ３が
論理０に変換されている。
【００１７】出力データであるＭＡＸの最下位ビットＭ
ＡＸ（０）は図６の出力ビットパターンＥ０〜Ｅ４の論
理和をとったものとなるが、Ｅ０〜Ｅ４が全て論理０で
あるので、結局ＭＡＸのビットパターンは”１１０１
０”（１０進で２６）となり、これは、入力データの最
大値であるＡ４のビットパターンと一致する。図１、２
に示した第１の実施例である最大値選別回路は、以上述
べたような構成および動作によって、簡単な回路構成で
高速に最大値を選別することができる。
ＡＸ（０）は図６の出力ビットパターンＥ０〜Ｅ４の論
理和をとったものとなるが、Ｅ０〜Ｅ４が全て論理０で
あるので、結局ＭＡＸのビットパターンは”１１０１
０”（１０進で２６）となり、これは、入力データの最
大値であるＡ４のビットパターンと一致する。図１、２
に示した第１の実施例である最大値選別回路は、以上述
べたような構成および動作によって、簡単な回路構成で
高速に最大値を選別することができる。
【００１８】図７および図８は、それぞれ本発明を適用
した第２の実施例である最小値選別回路の構成の一部を
示すブロック図である。第２の実施例において第１の実
施例と異なる点は、第２の実施例は第１の実施例である
図１、図２の最大値選別回路におけるＡＮＤゲートをＯ
Ｒゲートに、またＯＲゲートをＡＮＤゲートに全て置き
換えたものである点である。図８は第２の実施例である
最小値選別回路の第１段目および第２段目の回路構成を
示す回路図である。
した第２の実施例である最小値選別回路の構成の一部を
示すブロック図である。第２の実施例において第１の実
施例と異なる点は、第２の実施例は第１の実施例である
図１、図２の最大値選別回路におけるＡＮＤゲートをＯ
Ｒゲートに、またＯＲゲートをＡＮＤゲートに全て置き
換えたものである点である。図８は第２の実施例である
最小値選別回路の第１段目および第２段目の回路構成を
示す回路図である。
【００１９】図７は第２の実施例である最小値選別回路
の第１段目および第２段目の回路構成を示す回路図であ
る。図７の回路は、図１に示された第１実施例の回路図
におけるＡＮＤゲートをＯＲゲートに、またＯＲゲート
をＡＮＤゲートに全て置き換えたものである。また図８
の回路は、図２に示された第１実施例の回路図における
ＡＮＤゲートをＯＲゲートに、またＯＲゲートをＡＮＤ
ゲートに全て置き換えたものである。
の第１段目および第２段目の回路構成を示す回路図であ
る。図７の回路は、図１に示された第１実施例の回路図
におけるＡＮＤゲートをＯＲゲートに、またＯＲゲート
をＡＮＤゲートに全て置き換えたものである。また図８
の回路は、図２に示された第１実施例の回路図における
ＡＮＤゲートをＯＲゲートに、またＯＲゲートをＡＮＤ
ゲートに全て置き換えたものである。
【００２０】次に動作を説明する。図９は、第１段目５
０の入力データビットパターンに対する出力データビッ
トパターンおよび最小値データＭＩＮのビットデータ例
を示す説明図である。この例においては、やはり入力デ
ータ数Ｎ＝５、入力データビット数ｍ＝５とし、また入
力データはＡ０＝２１、Ａ１＝１、Ａ２＝１５、Ａ３＝
２５、Ａ４＝２６であるものとする。
０の入力データビットパターンに対する出力データビッ
トパターンおよび最小値データＭＩＮのビットデータ例
を示す説明図である。この例においては、やはり入力デ
ータ数Ｎ＝５、入力データビット数ｍ＝５とし、また入
力データはＡ０＝２１、Ａ１＝１、Ａ２＝１５、Ａ３＝
２５、Ａ４＝２６であるものとする。
【００２１】表の入力ビットパターン欄には各入力デー
タの２進コードデータが記載されている。各入力データ
Ａ０〜Ａ４の最上位ビットは図１のＡＮＤゲート５１に
入力される。また、表の最下位欄には出力データＭＩＮ
のビット出力値としてＡＮＤゲート５１の出力データが
記載されている。この例においては、ＭＩＮの最上位ビ
ット（ビット４）が論理０であることを示している。
タの２進コードデータが記載されている。各入力データ
Ａ０〜Ａ４の最上位ビットは図１のＡＮＤゲート５１に
入力される。また、表の最下位欄には出力データＭＩＮ
のビット出力値としてＡＮＤゲート５１の出力データが
記載されている。この例においては、ＭＩＮの最上位ビ
ット（ビット４）が論理０であることを示している。
【００２２】表の出力ビットパターン欄には、第１段目
５０の出力データＢ０〜Ｂ４のビットパターンデータが
記載されている。第１段目５０の出力データＢ０〜Ｂ４
の内、Ｂ１、Ｂ２については、入力データの最上位ビッ
トが論理０であるので、それぞれＡＮＤゲート５４の出
力が論理０となり、ＯＲゲート５５を介して入力データ
の下位４ビットがそのまま出力されている。
５０の出力データＢ０〜Ｂ４のビットパターンデータが
記載されている。第１段目５０の出力データＢ０〜Ｂ４
の内、Ｂ１、Ｂ２については、入力データの最上位ビッ
トが論理０であるので、それぞれＡＮＤゲート５４の出
力が論理０となり、ＯＲゲート５５を介して入力データ
の下位４ビットがそのまま出力されている。
【００２３】一方、第１段目５０の出力データＢ０、Ｂ
３、Ｂ４については、入力データＡ０、Ａ３、Ａ４の最
上位ビットが論理１であるので、もはやＡ０、Ａ３、Ａ
４が最小値となる可能性は無く、それぞれのＡＮＤゲー
ト５４の出力が論理１となるので、Ｂ０、Ｂ３、Ｂ４と
しては全てのビットに論理１が出力される。そして、一
旦全てのビットが論理１となったデータは後段において
も全てのビットが論理１となり、最小値候補から除外さ
れる。
３、Ｂ４については、入力データＡ０、Ａ３、Ａ４の最
上位ビットが論理１であるので、もはやＡ０、Ａ３、Ａ
４が最小値となる可能性は無く、それぞれのＡＮＤゲー
ト５４の出力が論理１となるので、Ｂ０、Ｂ３、Ｂ４と
しては全てのビットに論理１が出力される。そして、一
旦全てのビットが論理１となったデータは後段において
も全てのビットが論理１となり、最小値候補から除外さ
れる。
【００２４】図１０、１１、１２は、それぞれ第２、
３、４段目の入力データビットパターンに対する出力デ
ータビットパターンおよび最小値データＭＩＮのビット
データ例を示す説明図である。各段においてはそれぞれ
対応する桁のＭＩＮデータビットを出力すると共に、最
小値候補から除外されたデータのビットを論理１に変換
していく。
３、４段目の入力データビットパターンに対する出力デ
ータビットパターンおよび最小値データＭＩＮのビット
データ例を示す説明図である。各段においてはそれぞれ
対応する桁のＭＩＮデータビットを出力すると共に、最
小値候補から除外されたデータのビットを論理１に変換
していく。
【００２５】出力データであるＭＩＮの最下位ビットＭ
ＩＮ（０）は図１２の出力ビットパターンＥ０〜Ｅ４の
論理積をとったものとなるが、Ｅ０〜Ｅ４が全て論理１
であるので、結局ＭＩＮのビットパターンは”００００
１”（１０進で１）となり、これは、入力データの最小
値であるＡ１のビットパターンと一致する。図７、８に
示した第２の実施例である最小値選別回路は、以上述べ
たような構成および動作によって、簡単な回路構成で高
速に最小値を選別することができる。
ＩＮ（０）は図１２の出力ビットパターンＥ０〜Ｅ４の
論理積をとったものとなるが、Ｅ０〜Ｅ４が全て論理１
であるので、結局ＭＩＮのビットパターンは”００００
１”（１０進で１）となり、これは、入力データの最小
値であるＡ１のビットパターンと一致する。図７、８に
示した第２の実施例である最小値選別回路は、以上述べ
たような構成および動作によって、簡単な回路構成で高
速に最小値を選別することができる。
【００２６】以上、実施例について開示したが、以下に
述べるような変形例も考えられる。実施例においては最
大値あるいは最小値のいずれか一方を選別する例を開示
したが、例えば第１の実施例と第２の実施例を単に組み
合わせることにより、最大値と最小値を同時に選別する
ことも可能である。第２の実施例としては、第１の実施
例の回路図におけるＡＮＤゲートをＯＲゲートに、また
ＯＲゲートをＡＮＤゲートに全て置き換えたものを開示
したが、他の回路構成によっても実現可能である。例え
ば、最小値選別回路としては、第１の実施例の最大値選
別回路（図１、２）のデータ入力端子および出力端子に
全てインバータ（ＮＯＴ）回路を付加することによって
も実現可能であり、同様に最大値選別回路としては、図
７、８の最小値選別回路のデータ入力端子および出力端
子に全てインバータ（ＮＯＴ）回路を付加することによ
っても実現可能である。また、例えば全ての入出力端子
に排他的論理和（EXOR）回路を付加し、一方の入力端子
を全て接続して論理０／１を加えることによって、最大
値選別回路と最小値選別回路とを切り替えることも可能
である。実施例においては回路が正論理で設計されてい
るが、実際の回路構成においては、回路を負論理で設計
することにより、論理和ゲートをＡＮＤ回路で構成する
ことができ、また論理積ゲートをＯＲ回路でも構成可能
である。
述べるような変形例も考えられる。実施例においては最
大値あるいは最小値のいずれか一方を選別する例を開示
したが、例えば第１の実施例と第２の実施例を単に組み
合わせることにより、最大値と最小値を同時に選別する
ことも可能である。第２の実施例としては、第１の実施
例の回路図におけるＡＮＤゲートをＯＲゲートに、また
ＯＲゲートをＡＮＤゲートに全て置き換えたものを開示
したが、他の回路構成によっても実現可能である。例え
ば、最小値選別回路としては、第１の実施例の最大値選
別回路（図１、２）のデータ入力端子および出力端子に
全てインバータ（ＮＯＴ）回路を付加することによって
も実現可能であり、同様に最大値選別回路としては、図
７、８の最小値選別回路のデータ入力端子および出力端
子に全てインバータ（ＮＯＴ）回路を付加することによ
っても実現可能である。また、例えば全ての入出力端子
に排他的論理和（EXOR）回路を付加し、一方の入力端子
を全て接続して論理０／１を加えることによって、最大
値選別回路と最小値選別回路とを切り替えることも可能
である。実施例においては回路が正論理で設計されてい
るが、実際の回路構成においては、回路を負論理で設計
することにより、論理和ゲートをＡＮＤ回路で構成する
ことができ、また論理積ゲートをＯＲ回路でも構成可能
である。
【００２７】
【発明の効果】以上述べたように、本発明においては、
各入力データの最上位ビットの論理和／積を取ることに
よって出力データビットを生成すると共に、最大値／最
小値でないデータの最上位ビット以外のビットを全て論
理０／論理１に変換して出力することにより、最大値／
最小値候補から除外する処理を順に実行する。従って、
高速に最大値／最小値の選別が可能となるという効果が
ある。また、従来例に比べて回路規模が小さくなるとい
う効果もある。
各入力データの最上位ビットの論理和／積を取ることに
よって出力データビットを生成すると共に、最大値／最
小値でないデータの最上位ビット以外のビットを全て論
理０／論理１に変換して出力することにより、最大値／
最小値候補から除外する処理を順に実行する。従って、
高速に最大値／最小値の選別が可能となるという効果が
ある。また、従来例に比べて回路規模が小さくなるとい
う効果もある。
【図面の簡単な説明】
【図１】本発明の第１実施例の最大値選別回路の構成の
一部を示す回路図である。
一部を示す回路図である。
【図２】本発明の第１実施例の最大値選別回路の構成の
他の一部を示す回路図である。
他の一部を示す回路図である。
【図３】第１実施例の第１段目の入出力データ例を示す
説明図である。
説明図である。
【図４】第１実施例の第２段目の入出力データ例を示す
説明図である。
説明図である。
【図５】第１実施例の第３段目の入出力データ例を示す
説明図である。
説明図である。
【図６】第１実施例の第４段目の入出力データ例を示す
説明図である。
説明図である。
【図７】本発明の第２実施例の最小値選別回路の構成の
一部を示す回路図である。
一部を示す回路図である。
【図８】本発明の第２実施例の最小値選別回路の構成の
他の一部を示す回路図である。
他の一部を示す回路図である。
【図９】第１実施例の第１段目の入出力データ例を示す
説明図である。
説明図である。
【図１０】第１実施例の第２段目の入出力データ例を示
す説明図である。
す説明図である。
【図１１】第１実施例の第３段目の入出力データ例を示
す説明図である。
す説明図である。
【図１２】第１実施例の第４段目の入出力データ例を示
す説明図である。
す説明図である。
【図１３】従来の最大値／最小値選別回路構成を示すブ
ロック図である。
ロック図である。
１０、５０…第１段目、１１、１４、２１、２４、４
１、５５、６５…ＯＲゲート、１２、１３、２２、２３
…論理回路群、１５、２５、５１、５４、６１、６４、
８１…ＡＮＤゲート、２０、６０…第２段目、３０、７
０…第３段目、４０、８０…第４段目
１、５５、６５…ＯＲゲート、１２、１３、２２、２３
…論理回路群、１５、２５、５１、５４、６１、６４、
８１…ＡＮＤゲート、２０、６０…第２段目、３０、７
０…第３段目、４０、８０…第４段目
Claims (4)
- 【請求項１】 複数ビットからなる複数の入力データに
対して、少なくとも下記の３つの工程を複数回繰り返し
実行することを特徴とする最大値の選別方法。 （１）入力された各データの最上位ビットの論理和を取
って出力する第１の工程。 （２）各データ毎に、前記第１の工程の出力が論理０で
あるか、あるいは入力データの最上位ビットが論理１で
ある場合に論理１を出力する第２の工程。 （３）各データ毎に、入力データの最上位ビット以外の
ビットのそれぞれと、前記第２の工程の出力との論理積
を取って出力する第３の工程。 - 【請求項２】 複数ビットからなる複数の入力データに
対して、少なくとも下記の３つの工程を複数回繰り返し
実行することを特徴とする最小値の選別方法。 （１）入力された各データの最上位ビットの論理積を取
って出力する第１の工程。 （２）各データ毎に、前記第１の工程の出力が論理０で
あり、かつ入力データの最上位ビットが論理１である場
合に論理１を出力する第２の工程。 （３）各データ毎に、入力データの最上位ビット以外の
ビットのそれぞれと、前記第２の工程の出力との論理和
を取って出力する第３の工程。 - 【請求項３】 複数ビットからなる複数のデータから最
大値データを選別する回路において、 入力された各データの最上位ビットの論理和を取って出
力する論理和手段と、 各データ対応に設けられ、前記論理和手段の出力が論理
０であるか、あるいは入力データの最上位ビットが論理
１である場合に論理１を出力する論理回路手段と、 各データ対応に設けられ、入力データの最上位ビット以
外のビットのそれぞれと、前記論理回路手段の出力との
論理積を取って次段に出力する論理積手段とを含む論理
演算手段を複数個接続したことを特徴とする最大値選別
回路。 - 【請求項４】 複数ビットからなる複数のデータから最
小値データを選別する回路において、 入力された各データの最上位ビットの論理積を取って出
力する論理積手段と、 各データ対応に設けられ、前記論理積手段の出力が論理
０であり、かつ入力データの最上位ビットが論理１であ
る場合に論理１を出力する論理回路手段と、 各データ対応に設けられ、入力データの最上位ビット以
外のビットのそれぞれと、前記論理回路手段の出力との
論理和を取って次段に出力する論理和手段とを含む論理
演算手段を複数個接続したことを特徴とする最小値選別
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26129497A JPH11102284A (ja) | 1997-09-26 | 1997-09-26 | 選別方法および選別回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26129497A JPH11102284A (ja) | 1997-09-26 | 1997-09-26 | 選別方法および選別回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11102284A true JPH11102284A (ja) | 1999-04-13 |
Family
ID=17359809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26129497A Pending JPH11102284A (ja) | 1997-09-26 | 1997-09-26 | 選別方法および選別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11102284A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014099166A (ja) * | 2012-10-19 | 2014-05-29 | Kousokuya Inc | ビット判定回路、ビット列データ選択回路及びビット列データ順次選択回路 |
| KR101540539B1 (ko) * | 2014-06-24 | 2015-07-31 | 한양대학교 산학협력단 | 논리 게이트를 이용한 크기 비교기 |
| GB2549928A (en) * | 2016-04-26 | 2017-11-08 | Imagination Tech Ltd | Sorting numbers in hardware |
-
1997
- 1997-09-26 JP JP26129497A patent/JPH11102284A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014099166A (ja) * | 2012-10-19 | 2014-05-29 | Kousokuya Inc | ビット判定回路、ビット列データ選択回路及びビット列データ順次選択回路 |
| KR101540539B1 (ko) * | 2014-06-24 | 2015-07-31 | 한양대학교 산학협력단 | 논리 게이트를 이용한 크기 비교기 |
| GB2549928A (en) * | 2016-04-26 | 2017-11-08 | Imagination Tech Ltd | Sorting numbers in hardware |
| GB2549928B (en) * | 2016-04-26 | 2018-08-22 | Imagination Tech Ltd | Sorting numbers in hardware |
| US10175943B2 (en) | 2016-04-26 | 2019-01-08 | Imagination Technologies Limited | Sorting numbers in hardware |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5535402A (en) | System for (N•M)-bit correlation using N M-bit correlators | |
| US8943115B1 (en) | Bitwise comparator for selecting two smallest numbers from a set of numbers | |
| US5721809A (en) | Maximum value selector | |
| KR100203907B1 (ko) | 병렬 데이타 비트 카운터 | |
| JPS6360416B2 (ja) | ||
| JPH11102284A (ja) | 選別方法および選別回路 | |
| US7002502B2 (en) | Analog-to-digital converter and method of generating an intermediate code for an analog-to-digital converter | |
| EP1783602A2 (en) | Apparatus and method to find the maximum or minimum of a set of numbers | |
| EP0442220B1 (en) | Decoder | |
| US6446101B1 (en) | Apparatus for fast determination of a prescribable number of highest value signals | |
| EP1385084A1 (en) | Logarithmic transformer and method of logarithmic transformation | |
| KR0147433B1 (ko) | 병렬식 리딩-원 검출장치 | |
| US20050117627A1 (en) | Method for the determination of a maximum or a minimum | |
| JP3447180B2 (ja) | データ演算回路 | |
| JPH0675746A (ja) | １位置検出方法及び演算器 | |
| EP0207462A2 (en) | Comparator circuit | |
| JP2002108605A (ja) | 大小比較回路 | |
| JP2001273120A (ja) | 除算器 | |
| JPH1097410A (ja) | 浮動小数点数の仮数正規化回路 | |
| JPH048817B2 (ja) | ||
| JPH0799493B2 (ja) | デイジタル信号処理装置 | |
| JPH05257642A (ja) | 論理演算回路 | |
| JPH04235412A (ja) | 多数決回路 | |
| JPS6374308A (ja) | デイジタル演算回路 | |
| JPS59217294A (ja) | 信号シフト回路 |