JPH1093431A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH1093431A JPH1093431A JP8263854A JP26385496A JPH1093431A JP H1093431 A JPH1093431 A JP H1093431A JP 8263854 A JP8263854 A JP 8263854A JP 26385496 A JP26385496 A JP 26385496A JP H1093431 A JPH1093431 A JP H1093431A
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- JP
- Japan
- Prior art keywords
- frequency
- phase
- dds
- circuit
- pll
- Prior art date
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- Pending
Links
- 230000010355 oscillation Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 5
- 101100350613 Arabidopsis thaliana PLL1 gene Proteins 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 101100184148 Xenopus laevis mix-a gene Proteins 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 ＭＦ帯またはＨＦ帯を使用する無線送受信機
の局部発振器等に用いるＤＤＳを使用したＰＬＬ回路の
小型低価格化を図る。 【解決手段】 ＶＣＯ１と、コンピュータ制御によりそ
の分周比が可変される可変分周器３と、コンピュータ制
御で１Ｈｚステップでその出力周波数を可変するＤＤＳ
２と、前記可変分周器の出力位相を前記ＤＤＳからの出
力位相と比較する位相比較器４と、この位相比較器で検
出された位相差に対応する電圧をＬＦＰ５を介し前記Ｖ
ＣＯ１へ入力してその発振周波数を制御して出力する手
段とで構成する。
の局部発振器等に用いるＤＤＳを使用したＰＬＬ回路の
小型低価格化を図る。 【解決手段】 ＶＣＯ１と、コンピュータ制御によりそ
の分周比が可変される可変分周器３と、コンピュータ制
御で１Ｈｚステップでその出力周波数を可変するＤＤＳ
２と、前記可変分周器の出力位相を前記ＤＤＳからの出
力位相と比較する位相比較器４と、この位相比較器で検
出された位相差に対応する電圧をＬＦＰ５を介し前記Ｖ
ＣＯ１へ入力してその発振周波数を制御して出力する手
段とで構成する。
Description
【０００１】
【発明の属する技術分野】本発明はＤＤＳ(Direct Digi
tal Synthesizer)を使用したＰＬＬ(Phase-Locked Loo
p) 回路、特にいわゆるスポット受信機（送信機）や全
波受信機（送信機）の局部発振器に使用されるＰＬＬ回
路に関するものである。
tal Synthesizer)を使用したＰＬＬ(Phase-Locked Loo
p) 回路、特にいわゆるスポット受信機（送信機）や全
波受信機（送信機）の局部発振器に使用されるＰＬＬ回
路に関するものである。
【０００２】
【従来の技術】不特定の或る周波数で通信を行うスポッ
ト受信機（送信機）や通信周波数を連続して可変できる
全波受信機（送信機）の第１局部発振器には、一般的に
ＰＬＬ周波数シンセサイザが用いられる。そして近年で
は、ＰＬＬのロック時間の短縮を目的として、ＤＤＳを
ＰＬＬ周波数シンセサイザと併用したＰＬＬ回路が用い
られている。
ト受信機（送信機）や通信周波数を連続して可変できる
全波受信機（送信機）の第１局部発振器には、一般的に
ＰＬＬ周波数シンセサイザが用いられる。そして近年で
は、ＰＬＬのロック時間の短縮を目的として、ＤＤＳを
ＰＬＬ周波数シンセサイザと併用したＰＬＬ回路が用い
られている。
【０００３】図２は、従来のこの種のＰＬＬ回路の構成
を示すブロック図であり、ＭＦ／ＨＦ帯の全波受信機／
送信機の第１局部発振器に使用される回路を示す。ＰＬ
Ｌ回路（Ａ）では位相比較器１とＶＣＯ１，可変分周器
により基準周波数ｆREF からｆREF ×Ｎが生成され、ま
たＰＬＬ回路（Ｂ）ではＤＤＳと、周波数逓倍器，位相
比較器，ＶＣＯ２により、ｆM ＋ｆDDS が生成され、混
合器ＭＩＸ１で混合されて出力ｆPLL1が出力される。 ｆPLL1＝ｆREF ×Ｎ＋（ｆM ＋ｆDDS ）・・・（１） なお、可変分周器の分周比ＮおよびＤＤＳの出力周波数
は、図示しないマイクロコンピュータで置数が設定され
て制御される。
を示すブロック図であり、ＭＦ／ＨＦ帯の全波受信機／
送信機の第１局部発振器に使用される回路を示す。ＰＬ
Ｌ回路（Ａ）では位相比較器１とＶＣＯ１，可変分周器
により基準周波数ｆREF からｆREF ×Ｎが生成され、ま
たＰＬＬ回路（Ｂ）ではＤＤＳと、周波数逓倍器，位相
比較器，ＶＣＯ２により、ｆM ＋ｆDDS が生成され、混
合器ＭＩＸ１で混合されて出力ｆPLL1が出力される。 ｆPLL1＝ｆREF ×Ｎ＋（ｆM ＋ｆDDS ）・・・（１） なお、可変分周器の分周比ＮおよびＤＤＳの出力周波数
は、図示しないマイクロコンピュータで置数が設定され
て制御される。
【０００４】ここで説明の都合上、基準周波数ｆREF を
４００ｋＨｚ、ＤＤＳの出力周波数が５５５ｋＨｚ〜９
５５ｋＨｚの１Ｈｚステップで変化する信号とした場
合、図３に示すように分周比Ｎの値を変化させること
で、ｆPLL1の値は４００ｋＨｚステップ（基準周波数
分）で変化し、ｆDDS で５５５ｋＨｚ〜９５５ｋＨｚま
で１Ｈｚステップづつ変化する。
４００ｋＨｚ、ＤＤＳの出力周波数が５５５ｋＨｚ〜９
５５ｋＨｚの１Ｈｚステップで変化する信号とした場
合、図３に示すように分周比Ｎの値を変化させること
で、ｆPLL1の値は４００ｋＨｚステップ（基準周波数
分）で変化し、ｆDDS で５５５ｋＨｚ〜９５５ｋＨｚま
で１Ｈｚステップづつ変化する。
【０００５】
【発明が解決しようとする課題】従来のこの種のＰＬＬ
回路は以上のように構成され、１Ｈｚステップの変化は
容易（高速）に行えるが、回路構成が大型化し、無線送
受信機に搭載した場合、装置の大型化，高価格化の原因
になる。特に上述のスポット受信機（送信機）に使用す
る場合、必ずしも１Ｈｚステップづつ変化させる必要は
ないので、この問題が顕著になる。
回路は以上のように構成され、１Ｈｚステップの変化は
容易（高速）に行えるが、回路構成が大型化し、無線送
受信機に搭載した場合、装置の大型化，高価格化の原因
になる。特に上述のスポット受信機（送信機）に使用す
る場合、必ずしも１Ｈｚステップづつ変化させる必要は
ないので、この問題が顕著になる。
【０００６】本発明はかかる問題点を解決するためにな
されたものであり、部品点数および回路を大幅に簡略化
したＰＬＬ回路を提供することを目的としている。
されたものであり、部品点数および回路を大幅に簡略化
したＰＬＬ回路を提供することを目的としている。
【０００７】
【課題を解決するための手段】本発明に係わるＰＬＬ回
路は、ＶＣＯと、コンピュータ制御によりその分周比を
可変し前記ＶＣＯからの発振周波数を分周する可変分周
器と、基準信号が入力されることにより前記コンピュー
タ制御により１Ｈｚステップでその出力周波数を可変す
る例えばその出力周波数範囲が１Ｈｚ〜９９９．９９９
ｋＨｚのＤＤＳと、前記可変分周器の出力位相を前記Ｄ
ＤＳからの出力位相と比較する位相比較器と、この位相
比較器で検出された位相差電圧をＬＦＰを介し前記ＶＣ
Ｏへ入力してその発振周波数を制御して出力する手段と
で構成したことを特徴とする。
路は、ＶＣＯと、コンピュータ制御によりその分周比を
可変し前記ＶＣＯからの発振周波数を分周する可変分周
器と、基準信号が入力されることにより前記コンピュー
タ制御により１Ｈｚステップでその出力周波数を可変す
る例えばその出力周波数範囲が１Ｈｚ〜９９９．９９９
ｋＨｚのＤＤＳと、前記可変分周器の出力位相を前記Ｄ
ＤＳからの出力位相と比較する位相比較器と、この位相
比較器で検出された位相差電圧をＬＦＰを介し前記ＶＣ
Ｏへ入力してその発振周波数を制御して出力する手段と
で構成したことを特徴とする。
【０００８】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１は本発明の一実施形態を示すブロ
ック図であり、図１（Ａ）において、１はＶＣＯ（電圧
制御発振器）で、その出力が所望周波数ｆPLL となる。
２はＤＤＳ(Direct Digital Synthesizer)で、本実施形
態ではその出力周波数が最小１Ｈｚステップで、１Ｈｚ
〜９９９．９９９ｋＨｚの周波数を出力するものが用い
られる。
用いて説明する。図１は本発明の一実施形態を示すブロ
ック図であり、図１（Ａ）において、１はＶＣＯ（電圧
制御発振器）で、その出力が所望周波数ｆPLL となる。
２はＤＤＳ(Direct Digital Synthesizer)で、本実施形
態ではその出力周波数が最小１Ｈｚステップで、１Ｈｚ
〜９９９．９９９ｋＨｚの周波数を出力するものが用い
られる。
【０００９】３は可変分周器で、コンピュータ制御によ
りその分周比が可変されＶＣＯ１からの発振周波数をｆ
DDS となるように分周する。４は位相比較器で、可変分
周器３からの出力位相をＤＤＳ２からの出力位相と比較
し、その位相誤差が最小となるようにＶＣＯ１の発振周
波数を制御する。５はＬＰＦ、６はＤＤＳ用の標準信号
であり、本実施形態では２０ＭＨｚの水晶発振器を使用
している。なお可変分周器３の分周比ＮとＤＤＳからの
出力周波数ｆDDS は、マイクロコンピュータ（図示せ
ず）により設定される置数で制御される。
りその分周比が可変されＶＣＯ１からの発振周波数をｆ
DDS となるように分周する。４は位相比較器で、可変分
周器３からの出力位相をＤＤＳ２からの出力位相と比較
し、その位相誤差が最小となるようにＶＣＯ１の発振周
波数を制御する。５はＬＰＦ、６はＤＤＳ用の標準信号
であり、本実施形態では２０ＭＨｚの水晶発振器を使用
している。なお可変分周器３の分周比ＮとＤＤＳからの
出力周波数ｆDDS は、マイクロコンピュータ（図示せ
ず）により設定される置数で制御される。
【００１０】本発明のＰＬＬ回路は以上のように構成さ
れ、その所望周波数ｆPLL は、 ｆPLL ＝Ｎ×ｆDDS ・・・（２）となる。（Ｎ：分周比
ｆDDS ：ＤＤＳ２の出力周波数） すなわち本実施形態のＰＬＬ回路は、従来のＰＬＬ回路
の基準周波数ｆREF の代わりにＤＤＳ２の出力周波数ｆ
DDS を使用することで、回路構成を簡略化する。従って
所望周波数ｆPLL を１Ｈｚづつ変化させるためには、Ｄ
ＤＳ２および可変分周器３に制定する置数が図２に示す
従来の回路より少し複雑になるが、従来の回路より部品
点数および回路を大幅に簡略化できる。
れ、その所望周波数ｆPLL は、 ｆPLL ＝Ｎ×ｆDDS ・・・（２）となる。（Ｎ：分周比
ｆDDS ：ＤＤＳ２の出力周波数） すなわち本実施形態のＰＬＬ回路は、従来のＰＬＬ回路
の基準周波数ｆREF の代わりにＤＤＳ２の出力周波数ｆ
DDS を使用することで、回路構成を簡略化する。従って
所望周波数ｆPLL を１Ｈｚづつ変化させるためには、Ｄ
ＤＳ２および可変分周器３に制定する置数が図２に示す
従来の回路より少し複雑になるが、従来の回路より部品
点数および回路を大幅に簡略化できる。
【００１１】また図１（Ｂ）に示すように、ＶＣＯ１と
ＰＦＤ（位相比較器）４との間にＭＩＸ（混合器）７を
挿入することとすれば、可変分周器３のＮ値を下げるこ
とができ、Ｃ／Ｎを改善することができる。ＭＩＸ（混
合器）７を挿入すると、部品点数が増加するが、この場
合でも図２に示す従来の回路に比べ、部品点数およびそ
の回路規模を大幅に簡略化することができる。
ＰＦＤ（位相比較器）４との間にＭＩＸ（混合器）７を
挿入することとすれば、可変分周器３のＮ値を下げるこ
とができ、Ｃ／Ｎを改善することができる。ＭＩＸ（混
合器）７を挿入すると、部品点数が増加するが、この場
合でも図２に示す従来の回路に比べ、部品点数およびそ
の回路規模を大幅に簡略化することができる。
【００１２】
【発明の効果】以上説明したように本発明のＰＬＬ回路
は、従来のこの種の回路に比べ、遥かに簡略化でき、搭
載する機器の小型化，低価格化が図れ、ＰＬＬ性能も向
上させることができるという効果がある。特にいわゆる
スポット受信機（送信機）の局部発振器として用いる場
合、その効果が顕著になる。
は、従来のこの種の回路に比べ、遥かに簡略化でき、搭
載する機器の小型化，低価格化が図れ、ＰＬＬ性能も向
上させることができるという効果がある。特にいわゆる
スポット受信機（送信機）の局部発振器として用いる場
合、その効果が顕著になる。
【図１】本発明の一実施形態を示すブロック図である。
【図２】従来のこの種のＰＬＬ回路を示すブロック図で
ある。
ある。
【図３】従来の回路の動作を説明するための図である。
１ ＶＣＯ（電圧制御発振器） ２ ＤＤＳ(Direct Digital Synthesizer) ３ 可変分周器 ４ 位相比較器 ５ ＬＰＦ ６ ＤＤＳ用の標準信号 ７ ＭＩＸ（混合器）
Claims (1)
- 【請求項１】 ＭＦ帯またはＨＦ帯を使用する無線送受
信機の局部発振器等に用いるＤＤＳ(Direct Digital Sy
nthesizer)を使用したＰＬＬ(Phase LockedLoop) 回路
において、 ＶＣＯと、コンピュータ制御によりその分周比を可変し
前記ＶＣＯからの発振周波数を分周する可変分周器と、
基準信号が入力されることにより前記コンピュータ制御
で１Ｈｚステップでその出力周波数を可変するＤＤＳ
と、前記可変分周器の出力位相を前記ＤＤＳからの出力
位相と比較する位相比較器と、この位相比較器で検出さ
れた位相差に対応する電圧をＬＰＦを介し前記ＶＣＯへ
入力してその発振周波数を制御して出力する手段とで構
成したことを特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8263854A JPH1093431A (ja) | 1996-09-13 | 1996-09-13 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8263854A JPH1093431A (ja) | 1996-09-13 | 1996-09-13 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1093431A true JPH1093431A (ja) | 1998-04-10 |
Family
ID=17395162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8263854A Pending JPH1093431A (ja) | 1996-09-13 | 1996-09-13 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1093431A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008127972A1 (en) * | 2007-04-12 | 2008-10-23 | Teradyne, Inc. | Cost effective low noise single loop synthesizer |
| CN102118164A (zh) * | 2011-04-09 | 2011-07-06 | 山东交通学院 | 一种内插混频器的dds激励pll的微波频率合成方法及合成器 |
| JP2015228662A (ja) * | 2011-12-15 | 2015-12-17 | パナソニック オートモーティブ システムズ カンパニー オブ アメリカ ディビジョン オブ パナソニックコーポレイション オブ ノース アメリカ | 赤外線ヘッドホンインターフェース信号のｆｍ変調のデジタル技術 |
-
1996
- 1996-09-13 JP JP8263854A patent/JPH1093431A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008127972A1 (en) * | 2007-04-12 | 2008-10-23 | Teradyne, Inc. | Cost effective low noise single loop synthesizer |
| US7545224B2 (en) | 2007-04-12 | 2009-06-09 | Teradyne, Inc. | Cost effective low noise single loop synthesizer |
| CN102118164A (zh) * | 2011-04-09 | 2011-07-06 | 山东交通学院 | 一种内插混频器的dds激励pll的微波频率合成方法及合成器 |
| JP2015228662A (ja) * | 2011-12-15 | 2015-12-17 | パナソニック オートモーティブ システムズ カンパニー オブ アメリカ ディビジョン オブ パナソニックコーポレイション オブ ノース アメリカ | 赤外線ヘッドホンインターフェース信号のｆｍ変調のデジタル技術 |
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