JPH1092806A - 半導体素子の分離領域形成方法 - Google Patents
半導体素子の分離領域形成方法Info
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- JPH1092806A JPH1092806A JP9152084A JP15208497A JPH1092806A JP H1092806 A JPH1092806 A JP H1092806A JP 9152084 A JP9152084 A JP 9152084A JP 15208497 A JP15208497 A JP 15208497A JP H1092806 A JPH1092806 A JP H1092806A
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- 238000000034 method Methods 0.000 title claims abstract description 34
- 238000002955 isolation Methods 0.000 title abstract description 20
- 239000004065 semiconductor Substances 0.000 title description 18
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000005530 etching Methods 0.000 claims abstract description 5
- 150000004767 nitrides Chemical class 0.000 abstract description 27
- 241000293849 Cordylanthus Species 0.000 abstract description 3
- 230000001788 irregular Effects 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 238000007796 conventional method Methods 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
-
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Abstract
(57)【要約】 （修正有）
【課題】 不規則なパッド酸化膜を形成してバーズビー
クを減少させ、素子間の分離特性を向上させる素子間分
離領域形成方法を提供する。 【解決手段】 パッド酸化膜２２のフィールド酸化膜２
７を形成させる部分を一旦エッチングで除去し、その際
その酸化膜の上にある窒化膜２３の下側にまでエッチン
グし、そのエッチングした部分に薄く酸化膜２５を形成
させ、その薄く形成させた酸化膜を除去した上で基板に
トレンチを形成させ、そのトレンチ部分にフィールド酸
化膜２７を形成させた。
クを減少させ、素子間の分離特性を向上させる素子間分
離領域形成方法を提供する。 【解決手段】 パッド酸化膜２２のフィールド酸化膜２
７を形成させる部分を一旦エッチングで除去し、その際
その酸化膜の上にある窒化膜２３の下側にまでエッチン
グし、そのエッチングした部分に薄く酸化膜２５を形成
させ、その薄く形成させた酸化膜を除去した上で基板に
トレンチを形成させ、そのトレンチ部分にフィールド酸
化膜２７を形成させた。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子に係
り、特に半導体素子間の分離特性を向上させるのに適し
た半導体素子の分離領域形成方法に係る。
り、特に半導体素子間の分離特性を向上させるのに適し
た半導体素子の分離領域形成方法に係る。
【０００２】
【従来の技術】一般的なＭＯＳ構造の半導体素子におい
て、高集積化を可能にする様々な技術が研究されてい
る。中でも、単位素子と単位素子とを分離する非活性領
域（フィールド領域）を最小にできる素子間分離の技術
が、集積度を向上させるのに最も大切な技術である。半
導体素子に使われる素子の分離方法には、大別してＬＯ
ＣＯＳ法、溝充填法（ＳＴＩ、Shallow Trench Isolati
on）、選択エピタキシアル（ＳＥＧ）等がある。これら
のうち、ＬＯＣＯＳ法は、その工程の簡易さと優れた再
現性とにより続けて使用されて来た。そして、さらに１
Ｇ級以上のものにまで使われる展望である。
て、高集積化を可能にする様々な技術が研究されてい
る。中でも、単位素子と単位素子とを分離する非活性領
域（フィールド領域）を最小にできる素子間分離の技術
が、集積度を向上させるのに最も大切な技術である。半
導体素子に使われる素子の分離方法には、大別してＬＯ
ＣＯＳ法、溝充填法（ＳＴＩ、Shallow Trench Isolati
on）、選択エピタキシアル（ＳＥＧ）等がある。これら
のうち、ＬＯＣＯＳ法は、その工程の簡易さと優れた再
現性とにより続けて使用されて来た。そして、さらに１
Ｇ級以上のものにまで使われる展望である。
【０００３】以下、添付図面に基づき従来の半導体素子
の分離領域形成方法を説明する。図１、図２は、従来の
半導体素子の分離領域形成方法を示す工程断面図であ
る。まず、図１（ａ）に示すように、シリコン基板１１
上にパッド酸化膜１２と窒化膜１３を順次に形成する。
図１（ｂ）に示すように、窒化膜１３上に感光膜１４を
塗布した後、露光及び現像工程でフィールド領域の部分
をパターニングし、そのパターニングされた感光膜１４
をマスクにして窒化膜１３とパッド酸化膜１２を選択的
に除去して窒化膜パターン１３ａとパッド酸化膜パター
ン１２ａを形成して、フィールド領域と活性領域と定め
る。
の分離領域形成方法を説明する。図１、図２は、従来の
半導体素子の分離領域形成方法を示す工程断面図であ
る。まず、図１（ａ）に示すように、シリコン基板１１
上にパッド酸化膜１２と窒化膜１３を順次に形成する。
図１（ｂ）に示すように、窒化膜１３上に感光膜１４を
塗布した後、露光及び現像工程でフィールド領域の部分
をパターニングし、そのパターニングされた感光膜１４
をマスクにして窒化膜１３とパッド酸化膜１２を選択的
に除去して窒化膜パターン１３ａとパッド酸化膜パター
ン１２ａを形成して、フィールド領域と活性領域と定め
る。
【０００４】図１（ｃ）に示すように、感光膜１４を除
去し、窒化膜パターン１３ａを含む全面にＣＶＤ法で絶
縁膜（図示せず）を堆積した後、エッチバック工程を実
施して窒化膜パターン１３ａとパッド酸化膜パターン１
２ａの重なっている側面に絶縁膜側壁１５を形成する。
図２（ｄ）に示すように、前記窒化膜パターン１３ａと
絶縁膜側壁１５をマスクにして前記シリコン基板１１の
フィールド酸化膜領域となる部分を異方性乾式エッチン
グを施して前記シリコン基板１１の表面から所定の深さ
にトレンチを形成する。
去し、窒化膜パターン１３ａを含む全面にＣＶＤ法で絶
縁膜（図示せず）を堆積した後、エッチバック工程を実
施して窒化膜パターン１３ａとパッド酸化膜パターン１
２ａの重なっている側面に絶縁膜側壁１５を形成する。
図２（ｄ）に示すように、前記窒化膜パターン１３ａと
絶縁膜側壁１５をマスクにして前記シリコン基板１１の
フィールド酸化膜領域となる部分を異方性乾式エッチン
グを施して前記シリコン基板１１の表面から所定の深さ
にトレンチを形成する。
【０００５】図２（ｅ）に示すように、窒化膜パターン
１３ａと絶縁膜側壁１５をマスクにして全面にチャネル
ストップ用イオンを注入し、熱処理工程を施してフィー
ルド酸化膜１６を形成する。図２（ｆ）に示すように、
残存する窒化膜パターン１３ａとパッド酸化膜パターン
１２ａ及び絶縁膜側壁１５を除去する。シリコン基板１
１に形成されたこのフィールド酸化膜１６が素子間の分
離を行う。
１３ａと絶縁膜側壁１５をマスクにして全面にチャネル
ストップ用イオンを注入し、熱処理工程を施してフィー
ルド酸化膜１６を形成する。図２（ｆ）に示すように、
残存する窒化膜パターン１３ａとパッド酸化膜パターン
１２ａ及び絶縁膜側壁１５を除去する。シリコン基板１
１に形成されたこのフィールド酸化膜１６が素子間の分
離を行う。
【０００６】
【発明が解決しようとする課題】しかし、上記の従来の
半導体素子の分離領域形成方法は次の問題点があった。
第１に、シリコン基板が露出されるように窒化膜とパッ
ド酸化膜をエッチングする時に、パッド酸化膜の厚さが
薄いため、シリコン基板までエッチングされないように
制御するのが難しい。第２に、フィールド酸化膜を形成
するための熱処理工程時に、フィールド酸化膜がアクテ
ィブ領域へ食い込むバーズビーク現象が生ずるが、それ
を減少させると、窒化膜のストレスが大きくなって転位
又はネガティブスロープ現象が発生する。
半導体素子の分離領域形成方法は次の問題点があった。
第１に、シリコン基板が露出されるように窒化膜とパッ
ド酸化膜をエッチングする時に、パッド酸化膜の厚さが
薄いため、シリコン基板までエッチングされないように
制御するのが難しい。第２に、フィールド酸化膜を形成
するための熱処理工程時に、フィールド酸化膜がアクテ
ィブ領域へ食い込むバーズビーク現象が生ずるが、それ
を減少させると、窒化膜のストレスが大きくなって転位
又はネガティブスロープ現象が発生する。
【０００７】本発明は、上記のような問題点を解決する
ためのもので、窒化膜のストレスを減少させ、素子間の
分離特性を向上させることができる半導体素子の分離領
域を形成する方法を提供することを目的とする。
ためのもので、窒化膜のストレスを減少させ、素子間の
分離特性を向上させることができる半導体素子の分離領
域を形成する方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の半導体素子の分離領域形成方法は、基板上
に第１絶縁膜を形成する段階と、前記第１絶縁膜上に第
２絶縁膜を形成し、フィールド領域の部分の第２絶縁膜
を除去する段階と、前記第２絶縁膜をマスクにして前記
基板の表面が露出されるように前記第１絶縁膜を選択的
に除去する段階と、前記露出された基板上に第３絶縁膜
を形成する段階と、前記第２絶縁膜の両側面に第４絶縁
膜側壁を形成する段階と、前記第２絶縁膜及び第４絶縁
膜側壁をマスクにして前記基板の表面が露出されるよう
に第３絶縁膜を選択的に除去する段階と、前記第２絶縁
膜パターン及び第４絶縁膜側壁をマスクにして基板に所
定の深さのトレンチを形成する段階と、そして前記トレ
ンチ部分にフィールド酸化膜を形成する段階と、を備え
ることを特徴とする。
めの本発明の半導体素子の分離領域形成方法は、基板上
に第１絶縁膜を形成する段階と、前記第１絶縁膜上に第
２絶縁膜を形成し、フィールド領域の部分の第２絶縁膜
を除去する段階と、前記第２絶縁膜をマスクにして前記
基板の表面が露出されるように前記第１絶縁膜を選択的
に除去する段階と、前記露出された基板上に第３絶縁膜
を形成する段階と、前記第２絶縁膜の両側面に第４絶縁
膜側壁を形成する段階と、前記第２絶縁膜及び第４絶縁
膜側壁をマスクにして前記基板の表面が露出されるよう
に第３絶縁膜を選択的に除去する段階と、前記第２絶縁
膜パターン及び第４絶縁膜側壁をマスクにして基板に所
定の深さのトレンチを形成する段階と、そして前記トレ
ンチ部分にフィールド酸化膜を形成する段階と、を備え
ることを特徴とする。
【０００９】
【発明の実施の形態】以下、添付図面に基づき本発明の
半導体素子の分離領域形成方法を詳細に説明する。図
３、４は本発明の半導体素子の分離領域形成方法の一実
施形態を示す工程断面図である。まず、図３（ａ）に示
すように、シリコン基板２１上に１００〜１０００Åの
厚さにパッド酸化膜２２を形成し、パッド酸化膜２２上
に１０００〜２５００Åの厚さに窒化膜２３を形成す
る。ここで、パッド酸化膜２２は、前記シリコン基板２
１と窒化膜２３との間でＬＯＣＯＳ工程時の緩衝機能を
するストレス解放用の酸化膜層である。
半導体素子の分離領域形成方法を詳細に説明する。図
３、４は本発明の半導体素子の分離領域形成方法の一実
施形態を示す工程断面図である。まず、図３（ａ）に示
すように、シリコン基板２１上に１００〜１０００Åの
厚さにパッド酸化膜２２を形成し、パッド酸化膜２２上
に１０００〜２５００Åの厚さに窒化膜２３を形成す
る。ここで、パッド酸化膜２２は、前記シリコン基板２
１と窒化膜２３との間でＬＯＣＯＳ工程時の緩衝機能を
するストレス解放用の酸化膜層である。
【００１０】図３（ｂ）に示すように、窒化膜２３上に
感光膜２４を塗布した後、露光及び現像工程でパターニ
ングし、そのパターニングされた感光膜２４をマスクに
して窒化膜２３を選択的に除去して窒化膜パターン２３
ａを形成することにより、フィールド領域と活性領域を
定める。図３（ｃ）に示すように、感光膜２４を除去
し、窒化膜パターン２３ａをマスクにして湿式エッチン
グを施してパッド酸化膜２２を選択的に除去することに
より、シリコン基板２１の表面が露出されるようにす
る。このとき、パッド酸化膜２２は、同時にアンダカッ
トされ、横方向にも１００〜１０００Åだけ過エッチン
グされる。
感光膜２４を塗布した後、露光及び現像工程でパターニ
ングし、そのパターニングされた感光膜２４をマスクに
して窒化膜２３を選択的に除去して窒化膜パターン２３
ａを形成することにより、フィールド領域と活性領域を
定める。図３（ｃ）に示すように、感光膜２４を除去
し、窒化膜パターン２３ａをマスクにして湿式エッチン
グを施してパッド酸化膜２２を選択的に除去することに
より、シリコン基板２１の表面が露出されるようにす
る。このとき、パッド酸化膜２２は、同時にアンダカッ
トされ、横方向にも１００〜１０００Åだけ過エッチン
グされる。
【００１１】図３（ｄ）に示すように、パッド酸化膜２
２がエッチング工程で除去された部分に再度酸化膜２５
を形成する。この酸化膜２５はパッド酸化膜２２より薄
くする。すなわち、この酸化膜２５もパッド酸化膜とな
り、結局、パッド酸化膜の厚さをこの部分だけ、他の部
分と異にする。すなわち、不均一なパッド酸化膜とな
る。図４（ｅ）に示すように、窒化膜パターン２３ａを
含む全面に絶縁膜（図示せず）を堆積し、エッチバック
工程で窒化膜パターン２３ａの両側面に絶縁膜側壁２６
を形成する。次いで、窒化膜パターン２３ａ及び絶縁膜
側壁２６をマスクにしてシリコン基板２１の表面が露出
されるように酸化膜２５を乾式エッチングする。０．２
５μｍ以下の分離空間の確保時に絶縁膜側壁２６の厚さ
は３００〜７００Åの厚さに形成する。絶縁膜側壁を形
成せずに酸化膜２５をエッチングしてもよい。
２がエッチング工程で除去された部分に再度酸化膜２５
を形成する。この酸化膜２５はパッド酸化膜２２より薄
くする。すなわち、この酸化膜２５もパッド酸化膜とな
り、結局、パッド酸化膜の厚さをこの部分だけ、他の部
分と異にする。すなわち、不均一なパッド酸化膜とな
る。図４（ｅ）に示すように、窒化膜パターン２３ａを
含む全面に絶縁膜（図示せず）を堆積し、エッチバック
工程で窒化膜パターン２３ａの両側面に絶縁膜側壁２６
を形成する。次いで、窒化膜パターン２３ａ及び絶縁膜
側壁２６をマスクにしてシリコン基板２１の表面が露出
されるように酸化膜２５を乾式エッチングする。０．２
５μｍ以下の分離空間の確保時に絶縁膜側壁２６の厚さ
は３００〜７００Åの厚さに形成する。絶縁膜側壁を形
成せずに酸化膜２５をエッチングしてもよい。
【００１２】図４（ｆ）に示すように、窒化膜パターン
２３ａと絶縁膜側壁２６をマスクにして、シリコン基板
２１のフィールド酸化膜形成領域にリセスエッチングを
施して、シリコン基板２１の表面から所定の深さのトレ
ンチを形成する。シリコン基板２１のトレンチの深さは
１０００Å以下にする。図４（ｇ）に示すように、窒化
膜パターン２３ａと絶縁膜側壁２６をマスクにして全面
にフィールドイオン注入を施し、熱処理工程を実施し
て、フィールド酸化膜２７を形成する。そして、窒化膜
パターン２３ａ、絶縁膜側壁２６、酸化膜２５、パッド
酸化膜２２を除去することにより、半導体素子の分離領
域を完成する。このフィールド酸化膜２７の厚さを３０
００〜５０００Åとし、前記フィールド酸化膜２７の形
成のための熱処理温度は１０００〜１２００℃とする。
２３ａと絶縁膜側壁２６をマスクにして、シリコン基板
２１のフィールド酸化膜形成領域にリセスエッチングを
施して、シリコン基板２１の表面から所定の深さのトレ
ンチを形成する。シリコン基板２１のトレンチの深さは
１０００Å以下にする。図４（ｇ）に示すように、窒化
膜パターン２３ａと絶縁膜側壁２６をマスクにして全面
にフィールドイオン注入を施し、熱処理工程を実施し
て、フィールド酸化膜２７を形成する。そして、窒化膜
パターン２３ａ、絶縁膜側壁２６、酸化膜２５、パッド
酸化膜２２を除去することにより、半導体素子の分離領
域を完成する。このフィールド酸化膜２７の厚さを３０
００〜５０００Åとし、前記フィールド酸化膜２７の形
成のための熱処理温度は１０００〜１２００℃とする。
【００１３】
【発明の効果】上述したように、本発明の半導体素子の
分離領域形成方法において、次のような効果がある。パ
ッド酸化膜の厚さを異にするようにしたので、窒化膜の
ストレスを防止することができ、バーズビーク現象を防
止して素子間の特性を向上させることができる。
分離領域形成方法において、次のような効果がある。パ
ッド酸化膜の厚さを異にするようにしたので、窒化膜の
ストレスを防止することができ、バーズビーク現象を防
止して素子間の特性を向上させることができる。
【図１】 従来の半導体素子の分離領域形成方法を示す
工程断面図。
工程断面図。
【図２】 従来の半導体素子の分離領域形成方法を示す
工程断面図。
工程断面図。
【図３】 本発明の半導体素子の分離領域形成方法を示
す工程断面図。
す工程断面図。
【図４】 本発明の半導体素子の分離領域形成方法を示
す工程断面図。
す工程断面図。
２１ シリコン基板 ２２ パッド酸化
膜 ２３ 窒化膜 ２４ 感光膜 ２５ 酸化膜 ２６ 絶縁膜側壁 ２７ フィールド酸化膜
膜 ２３ 窒化膜 ２４ 感光膜 ２５ 酸化膜 ２６ 絶縁膜側壁 ２７ フィールド酸化膜
Claims (3)
- 【請求項１】 基板上に第１絶縁膜を形成する段階と、 前記第１絶縁膜上に第２絶縁膜を形成し、フィールド領
域の第２絶縁膜を除去する段階と、 前記第２絶縁膜をマスクにして前記基板の表面が露出さ
れるように前記第１絶縁膜を選択的に除去する段階と、 前記露出された基板上に第３絶縁膜を第１絶縁膜より薄
く形成する段階と、 前記第２絶縁膜をマスクにして前記基板の表面が露出さ
れるように第３絶縁膜を選択的に除去する段階と、 前記第２絶縁膜パターンをマスクにして基板に所定の深
さのトレンチを形成する段階と、 前記トレンチ部分にフィールド酸化膜を形成する段階
と、を備えることを特徴とする半導体素子の分離膜形成
方法。 - 【請求項２】 前記第３絶縁膜を形成させた後に第２絶
縁膜の側面に第４絶縁膜を形成させる工程を追加し、第
３絶縁膜のエッチングを第２絶縁膜と第４絶縁膜とをマ
スクとして行うことを特徴とする請求項１記載の半導体
素子の分離膜形成方法。 - 【請求項３】 前記第１絶縁膜の湿式エッチング時に、
横方向にも１００〜１０００Åの深さに過エッチングす
ることを特徴とする請求項１に記載の半導体素子の分離
領域形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20652/1996 | 1996-06-10 | ||
| KR1019960020652A KR100186514B1 (ko) | 1996-06-10 | 1996-06-10 | 반도체 소자의 격리영역 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1092806A true JPH1092806A (ja) | 1998-04-10 |
Family
ID=19461350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9152084A Pending JPH1092806A (ja) | 1996-06-10 | 1997-06-10 | 半導体素子の分離領域形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5849626A (ja) |
| JP (1) | JPH1092806A (ja) |
| KR (1) | KR100186514B1 (ja) |
| CN (1) | CN1107975C (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100247939B1 (ko) * | 1997-09-08 | 2000-03-15 | 윤종용 | 화학기상증착에 의한 제2 패드산화막을 이용한 반도체장치의 소자분리방법 |
| US6245643B1 (en) * | 1999-04-30 | 2001-06-12 | Mosel Vitelic, Inc. | Method of removing polysilicon residual in a LOCOS isolation process using an etching selectivity solution |
| KR20010058339A (ko) * | 1999-12-27 | 2001-07-05 | 박종섭 | 반도체 소자의 소자분리막 형성방법 |
| US6727161B2 (en) | 2000-02-16 | 2004-04-27 | Cypress Semiconductor Corp. | Isolation technology for submicron semiconductor devices |
| US6562676B1 (en) * | 2001-12-14 | 2003-05-13 | Advanced Micro Devices, Inc. | Method of forming differential spacers for individual optimization of n-channel and p-channel transistors |
| US6917093B2 (en) * | 2003-09-19 | 2005-07-12 | Texas Instruments Incorporated | Method to form shallow trench isolation with rounded upper corner for advanced semiconductor circuits |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4272308A (en) * | 1979-10-10 | 1981-06-09 | Varshney Ramesh C | Method of forming recessed isolation oxide layers |
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| JPH04127433A (ja) * | 1990-09-18 | 1992-04-28 | Sharp Corp | 半導体素子分離領域の形成方法 |
| JPH0897202A (ja) * | 1994-09-22 | 1996-04-12 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1996
- 1996-06-10 KR KR1019960020652A patent/KR100186514B1/ko not_active IP Right Cessation
-
1997
- 1997-05-08 CN CN97110895A patent/CN1107975C/zh not_active Expired - Fee Related
- 1997-06-10 US US08/871,947 patent/US5849626A/en not_active Expired - Fee Related
- 1997-06-10 JP JP9152084A patent/JPH1092806A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR980006032A (ko) | 1998-03-30 |
| US5849626A (en) | 1998-12-15 |
| CN1177207A (zh) | 1998-03-25 |
| KR100186514B1 (ko) | 1999-04-15 |
| CN1107975C (zh) | 2003-05-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
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|
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|
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