JPH1069788A - 半導体装置 - Google Patents
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- JPH1069788A JPH1069788A JP18930097A JP18930097A JPH1069788A JP H1069788 A JPH1069788 A JP H1069788A JP 18930097 A JP18930097 A JP 18930097A JP 18930097 A JP18930097 A JP 18930097A JP H1069788 A JPH1069788 A JP H1069788A
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- 239000004065 semiconductor Substances 0.000 title claims description 17
- 239000003990 capacitor Substances 0.000 claims abstract description 17
- 238000010586 diagram Methods 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 208000034530 PLAA-associated neurodevelopmental disease Diseases 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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- G11C7/067—Single-ended amplifiers
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- Static Random-Access Memory (AREA)
- Investigating Or Analyzing Materials By The Use Of Electric Means (AREA)
- Arrangements For Transmission Of Measured Signals (AREA)
Abstract
(57)【要約】
【課題】 基準電圧とビットライン電圧との電圧差をセ
ンス増幅して、ビットラインに載せられるセルのデータ
をセンシングするシングルエンドセンス増幅構造を実現
する。 【解決手段】 センス増幅機をラッチ型のセンス増幅機
に使用し、ビットライン電圧の微細な変化にもセンシン
グ可能になるように基準電圧をキャパシタ電荷分配によ
り一定に維持するようにして、センシング動作をする間
にセンス増幅機のロードを最小化し、ビットライン電圧
のスイング幅を最小化できるようにラッチ型のセンス増
幅機がセンシング開始と共にビットラインと基準電圧ラ
インから分離されるようにすることによりハイスピード
および低電圧による使用を具現する。
ンス増幅して、ビットラインに載せられるセルのデータ
をセンシングするシングルエンドセンス増幅構造を実現
する。 【解決手段】 センス増幅機をラッチ型のセンス増幅機
に使用し、ビットライン電圧の微細な変化にもセンシン
グ可能になるように基準電圧をキャパシタ電荷分配によ
り一定に維持するようにして、センシング動作をする間
にセンス増幅機のロードを最小化し、ビットライン電圧
のスイング幅を最小化できるようにラッチ型のセンス増
幅機がセンシング開始と共にビットラインと基準電圧ラ
インから分離されるようにすることによりハイスピード
および低電圧による使用を具現する。
Description
【０００１】
【発明の属する技術分野】本発明はハイスピード（ｈｉ
ｇｈ ｓｐｅｅｄ）センス増幅のための半導体装置に関
し、特にシングルエンドビットライン（Ｓｉｎｇｌｅ
Ｅｎｄｅｄ Ｂｉｔ Ｌｉｎｅ）構造を採択するマルチ
ポート（ｍｕｌｔｉ−ｐｏｒｔ）ＳＲＡＭ、ＲＯＭ、お
よびＰＬＡ等の半導体装置に適用されるシングルエンド
センス増幅機に関するものである。
ｇｈ ｓｐｅｅｄ）センス増幅のための半導体装置に関
し、特にシングルエンドビットライン（Ｓｉｎｇｌｅ
Ｅｎｄｅｄ Ｂｉｔ Ｌｉｎｅ）構造を採択するマルチ
ポート（ｍｕｌｔｉ−ｐｏｒｔ）ＳＲＡＭ、ＲＯＭ、お
よびＰＬＡ等の半導体装置に適用されるシングルエンド
センス増幅機に関するものである。
【０００２】
【従来の技術】一般にマルチポートエスラム（Ｍｕｌｔ
ｉ−Ｐｏｒｔ ＳＲＡＭ）、ロム（ＲＯＭ）及びＰＬＡ
等はデータが載せられたセルに連結されたビットライン
とレファレンスドビットライン（Ｒｅｆｅｒｅｎｃｅｄ
Ｂｉｔｌｉｎｅ）の間の電圧差を増幅してデータをセ
ンシングするシングルエンドセンス増幅機の構造を採択
しているが、このシングルエンドセンス増幅機の構造は
主に低スピード用として設計され、単なる差動型センス
増幅機を使用している。
ｉ−Ｐｏｒｔ ＳＲＡＭ）、ロム（ＲＯＭ）及びＰＬＡ
等はデータが載せられたセルに連結されたビットライン
とレファレンスドビットライン（Ｒｅｆｅｒｅｎｃｅｄ
Ｂｉｔｌｉｎｅ）の間の電圧差を増幅してデータをセ
ンシングするシングルエンドセンス増幅機の構造を採択
しているが、このシングルエンドセンス増幅機の構造は
主に低スピード用として設計され、単なる差動型センス
増幅機を使用している。
【０００３】しかし、近年、ハイスピード及び低電圧用
チップの設計が要求され、特にマイクロプロセッサはハ
イスピード動作が要求されると共に低電圧での使用が要
求される等、これらの課題に対応した設計が要求されて
いる。
チップの設計が要求され、特にマイクロプロセッサはハ
イスピード動作が要求されると共に低電圧での使用が要
求される等、これらの課題に対応した設計が要求されて
いる。
【０００４】図１はシングルエンドビットライン構造を
採択しているロム（ＲＯＭ）での従来のデータセンシン
グ構造を示す。図面のように、従来のデータセンシング
の構造は基準電圧発生機（２０）からの基準電圧とロム
のビットライン電圧を感知および比較する差動センス増
幅機（１０）で構成し、基準電圧発生機（２０）はＮ−
ＭＯＳ或いはＰ−ＭＯＳダイオードの接続構成によりし
きい電圧（Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ）程度
の電圧差でロムのビットライン電圧と比較してセンシン
グになるように設計される。一方、差動センス増幅機
（１０）の電力損失を減らすためにはビットラインの電
圧が基準電圧より十分に大きいか又は小さな差が生じた
後にセンス増幅をイネーブル（Ｅｎａｂｌｅ）できるよ
うにセンスイネーブルクロックを作らなければならな
い。従って、上記した従来の構造ではハイスピード動作
を行うことができないし、低電圧での使用が不可能であ
るという問題があった。
採択しているロム（ＲＯＭ）での従来のデータセンシン
グ構造を示す。図面のように、従来のデータセンシング
の構造は基準電圧発生機（２０）からの基準電圧とロム
のビットライン電圧を感知および比較する差動センス増
幅機（１０）で構成し、基準電圧発生機（２０）はＮ−
ＭＯＳ或いはＰ−ＭＯＳダイオードの接続構成によりし
きい電圧（Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ）程度
の電圧差でロムのビットライン電圧と比較してセンシン
グになるように設計される。一方、差動センス増幅機
（１０）の電力損失を減らすためにはビットラインの電
圧が基準電圧より十分に大きいか又は小さな差が生じた
後にセンス増幅をイネーブル（Ｅｎａｂｌｅ）できるよ
うにセンスイネーブルクロックを作らなければならな
い。従って、上記した従来の構造ではハイスピード動作
を行うことができないし、低電圧での使用が不可能であ
るという問題があった。
【０００５】
【発明が解決しようとする課題】本発明は、このような
従来の問題点を解決すべくなされたもので、ハイスピー
ド動作で、電力消耗が少ない低電圧の下で駆動可能なシ
ングルエンドセンス増幅機構造の半導体装置を提供する
ことを目的としている。
従来の問題点を解決すべくなされたもので、ハイスピー
ド動作で、電力消耗が少ない低電圧の下で駆動可能なシ
ングルエンドセンス増幅機構造の半導体装置を提供する
ことを目的としている。
【０００６】
【課題を解決するための手段】本発明は、上記の課題を
解決するために、シングルエンドビットライン構造をも
つ半導体装置において、上記ビットライン電圧の微細な
変化にもセンシング可能になるように、センシング動作
をする間にキャパシタの電荷分配により一定電圧を発生
する基準電圧発生手段３００と、ビットラインおよび上
記基準電圧発生手段からの各出力電圧の電圧差をセンス
増幅するラッチ型のセンス増幅手段１００と、上記ラッ
チ型のセンス増幅手段がセンスイネーブルされると共に
上記ビットラインおよび上記基準電圧発生手段からの上
記ラッチセンス増幅機を電気的に分離するスイッチング
手段２００を包含してなる。
解決するために、シングルエンドビットライン構造をも
つ半導体装置において、上記ビットライン電圧の微細な
変化にもセンシング可能になるように、センシング動作
をする間にキャパシタの電荷分配により一定電圧を発生
する基準電圧発生手段３００と、ビットラインおよび上
記基準電圧発生手段からの各出力電圧の電圧差をセンス
増幅するラッチ型のセンス増幅手段１００と、上記ラッ
チ型のセンス増幅手段がセンスイネーブルされると共に
上記ビットラインおよび上記基準電圧発生手段からの上
記ラッチセンス増幅機を電気的に分離するスイッチング
手段２００を包含してなる。
【０００７】この素子で上記スイッチング手段は三相バ
ッファーＱ１、第１インバータＱ２、および第２インバ
ータＱ３を介してダミービットラインからモデルリング
された第１信号Ｓ６を夫々ゲートに印加される第１トラ
ンジスタＴＲ５ａおよび第２トランジスタＴＲ５ｂを包
含してなり、上記ラッチ型のセンス増幅手段は、上記ビ
ットラインからの信号と上記基準電圧発生手段からの信
号を増幅するＣＭＯＳインバータラッチと、上記三相バ
ッファーおよび上記第１インバータを介して上記ダミー
ビットラインからモデルリングされた第２信号Ｓ５と上
記第１信号Ｓ６を夫々ゲートに印加して、上記ＣＭＯＳ
インバータラッチと電源ソース間をスイッチングする第
３トランジスタＴＲ６および第４トランジスタＴＲ７を
包含してなり、上記基準電圧発生手段３００は、上記ビ
ットラインと上記第１トランジスタＴＲ５ａ間に電流パ
スを形成する第１電流パスと、キャパシタの電荷分配に
より一定電圧を発生するノードＮと上記第２トランジス
タＴＲ５ｂの間に電流パスを形成する第２電流パスと、
自身のゲートに制御信号（Ｐｈｉ＿１＃）を印加されて
上記第１電流パスおよび上記第２電流パスをヘルプ供給
電圧にフリーチャージさせる第５トランジスタＴＲ３お
よび第６トランジスタＴＲ３と、自身のゲートに制御信
号（Ｐｈｉ＿１＃）を印加されて上記第１電流パスおよ
び上記第２電流パスをイコールライズさせる第７トラン
ジスタＴＲ４と、上記第２電流パスに自身の共通ソース
／ドレインが接続されゲートに上記制御信号（Ｐｈｉ＿
１＃）を印加される第１キャパシタトランジスタＴＲ１
３と、自身の共通ソース／ドレイン端が接地端と接続さ
れてゲートは上記第２電流パス上に接続された第２キャ
パシタトランジスタＴＲ１２を包含してなる。
ッファーＱ１、第１インバータＱ２、および第２インバ
ータＱ３を介してダミービットラインからモデルリング
された第１信号Ｓ６を夫々ゲートに印加される第１トラ
ンジスタＴＲ５ａおよび第２トランジスタＴＲ５ｂを包
含してなり、上記ラッチ型のセンス増幅手段は、上記ビ
ットラインからの信号と上記基準電圧発生手段からの信
号を増幅するＣＭＯＳインバータラッチと、上記三相バ
ッファーおよび上記第１インバータを介して上記ダミー
ビットラインからモデルリングされた第２信号Ｓ５と上
記第１信号Ｓ６を夫々ゲートに印加して、上記ＣＭＯＳ
インバータラッチと電源ソース間をスイッチングする第
３トランジスタＴＲ６および第４トランジスタＴＲ７を
包含してなり、上記基準電圧発生手段３００は、上記ビ
ットラインと上記第１トランジスタＴＲ５ａ間に電流パ
スを形成する第１電流パスと、キャパシタの電荷分配に
より一定電圧を発生するノードＮと上記第２トランジス
タＴＲ５ｂの間に電流パスを形成する第２電流パスと、
自身のゲートに制御信号（Ｐｈｉ＿１＃）を印加されて
上記第１電流パスおよび上記第２電流パスをヘルプ供給
電圧にフリーチャージさせる第５トランジスタＴＲ３お
よび第６トランジスタＴＲ３と、自身のゲートに制御信
号（Ｐｈｉ＿１＃）を印加されて上記第１電流パスおよ
び上記第２電流パスをイコールライズさせる第７トラン
ジスタＴＲ４と、上記第２電流パスに自身の共通ソース
／ドレインが接続されゲートに上記制御信号（Ｐｈｉ＿
１＃）を印加される第１キャパシタトランジスタＴＲ１
３と、自身の共通ソース／ドレイン端が接地端と接続さ
れてゲートは上記第２電流パス上に接続された第２キャ
パシタトランジスタＴＲ１２を包含してなる。
【０００８】また、この素子で、上記多数のビットライ
ンの中いずれの一つを選択するためにカラム選択信号を
ゲートに印加される多数の第１ＮＭＯＳトランジスタＴ
Ｒ２を包含してなり、制御信号（Ｐｈｉ＿１＃）をゲー
トに印加されて上記ビットラインおよび上記ダミービッ
トラインをヘルプ供給電圧にフリーチャージさせる多数
の第２ＮＭＯＳトランジスタＴＲ１を包含してなり、上
記センス増幅手段がイネーブルされると共にワードライ
ンおよびカラム選択信号をディスエブルさせる。
ンの中いずれの一つを選択するためにカラム選択信号を
ゲートに印加される多数の第１ＮＭＯＳトランジスタＴ
Ｒ２を包含してなり、制御信号（Ｐｈｉ＿１＃）をゲー
トに印加されて上記ビットラインおよび上記ダミービッ
トラインをヘルプ供給電圧にフリーチャージさせる多数
の第２ＮＭＯＳトランジスタＴＲ１を包含してなり、上
記センス増幅手段がイネーブルされると共にワードライ
ンおよびカラム選択信号をディスエブルさせる。
【０００９】
【発明の実施の形態】以下、図２〜図４を参照しながら
本発明に係る実施の形態について説明する。なお、各実
施の形態間において共通する部分、部位には同一の符号
を付し、重複する説明は省略する。
本発明に係る実施の形態について説明する。なお、各実
施の形態間において共通する部分、部位には同一の符号
を付し、重複する説明は省略する。
【００１０】図２は本発明の一実施例によるシングルエ
ンドビットライン構造のロムデータセンシング構造を示
す回路図で、ロムのコアセル領域にシングルエンドビッ
トラインとシングルエンドダミービットラインが示され
ている。
ンドビットライン構造のロムデータセンシング構造を示
す回路図で、ロムのコアセル領域にシングルエンドビッ
トラインとシングルエンドダミービットラインが示され
ている。
【００１１】図２を参照すると、各ビットライン（Ｂ
０．．．Ｂｉ）およびダミービットラインは制御信号Ｐ
ｈｉ＿１＃（Ｐｈｉ＿１の反転されたレベルを持つ信
号）をゲートに印加されるＮＭＯＳトランジスタ（ＴＲ
１）によりヘルプ供給電圧（Ｖｃｃ／２）にフリーチャ
ージされる。各ビットライン（Ｂ０．．．Ｂｉ）はカラ
ム選択信号（ＹＡ０．．．ＹＡｉ）をゲートに印加され
るＮＭＯＳトランジスタ（ＴＲ２）により選択される。
０．．．Ｂｉ）およびダミービットラインは制御信号Ｐ
ｈｉ＿１＃（Ｐｈｉ＿１の反転されたレベルを持つ信
号）をゲートに印加されるＮＭＯＳトランジスタ（ＴＲ
１）によりヘルプ供給電圧（Ｖｃｃ／２）にフリーチャ
ージされる。各ビットライン（Ｂ０．．．Ｂｉ）はカラ
ム選択信号（ＹＡ０．．．ＹＡｉ）をゲートに印加され
るＮＭＯＳトランジスタ（ＴＲ２）により選択される。
【００１２】センス増幅機の構造をみるとビットライン
電圧の微細な変化にもセンシングになるようにキャパシ
タの電荷分配（Ｃａｐａｃｉｔａｎｃｅ Ｃｈａｒｇｅ
Ｓｈａｒｉｎｇ）によりセンシングする間に一定電圧
を維持する基準電圧発生部（３００）と、ビットライン
および上記基準電圧発生部（３００）からの各出力電圧
の電圧差をセンス増幅するラッチ型のセンス増幅機（１
００）と、センスイネーブルされると共にビットライン
および上記基準電圧発生部の出力ラインから上記ラッチ
センス増幅機を電気的に分離するスイッチング部（２０
０）で構成される。
電圧の微細な変化にもセンシングになるようにキャパシ
タの電荷分配（Ｃａｐａｃｉｔａｎｃｅ Ｃｈａｒｇｅ
Ｓｈａｒｉｎｇ）によりセンシングする間に一定電圧
を維持する基準電圧発生部（３００）と、ビットライン
および上記基準電圧発生部（３００）からの各出力電圧
の電圧差をセンス増幅するラッチ型のセンス増幅機（１
００）と、センスイネーブルされると共にビットライン
および上記基準電圧発生部の出力ラインから上記ラッチ
センス増幅機を電気的に分離するスイッチング部（２０
０）で構成される。
【００１３】ラッチ型のセンス増幅機（１００）のセン
スイネーブルクロック（Ｓ５，Ｓ６）はＶｃｃ／２にフ
リーチャージされたダミービットラインからＶｃｃ動作
のために電圧レベルの転換を三相バッファー（Ｑ１）を
介してなるようにした。第１信号であるセンスイネーブ
ルクロック（Ｓ６）はスイッチング部（２００）を構成
するＰＭＯＳトランジスタ（ＴＲ５ａ，ＴＲ５ｂ）のゲ
ートに入力されてスイッチング動作を制御する。
スイネーブルクロック（Ｓ５，Ｓ６）はＶｃｃ／２にフ
リーチャージされたダミービットラインからＶｃｃ動作
のために電圧レベルの転換を三相バッファー（Ｑ１）を
介してなるようにした。第１信号であるセンスイネーブ
ルクロック（Ｓ６）はスイッチング部（２００）を構成
するＰＭＯＳトランジスタ（ＴＲ５ａ，ＴＲ５ｂ）のゲ
ートに入力されてスイッチング動作を制御する。
【００１４】以下に、より具体的に本発明によるセンス
増幅構造を説明する。
増幅構造を説明する。
【００１５】本発明ではカラム選択トランジスタ（ＴＲ
２）をＮＭＯＳトランジスタで構成してハイスピード動
作が可能にし、このときＮＭＯＳのしきい電圧ドロップ
（Ｄｒｏｐ）問題を阻むためにビットラインをヘルプ供
給電源値（Ｖｃｃ／２）にフリーチャージした。そし
て、Ｖｃｃ／２のダミービットラインからＶｃｃ動作の
ための電圧レベルの転換は、プルアップ駆動が制御信号
Ｐｈｉ＿１＃により制御される三相バッファー（Ｑ１）
により可能にした。
２）をＮＭＯＳトランジスタで構成してハイスピード動
作が可能にし、このときＮＭＯＳのしきい電圧ドロップ
（Ｄｒｏｐ）問題を阻むためにビットラインをヘルプ供
給電源値（Ｖｃｃ／２）にフリーチャージした。そし
て、Ｖｃｃ／２のダミービットラインからＶｃｃ動作の
ための電圧レベルの転換は、プルアップ駆動が制御信号
Ｐｈｉ＿１＃により制御される三相バッファー（Ｑ１）
により可能にした。
【００１６】スイッチング部（２００）は三相バッファ
ー（Ｑ１）、インバータ（Ｑ２）、及びインバータ（Ｑ
３）を介してダミービットラインからモデルリングされ
た信号であるセンスイネーブル信号（Ｓ６）をゲートに
印加される二つのＰＭＯＳトランジスタ（ＴＲ５ａ，Ｔ
Ｒ５ｂ）で構成される。
ー（Ｑ１）、インバータ（Ｑ２）、及びインバータ（Ｑ
３）を介してダミービットラインからモデルリングされ
た信号であるセンスイネーブル信号（Ｓ６）をゲートに
印加される二つのＰＭＯＳトランジスタ（ＴＲ５ａ，Ｔ
Ｒ５ｂ）で構成される。
【００１７】ラッチ型のセンス増幅機（１００）はビッ
トラインからの信号（Ｓ３）と基準電圧発生部（３０
０）からの信号（Ｓ４）を増幅するＣＭＯＳインバータ
ラッチ（ＴＲ８，ＴＲ９，ＴＲ１０，ＴＲ１１）で構成
され、三相バッファー（Ｑ１）およびインバータ（Ｑ
２）を介してダミービットラインからモデルリングされ
た信号であるセンスイネーブル信号（Ｓ５）と上記セン
スイネーブル信号（Ｓ６）を夫々ゲートに印加されてＣ
ＭＯＳインバータラッチと電源ソース間をスイッチング
するＰＭＯＳトランジスタ（ＴＲ６，ＴＲ７）を包含す
る。即ち、ＰＭＯＳトランジスタ（ＴＲ６，ＴＲ７）の
オン／オフ動作によりラッチ型のセンス増幅機（１０
０）はイネーブル又はディスエブルされる。
トラインからの信号（Ｓ３）と基準電圧発生部（３０
０）からの信号（Ｓ４）を増幅するＣＭＯＳインバータ
ラッチ（ＴＲ８，ＴＲ９，ＴＲ１０，ＴＲ１１）で構成
され、三相バッファー（Ｑ１）およびインバータ（Ｑ
２）を介してダミービットラインからモデルリングされ
た信号であるセンスイネーブル信号（Ｓ５）と上記セン
スイネーブル信号（Ｓ６）を夫々ゲートに印加されてＣ
ＭＯＳインバータラッチと電源ソース間をスイッチング
するＰＭＯＳトランジスタ（ＴＲ６，ＴＲ７）を包含す
る。即ち、ＰＭＯＳトランジスタ（ＴＲ６，ＴＲ７）の
オン／オフ動作によりラッチ型のセンス増幅機（１０
０）はイネーブル又はディスエブルされる。
【００１８】基準電圧発生部（３００）はビットライン
とスイッチング部（２００）のトランジスタＴＲ５ａ間
に電流パスを形成する第１電流パスと、キャパシタトラ
ンジスタＴＲ１３及びＴＲ１２とスイッチング部（２０
０）のトランジスタＴＲ５ｂ間に電流パスを形成する第
２電流パスでなる。第２電流パスはゲートに制御信号Ｐ
ｈｉ＿１＃を印加されるキャパシタトランジスタＴＲ１
３の共通ソース／ドレインと接続されて、共通ソース／
ドレインに接地レベルを印加されるキャパシタトランジ
スタＴＲ１２のゲートに接続される。そして、第１電流
パスおよび第２電流パスはゲートに制御信号Ｐｈｉ＿１
＃を印加されるトランジスタＴＲ３によりヘルプ供給電
圧（Ｖｃｃ／２）レベルにフリーチャージされて、やは
りゲートにＰｈｉ＿１＃を印加されるトランジスタＴＲ
４によりイコールライズされる。
とスイッチング部（２００）のトランジスタＴＲ５ａ間
に電流パスを形成する第１電流パスと、キャパシタトラ
ンジスタＴＲ１３及びＴＲ１２とスイッチング部（２０
０）のトランジスタＴＲ５ｂ間に電流パスを形成する第
２電流パスでなる。第２電流パスはゲートに制御信号Ｐ
ｈｉ＿１＃を印加されるキャパシタトランジスタＴＲ１
３の共通ソース／ドレインと接続されて、共通ソース／
ドレインに接地レベルを印加されるキャパシタトランジ
スタＴＲ１２のゲートに接続される。そして、第１電流
パスおよび第２電流パスはゲートに制御信号Ｐｈｉ＿１
＃を印加されるトランジスタＴＲ３によりヘルプ供給電
圧（Ｖｃｃ／２）レベルにフリーチャージされて、やは
りゲートにＰｈｉ＿１＃を印加されるトランジスタＴＲ
４によりイコールライズされる。
【００１９】上記のような本発明の動作を本発明の動作
タイミング図である図３および図４を介して詳細に考察
する。図３及び図４では制御信号Ｐｈｉ＿１＃の反転さ
れた信号であるＰｈｉ＿１を基準としてタイミングが図
示されている。
タイミング図である図３および図４を介して詳細に考察
する。図３及び図４では制御信号Ｐｈｉ＿１＃の反転さ
れた信号であるＰｈｉ＿１を基準としてタイミングが図
示されている。
【００２０】各ビットライン（Ｂ０．．．Ｂｉ）および
ダミービットラインは制御信号Ｐｈｉ＿１＃（Ｐｈｉ＿
１の反転されたレベルを持つ信号）をゲートに印加され
るＮＭＯＳトランジスタ（ＴＲ１）によりヘルプ供給電
圧（Ｖｃｃ／２）にフリーチャージされる。各ビットラ
イン（Ｂ０．．．Ｂｉ）はカラム選択信号（ＹＡｉ）を
ゲートに印加されるＮＭＯＳトランジスタ（ＴＲ２）に
より選択される。カラム選択信号（Ｙａｉ）によりビッ
トラインが選択される前はビットライン出力信号Ｓ１の
電圧はＶｃｃ／２を維持していて選択されたワードライ
ンのセルトランジスタ（ＴＲ０）が存在するかどうかに
よりビットライン信号Ｓ１の電圧が少しずつ変化にな
る。
ダミービットラインは制御信号Ｐｈｉ＿１＃（Ｐｈｉ＿
１の反転されたレベルを持つ信号）をゲートに印加され
るＮＭＯＳトランジスタ（ＴＲ１）によりヘルプ供給電
圧（Ｖｃｃ／２）にフリーチャージされる。各ビットラ
イン（Ｂ０．．．Ｂｉ）はカラム選択信号（ＹＡｉ）を
ゲートに印加されるＮＭＯＳトランジスタ（ＴＲ２）に
より選択される。カラム選択信号（Ｙａｉ）によりビッ
トラインが選択される前はビットライン出力信号Ｓ１の
電圧はＶｃｃ／２を維持していて選択されたワードライ
ンのセルトランジスタ（ＴＲ０）が存在するかどうかに
よりビットライン信号Ｓ１の電圧が少しずつ変化にな
る。
【００２１】また、制御信号Ｐｈｉ＿１＃がハイ（ｈｉ
ｇｈ）からロー（ｌｏｗ）に変わるとき（図３及び図４
ではＰｈｉ＿１がローからハイに変わる時）、基準電圧
発生部（３００）のキャパシタトランジスタＴＲ１３と
ＴＲ１２のキャパシタ電荷分配（Ｃａｐａｃｉｔｏｒ
Ｃｈａｒｇｅ Ｓｈａｒｉｎｇ）により基準電圧ライン
（第２電流パス）の信号Ｓ２はＶｃｃ／２電圧から僅か
に下降する。このとき下降する電圧はトランジスタＴＲ
１２とＴＲ１３のキャパシタンス比により決定される。
ｇｈ）からロー（ｌｏｗ）に変わるとき（図３及び図４
ではＰｈｉ＿１がローからハイに変わる時）、基準電圧
発生部（３００）のキャパシタトランジスタＴＲ１３と
ＴＲ１２のキャパシタ電荷分配（Ｃａｐａｃｉｔｏｒ
Ｃｈａｒｇｅ Ｓｈａｒｉｎｇ）により基準電圧ライン
（第２電流パス）の信号Ｓ２はＶｃｃ／２電圧から僅か
に下降する。このとき下降する電圧はトランジスタＴＲ
１２とＴＲ１３のキャパシタンス比により決定される。
【００２２】一方、ダミービットラインに連結されたダ
ミーセルトランジスタＴＲ０は常に存在し、これにより
ダミービットラインの電圧がロー状態に変わる。この
時、三相バッファーＱ１にはＶｃｃ電圧が連結されてい
てから制御信号Ｐｈｉ＿１＃がローに変わる時動作状態
になり、インバータＱ１を構成するＰＭＯＳおよびＮＭ
ＯＳの寸法（ｓｉｚｅ）の調節によりタイミングが調節
されたセンスイネーブル信号Ｓ５及びＳ６が出力され
る。
ミーセルトランジスタＴＲ０は常に存在し、これにより
ダミービットラインの電圧がロー状態に変わる。この
時、三相バッファーＱ１にはＶｃｃ電圧が連結されてい
てから制御信号Ｐｈｉ＿１＃がローに変わる時動作状態
になり、インバータＱ１を構成するＰＭＯＳおよびＮＭ
ＯＳの寸法（ｓｉｚｅ）の調節によりタイミングが調節
されたセンスイネーブル信号Ｓ５及びＳ６が出力され
る。
【００２３】センスイネーブルクロックであるＳ５およ
びＳ６が入る前にはトランジスタＴＲ５が開けている状
態であるのでビットライン信号Ｓ１とラッチセンス増幅
部（１００）の信号Ｓ３，基準電圧発生部（３００）の
信号Ｓ２とラッチセンス増幅部（１００）の信号Ｓ４は
同一の電圧レベルを維持している。以後、センスイネー
ブルクロックＳ６の信号によりスイッチング部（２０
０）のトランジスタＴＲ５ａ、ＴＲ５ｂが閉められて同
時にラッチセンス増幅部（１００）の駆動トランジスタ
のＴＲ６、ＴＲ７が開けられてセンシングが始まってセ
ンス増幅部（１００）の信号Ｓ３とＳ４の電圧レベルが
一時的に変わるになる。
びＳ６が入る前にはトランジスタＴＲ５が開けている状
態であるのでビットライン信号Ｓ１とラッチセンス増幅
部（１００）の信号Ｓ３，基準電圧発生部（３００）の
信号Ｓ２とラッチセンス増幅部（１００）の信号Ｓ４は
同一の電圧レベルを維持している。以後、センスイネー
ブルクロックＳ６の信号によりスイッチング部（２０
０）のトランジスタＴＲ５ａ、ＴＲ５ｂが閉められて同
時にラッチセンス増幅部（１００）の駆動トランジスタ
のＴＲ６、ＴＲ７が開けられてセンシングが始まってセ
ンス増幅部（１００）の信号Ｓ３とＳ４の電圧レベルが
一時的に変わるになる。
【００２４】また、ビットラインの不必要な電力損失を
防止してハイスピードで動作可能するようにするために
はセンスイネーブルクロックＳ５信号（第２信号）によ
り制御信号Ｐｈｉ＿１をディスエブルさせばいい。する
と、同時にワードラインＸＡｎおよびカラム選択信号Ｙ
Ａｉはディスエブルされてコア領域ビットラインのセル
トランジスタＴＲ０の方に出る電流を遮断できるので、
不必要な電力損失を防止できる。結局ラッチセンス増幅
機がセンスイネーブル信号によりセンシングすると同時
にコア領域がフリーチャージ状態になる。このようなタ
イミング制御は僅かの遅延のためのインバータＱ４，Ｑ
５と、センス増幅機の出力信号（Ｒｅａｄ−ｏｕｔ）を
出力する三相バッファー（Ｑ６）により出力およびラッ
チを制御することにより可能する。具体的なタイミング
制御回路は図２に図示せず、そのタイミングが図３およ
び図４に示すが、制御信号Ｐｈｉ＿１を生成する論理回
路を単に変更することによりこのようなタイミング制御
を可能にする。
防止してハイスピードで動作可能するようにするために
はセンスイネーブルクロックＳ５信号（第２信号）によ
り制御信号Ｐｈｉ＿１をディスエブルさせばいい。する
と、同時にワードラインＸＡｎおよびカラム選択信号Ｙ
Ａｉはディスエブルされてコア領域ビットラインのセル
トランジスタＴＲ０の方に出る電流を遮断できるので、
不必要な電力損失を防止できる。結局ラッチセンス増幅
機がセンスイネーブル信号によりセンシングすると同時
にコア領域がフリーチャージ状態になる。このようなタ
イミング制御は僅かの遅延のためのインバータＱ４，Ｑ
５と、センス増幅機の出力信号（Ｒｅａｄ−ｏｕｔ）を
出力する三相バッファー（Ｑ６）により出力およびラッ
チを制御することにより可能する。具体的なタイミング
制御回路は図２に図示せず、そのタイミングが図３およ
び図４に示すが、制御信号Ｐｈｉ＿１を生成する論理回
路を単に変更することによりこのようなタイミング制御
を可能にする。
【００２５】以上のように本発明はスイッチ素子（ＴＲ
５）を使用してラッチセンス増幅機のセンシングが始ま
ると同時にビットラインと基準電圧発生部からラッチセ
ンス増幅機が分離されるようにしてＳ１信号とＳ２信号
のスイング幅を最小化し、これにより電力の損失を最小
化できる。また、センシングが始まる前に基準電圧発生
部の出力電圧レベルをキャパシタトランジスタの比によ
り容易に決定されるように構成したからビットライン電
圧の微細な変化にもセンシングが可能になる。
５）を使用してラッチセンス増幅機のセンシングが始ま
ると同時にビットラインと基準電圧発生部からラッチセ
ンス増幅機が分離されるようにしてＳ１信号とＳ２信号
のスイング幅を最小化し、これにより電力の損失を最小
化できる。また、センシングが始まる前に基準電圧発生
部の出力電圧レベルをキャパシタトランジスタの比によ
り容易に決定されるように構成したからビットライン電
圧の微細な変化にもセンシングが可能になる。
【００２６】図３を参照して、本発明によるタイミング
を説明すると、制御信号Ｐｈｉ＿１が上昇しながらアド
レスによりワードライン信号（Ｘ−ディコーダ信号）Ｘ
Ａｎとカラム選択信号（Ｙ−ディコーダ信号）ＹＡｉが
イネーブルされ、ワードライン信号ＸＡｎがイネーブル
されてからビットラインの状態によりＳ１信号がヘルプ
供給電源レベルＶｃｃ／２により決定される。基準電圧
発生部の信号Ｓ２の電圧は制御信号Ｐｈｉ＿１が上昇す
るときもやはりヘルプ供給電圧Ｖｃｃ／２により決定さ
れる。そして、ダミービットラインから制御信号Ｐｈｉ
＿１によりセンスイネーブル信号Ｓ５，Ｓ６がイネーブ
ルされる。
を説明すると、制御信号Ｐｈｉ＿１が上昇しながらアド
レスによりワードライン信号（Ｘ−ディコーダ信号）Ｘ
Ａｎとカラム選択信号（Ｙ−ディコーダ信号）ＹＡｉが
イネーブルされ、ワードライン信号ＸＡｎがイネーブル
されてからビットラインの状態によりＳ１信号がヘルプ
供給電源レベルＶｃｃ／２により決定される。基準電圧
発生部の信号Ｓ２の電圧は制御信号Ｐｈｉ＿１が上昇す
るときもやはりヘルプ供給電圧Ｖｃｃ／２により決定さ
れる。そして、ダミービットラインから制御信号Ｐｈｉ
＿１によりセンスイネーブル信号Ｓ５，Ｓ６がイネーブ
ルされる。
【００２７】図４は前述のようにセンスイネーブル信号
Ｓ５の値によりセンシングと共に制御信号Ｐｈｉ＿１、
ワードライン信号ＸＡｎ、およびカラム選択信号（ＹＡ
ｉ）をディスエブルさせる動作タイミングを詳細に示
す。これによりビットラインの電力損失は最小化され、
またハイスピードで動作可能になる。このとき、ラッチ
センス増幅機の信号Ｓ３およびＳ４の電圧レベルは図面
のようにセンシングされることが分かる、このとき事前
に次のアドレスを受ける準備ができるからハイスピード
動作が可能する。
Ｓ５の値によりセンシングと共に制御信号Ｐｈｉ＿１、
ワードライン信号ＸＡｎ、およびカラム選択信号（ＹＡ
ｉ）をディスエブルさせる動作タイミングを詳細に示
す。これによりビットラインの電力損失は最小化され、
またハイスピードで動作可能になる。このとき、ラッチ
センス増幅機の信号Ｓ３およびＳ４の電圧レベルは図面
のようにセンシングされることが分かる、このとき事前
に次のアドレスを受ける準備ができるからハイスピード
動作が可能する。
【００２８】
【発明の効果】本発明は、ハイスピード動作を可能にす
ると共に、電力消耗の少ない低電圧での駆動を可能にし
たので、素子の特性を著しく向上させるという効果を奏
する。
ると共に、電力消耗の少ない低電圧での駆動を可能にし
たので、素子の特性を著しく向上させるという効果を奏
する。
【図１】シングルエンドビットライン構造を採択してい
るロムでの従来のデータセンシング構造を示す半導体装
置である。
るロムでの従来のデータセンシング構造を示す半導体装
置である。
【図２】シングルエンドビットライン構造を採択してい
るロムでの本発明によるデータセンシング構造を示す半
導体装置である。
るロムでの本発明によるデータセンシング構造を示す半
導体装置である。
【図３】本発明によるタイミング図である。
【図４】本発明によるタイミング図である。
１００ ラッチセンス増幅部 ２００ スイッチング部 ３００ 基準電圧発生部
Claims (8)
- 【請求項１】 シングルエンドビットライン構造をもつ
半導体装置において、 上記ビットライン電圧の微細な変化にもセンシング可能
になるように、センシング動作をする間にキャパシタの
電荷分配により一定電圧を発生する基準電圧発生手段
と、 ビットラインおよび上記基準電圧発生手段からの各出力
電圧の電圧差をセンス増幅するラッチ型のセンス増幅手
段と、 上記ラッチ型のセンス増幅手段がセンスイネーブルされ
ると共に上記ビットラインおよび上記基準電圧発生手段
からの上記ラッチセンス増幅機を電気的に分離するスイ
ッチング手段を包含してなる半導体装置。 - 【請求項２】 上記スイッチング手段は三相バッファ
ー、第１インバータ、および第２インバータを介してダ
ミービットラインからモデルリングされた第１信号を夫
々ゲートに印加される第１トランジスタおよび第２トラ
ンジスタを包含してなる請求項１記載の半導体装置。 - 【請求項３】 上記ラッチ型のセンス増幅手段は、 上記ビットラインからの信号と上記基準電圧発生手段か
らの信号を増幅するＣＭＯＳインバータラッチと、 上記三相バッファーおよび上記第１インバータを介して
上記ダミービットラインからモデルリングされた第２信
号と上記第１信号を夫々ゲートに印加して、上記ＣＭＯ
Ｓインバータラッチと電源ソース間をスイッチングする
第３トランジスタおよび第４トランジスタを包含してな
る請求項２記載の半導体装置。 - 【請求項４】 上記基準電圧発生手段は、上記ビットラ
インと上記第１トランジスタ間に電流パスを形成する第
１電流パスと、 キャパシタの電荷分配により一定電圧を発生するノード
と上記第２トランジスタの間に電流パスを形成する第２
電流パスと、 自身のゲートに制御信号（Ｐｈｉ＿１＃）を印加されて
上記第１電流パスおよび上記第２電流パスをヘルプ供給
電圧にフリーチャージさせる第５トランジスタおよび第
６トランジスタと、 自身のゲートに制御信号（Ｐｈｉ＿１＃）を印加されて
上記第１電流パスおよび上記第２電流パスをイコールラ
イズさせる第７トランジスタと、 上記第２電流パスに自身の共通ソース／ドレインが接続
されゲートに上記制御信号（Ｐｈｉ＿１＃）を印加され
る第１キャパシタトランジスタと、 自身の共通ソース／ドレイン端が接地端と接続されてゲ
ートは上記第２電流パス上に接続された第２キャパシタ
トランジスタを包含してなる請求項３記載の半導体装
置。 - 【請求項５】 上記多数のビットラインの中いずれの一
つを選択するためにカラム選択信号をゲートに印加され
る多数の第１ＮＭＯＳトランジスタを包含してなる請求
項１記載の半導体装置。 - 【請求項６】 上記制御信号（Ｐｈｉ＿１＃）をゲート
に印加されて上記ビットラインおよび上記ダミービット
ラインをヘルプ供給電圧にフリーチャージさせる多数の
第２ＮＭＯＳトランジスタを包含してなる請求項５記載
の半導体装置。 - 【請求項７】 上記センス増幅手段がイネーブルされる
ことと共にワードラインおよびカラム選択信号をディス
エブルさせる請求項１記載の半導体装置。 - 【請求項８】 上記第２信号により上記制御信号（Ｐｈ
ｉ＿１＃）をディスエブルさせる請求項３記載の半導体
装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960026522A KR100223775B1 (ko) | 1996-06-29 | 1996-06-29 | 데이터 센싱을 위한 반도체 장치 |
| KR1996P26522 | 1996-06-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1069788A true JPH1069788A (ja) | 1998-03-10 |
| JP3127366B2 JP3127366B2 (ja) | 2001-01-22 |
Family
ID=19465191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18930097A Expired - Fee Related JP3127366B2 (ja) | 1996-06-29 | 1997-06-30 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5963484A (ja) |
| JP (1) | JP3127366B2 (ja) |
| KR (1) | KR100223775B1 (ja) |
| TW (1) | TW333706B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009252275A (ja) * | 2008-04-03 | 2009-10-29 | Nec Electronics Corp | 半導体記憶装置 |
| JP2010027133A (ja) * | 2008-07-17 | 2010-02-04 | Nec Electronics Corp | 半導体装置 |
| JP2012084225A (ja) * | 2012-01-30 | 2012-04-26 | Toppan Printing Co Ltd | 不揮発性メモリ |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW419669B (en) * | 1998-03-16 | 2001-01-21 | Nippon Electric Co | Semiconductor memory device |
| JP3166732B2 (ja) * | 1998-10-14 | 2001-05-14 | 日本電気株式会社 | 半導体記憶装置 |
| JP2002175694A (ja) * | 2000-09-26 | 2002-06-21 | Toshiba Corp | 半導体記憶装置及びメモリセルのデータセンス方法 |
| US6426905B1 (en) * | 2001-02-07 | 2002-07-30 | International Business Machines Corporation | High speed DRAM local bit line sense amplifier |
| US6771551B1 (en) * | 2003-02-04 | 2004-08-03 | Broadcom Corporation | Sense amplifier with adaptive reference generation |
| US20110128807A1 (en) * | 2009-12-01 | 2011-06-02 | Freescale Semiconductor, Inc | Memory device and sense circuitry therefor |
| JP6382489B2 (ja) * | 2013-02-08 | 2018-08-29 | 株式会社 Ｍｔｇ | 美容器 |
| KR102193885B1 (ko) | 2014-01-17 | 2020-12-22 | 삼성전자주식회사 | 감지 증폭기 및 이를 포함하는 메모리 장치 |
| KR102172869B1 (ko) * | 2014-08-11 | 2020-11-03 | 삼성전자주식회사 | 기준 전압 발생기를 포함하는 메모리 장치 |
| US10156842B2 (en) | 2015-12-31 | 2018-12-18 | General Electric Company | Device enrollment in a cloud service using an authenticated application |
| US10672439B2 (en) * | 2018-07-10 | 2020-06-02 | Globalfoundries Inc. | Data dependent keeper on global data lines |
| US10530325B1 (en) * | 2018-08-30 | 2020-01-07 | Advanced Micro Devices, Inc. | Low loss T-coil configuration with frequency boost for an analog receiver front end |
| US10692545B2 (en) | 2018-09-24 | 2020-06-23 | Advanced Micro Devices, Inc. | Low power VTT generation mechanism for receiver termination |
| US10749552B2 (en) | 2018-09-24 | 2020-08-18 | Advanced Micro Devices, Inc. | Pseudo differential receiving mechanism for single-ended signaling |
| US10944368B2 (en) | 2019-02-28 | 2021-03-09 | Advanced Micro Devices, Inc. | Offset correction for pseudo differential signaling |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4669063A (en) * | 1982-12-30 | 1987-05-26 | Thomson Components-Mostek Corp. | Sense amplifier for a dynamic RAM |
| US5608668A (en) * | 1995-12-22 | 1997-03-04 | Micron Technology, Inc. | Dram wtih open digit lines and array edge reference sensing |
-
1996
- 1996-06-29 KR KR1019960026522A patent/KR100223775B1/ko not_active IP Right Cessation
-
1997
- 1997-06-30 US US08/885,016 patent/US5963484A/en not_active Expired - Lifetime
- 1997-06-30 TW TW086109139A patent/TW333706B/zh not_active IP Right Cessation
- 1997-06-30 JP JP18930097A patent/JP3127366B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009252275A (ja) * | 2008-04-03 | 2009-10-29 | Nec Electronics Corp | 半導体記憶装置 |
| JP2010027133A (ja) * | 2008-07-17 | 2010-02-04 | Nec Electronics Corp | 半導体装置 |
| JP2012084225A (ja) * | 2012-01-30 | 2012-04-26 | Toppan Printing Co Ltd | 不揮発性メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5963484A (en) | 1999-10-05 |
| TW333706B (en) | 1998-06-11 |
| JP3127366B2 (ja) | 2001-01-22 |
| KR980005007A (ko) | 1998-03-30 |
| KR100223775B1 (ko) | 1999-10-15 |
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