JPH1069459A

JPH1069459A - シリアルインタフェース制御装置およびその制御方法

Info

Publication number: JPH1069459A
Application number: JP22805796A
Authority: JP
Inventors: Hiroki Kanai; 宏樹金井; Yoshifumi Takamoto; 良史高本; Nobuyuki Arasawa; 伸幸荒澤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-08-29
Filing date: 1996-08-29
Publication date: 1998-03-10

Abstract

(57)【要約】【課題】シリアルインタフェースの制御で、送受信に要
する処理時間を低減する。【解決手段】送信バッファ回路１４０は、制御情報を格
納する送信用制御情報メモリ１４１と入出力バスから転
送したデータを格納する送信データバッファ１４２に分
けて構成し、さらに、送信バッファ回路１４０の後段
に、送信用制御情報とデータからフレームを生成するフ
レーム合成回路１３１を設ける。送信制御情報メモリ１
４１は複数の領域に分割し、各領域には、初期設定時
に、予想される制御情報をあらかじめ送信制御情報メモ
リ１４１に格納しておく。送信時には、フレーム毎に変
更が必要なフィールドのみ更新する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シリアルインタフ
ェースを介して接続されたノード間のデータ転送制御に
係わり、特に、シリアルインタフェースと他の入出力バ
ス間を接続するシリアルインタフェース制御装置および
その制御方法に関する。

【０００２】

【従来の技術】ノード間でデータ転送を行う場合、伝送
媒体として電気ケーブル、または、光ファイバを用いた
シリアルインタフェースが用いられることがあり、この
ような、インタフェースは、ＥＳＣＯＮやファイバチャ
ネルなどがある。シリアルインタフェースでは、通常、
データをフレーム構造にして転送を行う。フレームは、
データ転送の制御に用いる制御情報と実際に転送するデ
ータからなり、先頭にはフレームの開始を示すフレーム
開始コード（以下ＳＯＦ）、また、最後にはフレームの
終了を示すフレーム終了コード（以下ＥＯＦ）を付加す
る。制御情報には、送信元のアドレス，送信先のアドレ
ス，フレームの識別番号などが格納される。

【０００３】一つのフレームの長さは、各インタフェー
ス規格により規定される。例えば、ファイバチャネルの
場合は、制御情報の長さは固定長で２４バイト、データ
は最大長を制限した可変長となり、データ長は最大２１
１２バイトである。従って、転送データ長がフレームの
最大データ長より大きい場合は、データを複数のフレー
ムに分割して転送する。フレーム構造の一例として、図
３に、ファイバチャネルのフレーム構造を示す。

【０００４】シリアルインタフェースを用いる各ノード
では、シリアルインタフェース制御部を入出力バスに接
続し、データ転送を実現することが多い。標準的な入出
力バスは、例えば、ＰＣＩバスやマイクロチャネルなど
がある。

【０００５】ところで、近年シリアルインタフェースの
データ転送速度が向上している。例えば、ファイバチャ
ネルでは、伝送媒体のデータ転送速度は１Ｇギガビット
／秒以上を実現可能である。しかし、シリアルインタフ
ェースと入出力バス間のデータ転送の制御に伴う処理
と、シリアルインタフェースにおけるプロトコル処理に
起因したオーバヘッド時間が、全転送時間に占める割合
が大きいと、実効データ転送時間が低下し、伝送媒体の
高速なデータ転送速度を活用することができないという
問題がある。

【０００６】図１３はシリアルインタフェース制御装置
の従来例である。シリアルインタフェース制御装置１０
０は、光ファイバケーブル１０１への送受信を行うシリ
アルインタフェース１１０と、パラレルデータをシリア
ルデータに変換するパラシリ変換回路１２１と、シリア
ルデータをパラレルデータに変換するシリパラ変換回路
１２２と、ＣＰＵ上で動作するマイクロプログラムであ
るデータ転送制御部１７０と、マイクロプログラムや送
受信するフレームを一時的に格納するローカルメモリ１
８０と、入出力バス制御部１９０とから構成される。

【０００７】他ノードへのデータ送信のために、入出力
バス１０３からシリアルインタフェース１１０へのデー
タ転送を行う場合は、入出力バス制御部１９０を介して
パーソナルコンピュータ１０４内のメモリ１０５から、
データをローカルメモリ180に転送する。データ転送制
御部１７０は、制御情報を生成し、ローカルメモリ１８
０上にフレームを完成させた後、パラシリ変換回路１２
１にフレームを転送し、シリアルインタフェース１１０
への送信を開始する。

【０００８】このように、プロセッサバス１６０に接続
されたローカルメモリ１８０をバッファとして用いる従
来多く用いられているデータ転送方法の場合、送信する
データは、入出力バス１０３→プロセッサバス１６０→
ローカルメモリ１８０→プロセッサバス１６０→シリア
ルインタフェース１１０の順に、データを転送する必要
があるため、プロセッサバス１６０上で同一データを２
回転送することになり、オーバヘッドが増大する。さら
に、この結果、プロセッサバス１６０やローカルメモリ
１８０の利用率が高くなり、プロセッサバス１６０、ま
たは、ローカルメモリ１８０がデータ転送性能のボトル
ネック部となり、性能劣化の要因となる。

【０００９】また、シリアルインタフェース１１０から
入出力バス１０３へのデータ転送を行う場合は、シリア
ルインタフェース１１０からの受信フレームを、一旦、
ローカルメモリ１０３に格納した後、入出力バス１９０
を介して、パーソナルコンピュータ１０４内のメモリ１
０５に転送する。データ転送制御部１７０は、制御情報
の解析を行った後、データを入出力バス１０３に転送す
る。受信したデータは、シリアルインタフェース１１０
→プロセッサバス１６０→ローカルメモリ180→プロセ
ッサバス１６０→入出力バス１０３の順に、データを転
送する必要があるため、プロセッサバス１６０上で同一
データを２回転送することになり、オーバヘッドが増大
する。

【００１０】この問題を解決するために、制御情報を格
納する制御情報用バッファとデータを格納するデータバ
ッファを設け、受信フレームを制御情報とデータに分離
することで、受信データを直接入出力バスに送信するこ
とが考えられる。また、送信時には、受信した制御情報
をそのまま用いて送信することで、制御情報を送信する
ための処理時間を低減することが考えられる。このよう
な従来例は、特開平6−124258号公報で開示されてい
る。

【００１１】

【発明が解決しようとする課題】本発明における主な課
題は、シリアルインタフェースの制御において、送受信
に要する処理時間を低減することである。

【００１２】従来例で、受信した制御情報をそのまま用
いて送信する場合は、制御情報を変更することはできな
いという問題点がある。シリアルインタフェースでは、
送信元が送信したフレームに対して、送信先は受信を確
認するためにアクノリッジフレーム（以下ＡＣＫ）を応
答することが多い。この場合、受信フレームとＡＣＫフ
レームとでは、フレーム内の制御情報が異なるため、従
来方法では、制御情報を生成し直さなければならない。

【００１３】また、制御情報と可変長であるデータを分
離した後、入出力バスへのデータ転送を行う際に、特
に、ＤＭＡを用いてデータ転送を行う場合は、ＤＭＡ起
動時に転送するデータ数を設定する必要がある。このた
めには、フレームの分離手段にデータ数を計測する手段
を設けなければならない。さらに、ＤＭＡ設定，受信し
たデータ数、及び、入出力バスへの転送数を管理するた
めの管理手段は、受信データ数を認識する必要がある。
管理手段は、マイクロプログラムである場合が多い。ま
た、受信した複数のフレームのデータを一括して入出力
バスに転送するようにすれば、転送に要する処理時間を
低減できるが、この場合も、管理手段であるマイクロプ
ログラムが受信データ数を認識する必要がある。このた
めには、マイクロプログラムが受信データ数を認識する
手段を設けなければならない。しかし、特開平6−12425
8 号公報では、制御情報とデータの分離方法については
開示されていない。

【００１４】また、シリアルインタフェースのプロトコ
ルでは、前述したＡＣＫフレームのような制御フレーム
を送受信する必要がある。制御フレームを用いたプロト
コルは、順次行われる場合が多い。例えば、データ送信
元は、ＡＣＫを受信するまでは、新たなフレームを送信
することはできない。制御フレームは、制御情報がフレ
ームの大部分を占め、データ長は、制御情報長よりも短
いことが多い。従って、制御情報の生成時間がプロトコ
ル処理オーバヘッド時間として表面化し、転送効率は、
大幅に低下するという問題がある。従って、制御フレー
ムの制御情報生成時間は、極力低減しなければならな
い。

【００１５】

【課題を解決するための手段】送信バッファ回路は、制
御情報を格納する送信用制御情報メモリと入出力バスか
ら転送したデータを格納する送信データバッファに分け
て構成し、さらに、送信バッファの後段に、送信用制御
情報とデータからフレームを生成するフレーム合成回路
を設け、予想される制御情報をあらかじめ送信制御情報
メモリに格納しておき、送信時には、送信制御情報メモ
リのフロー制御情報などフレーム毎に変更が必要なフィ
ールドのみ更新する。

【００１６】本発明の望ましい形態では、送信制御情報
メモリは、デュアルポートメモリであり、送信データメ
モリはＦＩＦＯメモリである。

【００１７】また、送信制御情報メモリは、複数の領域
に分割し各領域に、フレームの種類毎の制御情報を格納
する。

【００１８】さらに、一つのフレームの最大データ長よ
りも大きいデータが、複数のフレームに分割されて転送
される場合は、順次連続して受信した複数のフレームの
データを、受信データバッファメモリに格納し、一度の
ＤＭＡ転送指示で、連続して入出力バスに転送するよう
にする。

【００１９】シリアルインタフェースから受信したフレ
ームを格納する受信バッファ回路は、制御情報を格納す
る受信用制御情報バッファと入出力バスへ転送するデー
タを格納する受信データバッファに分けて構成し、さら
に、受信バッファの前段に、受信したフレームを制御情
報とデータとに分離するためのフレーム分離回路を設け
る。

【００２０】また、受信データが可変長の場合は、前記
フレーム分離回路に、受信データ数をカウントするカウ
ンタを設ける。

【００２１】また、フレーム分離回路に、受信バッファ
出力とカウンタ値を選択して出力するセレクタを設け
る。さらに、受信制御情報に受信データ数を付加して受
信制御情報メモリに格納するようにする。

【００２２】また、本発明の望ましい形態では、受信制
御情報メモリ，送信制御情報メモリには、制御情報にＳ
ＯＦとＥＯＦを付加して格納するようにする。

【００２３】本発明の望ましい形態では、受信制御情報
メモリ，受信データメモリは、FIFOメモリである。

【００２４】

【発明の実施の形態】以下、図面を用いて、本発明の実
施例を説明する。本実施例は、シリアルインタフェース
としてファイバチャネルを用いて説明するが、本発明
は、これに限定されるものではない。

【００２５】図１は本発明のシリアルインタフェース制
御方法の一例を示すシリアルインタフェース制御装置の
ブロック図である。本形態では、受信用，送信用のメモ
リを各々用意し、受信用メモリは、受信制御情報用の受
信制御情報メモリと受信データ用の受信データメモリと
から構成し、また、送信用メモリは、送信制御情報用の
送信制御情報メモリと送信データ用の送信データメモリ
とから構成したところに特徴がある。

【００２６】図１に示すように、シリアルインタフェー
ス制御装置１００は、光ファイバケーブル１０１を介し
て他のノード１０２と接続し、入出力バス１０３を介し
てパーソナルコンピュータ１０４と接続する。

【００２７】始めに、シリアルインタフェース制御装置
１００の主な構成とデータ構造を説明し、その後、デー
タの流れを説明する。

【００２８】シリアルインタフェース制御装置１００
は、大別して、シリアルインタフェース１１０，パラシ
リ変換部１２１，シリパラ変換部１２２，フレーム合成
回路１３１，フレーム分離回路１３２，送信バッファ回
路１４０，受信バッファ回路１５０から構成する。シリ
アルインタフェース１１０は、光の送受信と、光と電気
の変換を行うとともに、送信時には誤り検出用のＣＲＣ
の生成，受信時には誤り検出後ＣＲＣのフレームからの
削除を行う。パラシリ変換部１２１とシリパラ変換部１
２２は、シリアルデータとパラレルデータの変換を行
う。送信バッファ回路１４０は、送信制御情報を格納す
る送信制御情報メモリ１４１と送信データ用の送信デー
タFIFO142 とから構成する。本実施形態で、送信制御情
報メモリ１４１は、フレーム合成回路１３１とプロセッ
サバス１６０から同時にアクセス可能なデュアルポート
メモリである。また、受信バッファ回路１５０は、受信
制御情報を格納する受信制御情報FIFO151 と受信データ
を格納する受信データFIFO152 とから構成する。

【００２９】次に、シリアルインタフェースを流れるデ
ータの構造について説明する。

【００３０】図２は本発明のデータのフレーム構造を示
す。シリアルインタフェース上を流れるフレーム２０１
は、フレームの開始を示す制御コードであるＳＯＦで始
まり、フレームの終了を示す制御コードであるＥＯＦで
終わる。ＳＯＦに続いて、フレームの制御情報であるフ
レームヘッダ，実際のデータ，エラー検出用のＣＲＣが
続く。ＳＯＦ，ＣＲＣ，ＥＯＦは、４バイトの、また、
フレームヘッダは２４バイトの固定長である。データ
は、最大２１１２Ｂの可変長である。２１１２バイト以
上のデータを送る場合は、データを複数のフレームに分
割して送信する。

【００３１】次に、フレームヘッダの構造の詳細につい
て図３を用いて説明する。フレームヘッダ３０１は、主
として、フレームの送信先アドレスを示すＤ＿ＩＤ，送
信元アドレスを示すＳ＿ＩＤ，フレームの種類を示すＲ
＿ＣＴＬとＴＹＰＥ，フロー制御情報を示すＦ＿ＣＴ
Ｌ，フレーム認識番号を示すＳＥＱ＿ＩＤとＯＸ＿ＩＤ
とＲＸ＿ＩＤ、さらに、フレーム認識番号が同一のフレ
ームを識別するためのＳＥＱ＿ＣＮＴなどの制御情報か
ら構成される。あるノードと通信する場合、Ｄ＿ＩＤ，
Ｓ＿ＩＤなど、制御情報の多くは、あらかじめ設定可能
であり固定値とすることができる。一方、Ｆ＿ＣＴＬ
は、フロー制御情報を含むため、各フレーム送信毎に設
定する必要がある。

【００３２】次に、図１で示したフレーム分離回路１３
２の詳細を説明する。図４は、フレーム分離回路１３２
の詳細な構造を示すブロック図の一例である。フレーム
分離回路１３２は、受信データのヘッダとデータへの分
離と、各々フレームヘッダを受信制御情報FIFO151 に、
また、データを受信データFIFO152 に格納するための制
御信号ＷＴ０，ＷＴ１の生成を行う。フレーム分離回路
１３２は、制御コード検出部４１０，受信ステートマシ
ン４２０，受信したデータ数の計測を行うデータ数計測
部４３０，受信データを一時的に格納する多段バッファ
４４０、および、セレクタ４５０から構成する。制御コ
ード検出部４１０は、ＳＯＦとＥＯＦの検出を行うため
の、ＳＯＦデコーダ４１１，ＥＯＦデコーダ４１２を備
える。受信ステートマシン４２０は、データ計測部４３
０に対しデータ数カウンタ４３１のイネーブル信号を生
成する。また、データ計測部４３０からの制御信号に応
じて、受信データ数が２８以下の場合は、受信データを
受信制御情報FIFO151 に、２８より大きい場合は、受信
データFIFO152 に格納するように制御信号ＷＴ０，ＷＴ
１の生成を行う。さらに、セレクタ４５０に対して、受
信バッファ回路150に出力するデータを、多段バッファ
４４０からかデータ数カウンタ４３１からかを選択する
セレクト信号を生成する。

【００３３】データ数計測部４３０は、データ数カウン
タ４３１と比較器４３２を備える。データ数カウンタ４
３１は、受信したデータのバイト数を計測する。比較器
432は、カウンタ値が２８以下か、２８より大きいかの
比較を行い、結果を受信ステートマシン４２０に通知す
る。

【００３４】以上説明したように、フレーム分離回路１
３２の本形態では、受信フレームをヘッダとデータに分
離する際、受信データ数の計測を行うデータ数カウンタ
431と、多段バッファ４４０とデータ数カウンタ４３１
のセレクタ４５０を備えるため、フレームにデータカウ
ント数を付加可能であるところに特徴がある。

【００３５】図５は受信ステートマシン４２０の状態遷
移図である。データを受信していない場合は、アイドル
状態５０１となる。ＳＯＦを受信するとフレームヘッダ
受信状態５０２に遷移する。ＳＯＦ４バイトを受信後フ
レームヘッダを受信し、受信カウンタ数が２４になると
データ受信状態５０３となる。ＥＯＦを受信すると再び
アイドル状態５０１に戻る。

【００３６】次に、送信制御情報メモリ６０１について
図６，図７を用いて説明する。図６は、送信制御情報メ
モリ６０１のアドレス空間を示している。送信制御情報
メモリ６０１は、ＳＯＦとフレームヘッダとＥＯＦを格
納する複数の領域に分け使用する。各領域のフォーマッ
トを図７に示す。

【００３７】本実施例では、使用頻度の高いフレーム用
の領域と汎用的に使用する領域を設けている。具体的に
は、領域０から領域６は、クラス毎のデータフレームと
ACKフレーム用の領域とし、送信前にあらかじめ設定可
能なフィールドは設定しておく。本実施例では、後述す
るように、アダプタボードの初期化時に設定を行う。こ
の結果、例えば、クラス１のデータを送信する場合は、
領域０のクラス１データフレームのフロー制御情報であ
るＦ＿ＣＴＬのみ更新することで送信可能である。ま
た、領域７から領域ｎは、汎用的に用いることのできる
領域とし、使用頻度の少ない制御フレームに対する制御
情報は、必要に応じて生成することとする。

【００３８】次にシリアルインタフェース制御装置１０
０の初期化時のデータ転送制御部１７１の動作を、図８
に示すフローチャートを用いて説明する。パワーオンリ
セットの後、送信制御情報メモリの各領域に初期データ
を設定する（８０１）。他ノードからの受信データを入
出力バスに転送する場合の転送先アドレスをデバイスド
ライバより通知されるまで待つ（８０２）。通知後は、
アダプタボードの各ハードウエアの動作を開始すること
で、送受信を開始する（８０３）。初期化により、フレ
ーム送信時には、既に設定済みのヘッダを用いること
で、ヘッダの作成は、フロー制御情報などフレーム毎に
変更の必要なフィールドのみにとどめることができる。
この結果ヘッダをすべて新規に生成することなくフレー
ムを送信できるため処理時間を低減できる。また、デー
タ受信に対し、あらかじめ受信データの転送先アドレス
を認識することで、データ受信時後直ちに入出力バスに
データを転送することが可能となる。

【００３９】次にデータ受信時のデータ転送制御部１７
１の動作を図９に示すフローチャートを用いて説明す
る。本実施例では、クラス１データフレームの受信し、
応答フレームであるＡＣＫ＿１を送信する場合について
示している。データ転送制御部１７１は、フレームの受
信を検出すると、受信した制御情報をメモリに転送し
（９０１）、解析を行う（９０２）。ＳＯＦとＴＹＰＥ
の解析により受信フレームは、クラス１データフレーム
であることを認識する（９０３）。アダプタボード初期
化時に設定した、送信制御メモリのクラス１ＡＣＫ＿１
データ送信用フレームヘッダの領域の内、Ｆ＿ＣＴＬ等
変更が必要なフィールドのみ更新する（９０４）。さら
に、ＡＣＫ＿１フレームの送信を開始した（９０７）
後、送信完了を待つ（９０６）。受信データを入出力バ
スに転送開始し（９０７）、転送完了後（９０８）、デ
バイスドライバにデータ受信の通知を行う（９０９）。

【００４０】本実施例では、ＡＣＫ＿１フレームの送信
と受信データの入出力バスへの転送は、順次行う場合に
ついて示したが、これを並列に実行する場合は更に処理
時間を低減可能である。

【００４１】図１０はＥＯＦに受信カウント数を付加す
る場合のＥＯＦ構造１００１を示している。ファイバチ
ャネルでは、ＥＯＦは４バイトで表現される。これは、
特別なシリアルデータ系列として符号化するためであ
る。しかし、パラレル変換後は１バイトで表現可能であ
る。一方、受信データ数は、最大２キロバイト程度であ
るため、３バイトで表現できる。従って、図１０に示す
ように、４バイトの内、最初の１バイトにＥＯＦのコー
ドを、残りの３バイトには、ＳＯＦからＥＯＦまでの、
受信カウント数を付加することが可能である。図４で説
明したフレーム分離回路１３２内のセレクタ４５０を用
いることで、ＥＯＦ構造に受信カウント数を付加でき
る。この結果、フレームのデータ数を変えることなくフ
レーム内に受信データ数を付加することが可能となる。

【００４２】次に、データの送信について、図１１，図
１２を用いて説明する。図１１は、図１に示したフレー
ム合成回路１３１の詳細な構成を示すブロック図であ
る。フレーム合成回路１３１は、レジスタ１１００，デ
ータ数計測部１１１０，送信ステートマシン１１２０，
セレクタ１１３０，多段バッファ１１４０から構成す
る。

【００４３】レジスタ１１００は、ヘッダ格納の開始ア
ドレスを指定するヘッダ開始アドレスレジスタ１１０１
とヘッダ格納の終了アドレスを指定するヘッダ終了アド
レスレジスタ１１０１と送信データ数を指定するデータ
長レジスタ１１０３を備える。また、データ長レジスタ
１１０３への書き込みは、送信開始とすることとし、デ
ータ長レジスタ１１０３への書き込み発生時は、送信ス
テートマシン１１２０に通知する。レジスタ１１００
は、データ転送制御部１７０がプロセッサバス１６０を
介して設定する。

【００４４】データ数計測部１１１０は、送信したヘッ
ダ数をカウントするヘッダ数カウンタ１１１１と、ヘッ
ダ数カウンタ１１１１のカウンタ値とヘッダ終了アドレ
ス１１０２の値を比較し送信ステートマシン１１２０に
ヘッダ送信中であることを通知する比較器１１１２と、
送信したデータ数をカウントするデータ数カウンタ１１
１３と、データ数カウンタ１１１３のカウンタ値とデー
タ長１１０３の値を比較し送信ステートマシン１１２０
にデータ送信中であることを通知する比較器１１１４を
備える。

【００４５】セレクタ１１３０は、送信ステートマシン
１１２０からの選択制御信号に応じて、多段バッファ１
１４０に出力するデータ元を、送信制御情報メモリ１４
１と送信データFIFO142 を切換える。以上によりヘッダ
とデータを合成して送信できる。

【００４６】次にデータ送信時のデータ転送制御部１７
１の動作を、図１２に示すフローチャートを用いて説明
する。送信制御情報メモリ１４１の使用する領域を指定
するために、領域の先頭アドレスをヘッダ開始アドレス
レジスタ１１０１に書き込む（１２０１）。領域の終了
アドレスをヘッダ終了アドレスレジスタ１１０２に書き
込む（１２０２）。送信するデータ数をデータ長レジス
タ１１０３に書き込む（１２０３）ことにより、送信が
開始される（１２０４）。

【００４７】以上により、送信時には、送信制御メモリ
にあらかじめ格納したヘッダ情報を用いてフレームを送
信することができるため、処理時間を低減できる。

【００４８】

【発明の効果】送信バッファ回路は、制御情報を格納す
る送信用制御情報メモリと入出力バスから転送したデー
タを格納する送信データバッファに分けて構成し、さら
に、送信バッファの後段に、送信用制御情報とデータか
らフレームを生成するフレーム合成回路を設け、予想さ
れる制御情報をあらかじめ送信制御情報メモリに格納し
ておき、送信時には、送信制御情報メモリのある領域の
フロー制御情報などフレーム毎に変更が必要なフィール
ドのみ更新するようにしたので、フレームの制御情報の
生成時間を低減することができる。

【００４９】また、送信用制御情報メモリにデュアルポ
ートメモリを用いるようにしたので、フレーム送信中に
次の送信フレームの制御情報を同時に生成することがで
き、みかけ上フレームの制御情報の生成時間を低減する
ことができる。また、データ受信時は、受信データに対
するＡＣＫフレームの送信と、受信データの入出力バス
への転送を同時に実行できる。

【００５０】送信制御情報メモリは、複数の領域に分割
し、電源投入後の初期設定時に、予想される制御情報を
あらかじめ送信制御情報メモリに格納しておき、送信時
には、送信制御情報メモリのある領域のフロー制御情報
などフレーム毎に変更が必要なフィールドのみ更新する
ようにしたので、フレームの制御情報の生成時間を低減
することができる。

【００５１】さらに、一つのフレームの最大データ長よ
りも大きいデータが、複数のフレームに分割されて転送
される場合は、順次連続して受信した複数のフレームの
データを、受信データバッファメモリに格納し、一度の
ＤＭＡ転送指示で、連続して入出力バスに転送するよう
にしたので、フレーム毎に転送指示を行う必要がなくな
り、処理量と処理時間を低減できる。

【００５２】シリアルインタフェースから受信したフレ
ームを格納する受信バッファは、制御情報を格納する受
信用制御情報バッファと入出力バスへ転送するデータを
格納する受信データバッファに分けて構成し、さらに、
受信バッファの前段に、受信したフレームを制御情報と
データとに分離するためのフレーム分離回路を設けるよ
うにしたので、制御情報の解析とデータの入出力バスへ
の転送を同時に行うことが可能となり、処理時間を低減
できる。

【００５３】また、フレーム分離回路に、受信データ数
をカウントするカウンタと、受信バッファ出力とカウン
タ値を選択して出力するセレクタを設け、さらに、受信
制御情報に受信データ数を付加して受信制御情報メモリ
に格納するようにしたので、複数のフレームを連続して
受信した場合でも、データ転送制御部は、受信制御情報
を解析することで、受信データ数を認識できる。

【００５４】また、送信制御情報メモリと受信制御情報
メモリと受信データメモリに、FIFOメモリを用いた場合
には、アドレス生成が容易になるため、ハード量を低減
できる。

【図面の簡単な説明】

【図１】本発明のデータ転送制御部の一構成例を示すブ
ロック図。

【図２】本発明のデータのフレーム構造の一例を示す説
明図。

【図３】本発明のフレームヘッダの構造の一例を示す説
明図。

【図４】本発明のフレーム分離回路の一構成例を示すブ
ロック図。

【図５】本発明の受信ステートマシンの一例を示す状態
遷移の説明図。

【図６】本発明の送信制御情報メモリのアドレス空間の
一例を示す説明図。

【図７】本発明の送信制御情報メモリに格納する制御情
報の一例を示す説明図。

【図８】本発明のデータ転送制御部の動作の一例を示す
フローチャート。

【図９】本発明のデータ転送制御部の動作の一例を示す
フローチャート。

【図１０】本発明のＥＯＦの構造の一例を示す説明図。

【図１１】本発明のフレーム合成回路の一例を示すブロ
ック図。

【図１２】本発明のデータ転送制御部の動作の一例を示
すフローチャート。

【図１３】本発明のデータ転送制御部の動作の従来例を
示すブロック図。

【符号の説明】

１００…シリアルインタフェース制御装置、１０１…光
ファイバケーブル、１０２…他ノード、１０３…入出力
バス、１０４…パーソナルコンピュータ、１０５…メモ
リ、１１０…シリアルインタフェース、１２１…パラシ
リ変換回路、１２２…シリパラ変換回路、１３１…フレ
ーム合成回路、１３２…フレーム分離回路、１４０…送
信バッファ回路、１４１…送信制御情報メモリ、１４２
…送信データＦＩＦＯ、１５０…受信バッファ回路、１
５１…受信制御情報ＦＩＦＯ、１５２…受信データＦＩ
ＦＯ。

Claims

【特許請求の範囲】

【請求項１】シリアルインタフェースと入出力バスを接
続し、データ転送の制御を行うシリアルインタフェース
制御装置において、上記シリアルインタフェース制御装
置は、シリアルインタフェースと、パラシリ変換回路
と、シリパラ変換回路と、フレーム制御情報とデータの
合成を行うフレーム合成回路と、送信するフレーム制御
情報を格納する送信制御情報メモリと送信するデータを
格納する送信データメモリと上記送信制御情報メモリ及
び上記送信データメモリの制御に用いる送信制御レジス
タとを有した送信バッファ回路と、受信したフレームを
フレーム制御情報とデータへの分離を行うフレーム分離
回路と、受信したフレーム制御情報を格納する受信制御
情報メモリと受信したデータを格納する受信データメモ
リと上記受信制御情報メモリ及び上記受信データメモリ
の制御に用いる受信制御レジスタとを有した受信バッフ
ァ回路と、プロセッサバスと、メモリと、入出力バス制
御部と、ＣＰＵとから構成し、上記送信制御情報メモリ
には、フレームの制御情報をあらかじめ格納しておくこ
とを特徴とするシリアルインタフェース制御装置。
【請求項２】請求項１において、上記フレーム分離回路
には、受信したフレームを一時的に格納する多段バッフ
ァと、フレームの開始を示す制御コードであるＳＯＦ及
びフレームの終了を示す制御コードであるＥＯＦを検出
するデコーダを有する制御コード検出部と、受信したデ
ータ数を計測するデータ数カウンタと受信データ数を制
御情報数と比較する比較器を有するデータ数計測部と、
受信バッファへの出力を切換えるセレクタと、受信ステ
ートマシンとを設け、ＳＯＦ受信を検出してから制御情
報受信時は、制御情報を受信制御情報メモリに格納する
ための制御信号を生成し、その後、データ受信時は、デ
ータを受信データメモリに格納するための制御信号を生
成し、さらに、ＥＯＦ受信時には、データ数カウンタ数
を受信制御情報メモリに格納するようにしたシリアルイ
ンタフェース制御装置。
【請求項３】請求項２において、データ数カウンタ値を
受信制御情報ＦＩＦＯメモリに格納する場合、受信した
４バイト長のＥＯＦのうち、１バイトにはＥＯＦの識別
コードを格納し、３バイトにはデータ数カウンタ数を格
納するようにしたシリアルインタフェース制御装置。
【請求項４】請求項１，請求項２または請求項３におい
て、上記フレーム合成回路には、送信するフレームを一
時的に格納する多段バッファと、制御情報であるヘッダ
の格納を開始したアドレスを格納するヘッダ開始アドレ
スレジスタとヘッダの格納を終了したアドレスを格納す
るヘッダ終了アドレスレジスタと、送信データメモリに
格納したデータ数を格納するデータ長レジスタを有する
レジスタ群と、送信したヘッダ数の計測を行うヘッダ数
カウンタと上記ヘッダ数カウンタの値とヘッダ終了アド
レスとを比較する比較器と送信したデータ数の計測を行
うデータ数カウンタと上記データ数カウンタの値とデー
タ長とを比較する比較器とを有するデータ数計測部と、
送信バッファ回路からの入力を切換えるセレクタと、送
信ステートマシンとを設け、データ長レジスタの書き込
みによりヘッダ数カウンタ，データ数カウンタは計測を
開始し、始めに送信制御情報メモリのヘッダ開始アドレ
スからヘッダ終了アドレスまでに格納したフレーム開始
コードと制御情報を読み込むための送信制御情報メモリ
の制御信号を生成し、続いて、送信データメモリに格納
したデータを読み込むための送信データメモリの制御信
号を生成し、最後に、送信制御情報メモリのヘッダ終了
アドレスの次のアドレスに格納したフレーム終了コード
を読み込むための送信制御情報メモリの制御信号を生成
するようにしたシリアルインタフェース制御装置。
【請求項５】請求項１，２，３または４において、上記
送信制御情報メモリは複数の領域に分割し、各領域に
は、フレーム開始コード，制御情報，フレーム終了コー
ドを合わせて格納するシリアルインタフェース制御方
法。
【請求項６】上記送信制御情報メモリの分割した領域へ
の、フレーム開始コード，制御情報，フレーム終了コー
ドの設定は、初期化時に行い、フレーム送信時には、修
正の必要な部分のみを再設定した後、送信を行う請求項
５に記載のシリアルインタフェース制御方法。
【請求項７】請求項１，２，３，４，５または６におい
て、上記データ転送制御部は、入出力バスとの間で、送
信する複数のフレーム、または、受信した複数のフレー
ムのデータを一括して転送するシリアルインタフェース
制御方法。
【請求項８】請求項１，２，３，４，５，６または７に
おいて、上記送信データメモリと受信制御情報メモリと
受信データメモリは、ＦＩＦＯメモリであるシリアルイ
ンタフェース制御装置。
【請求項９】請求項１，２，３，４，５，６，７または
８において、送信制御情報メモリはデュアルポートメモ
リであるシリアルインタフェース制御装置。
【請求項１０】請求項１，２，３，４，５，６，７，８
または９において、上記シリアルインタフェースは、フ
ァイバチャネルであるシリアルインタフェース制御装
置。