JPH1065653A - 誤り訂正回路 - Google Patents

Abstract

(57)【要約】 【課題】 一般的なＭＳＩ ＩＣを用いたｎビットの誤
りを訂正するとともに，実装面積の小さい誤り訂正回路
を提供する。 【解決手段】 親装置に複数の子装置が接続されている
通信装置の子装置に対して制御信号等を送信するために
用いられる誤り訂正回路において，前記子装置に送信さ
れるデータライン中の各子装置毎に，予め決められたｍ
ビットからなる符号の受信データを入力とし，前記入力
ｍビット受信データが何ビット誤ったかを判定し出力す
るビット誤り判定手段としてのＲＯＭ１−１〜１−ｎ
（但し，ｍ≧ｎ）と，ＲＯＭ１−１〜１−ｎが判定した
結果を入力し，訂正能力以上の誤りを検出したか否かを
判定する組み合わせ手段としての組み合わせ回路２とを
備えて構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は，親装置に複数の子
装置が接続されている場合，子装置に対して制御信号等
を送信するために用いられる子装置毎に予め決められた
自装置認識のための符号の誤り訂正に関し，特にそのｎ
ビット誤り訂正回路に関する。

【０００２】

【従来の技術】一般に，親装置に複数の子装置が接続さ
れている場合，子装置に対して制御信号等を送信するた
めに誤り訂正符号が用いられている。この誤り訂正符号
は，子装置毎に，予め決められた符号であり，子装置は
その符号により自装置への制御を認識するものである。
したがって，訂正能力以上の誤りが検出されたときは，
データ受信が無いものと判定する。

【０００３】従来，ｎビット誤り訂正回路の一般的な回
路は，誤りビットを加算回路（Ａｄｄｅｒ）にて計算
し，誤りがｎビット（ｎは自然数）以下の場合には，誤
り無しと判定し，ｎ＋１ビット以上の場合，誤り有りと
判定している。

【０００４】図３は従来の３ビット誤り訂正回路の一例
を示すブロック図である。図３に示す３ビット誤り訂正
回路の動作について説明する。３ビット誤り訂正符号に
より，３２通りの符号を送信する場合，２進符号１６ビ
ットの情報量が必要となる。この情報量の判定で３ビッ
トまでの誤りは正しいデータの受信と見なし，４ビット
以上の誤りは誤りとしてデータを捨てる。

【０００５】図３において，Ａ〜Ｐの１６ビットの受信
データは各々の排他的論理和回路（ＥＸＯＲ）５１−１
〜１６でビット誤りを判定する。このＥＸＯＲ５１−１
〜１６には，判定に必要な予め決められた符号の各々の
ビットが与えられている。

【０００６】次に，誤り判定結果を２ビット毎の８つの
Ａｄｄ（ａ１〜ａ８）５１−１〜８に入力され，誤り無
し・１ビット誤り・２ビット誤りを判定する。ここで，
Ａｄｄ（ａ１〜ａ８）５１−１〜８での１ビット誤り
は，４つのＡｄｄ（ｂ１〜ｂ４）５３−１〜４に入力さ
れ，１ビット誤り・２ビット誤りを判定する。

【０００７】また，Ａｄｄ（ａ１〜ａ８）５１−１〜８
での２ビット誤りは，４つのＡｄｄ（ｃ１〜ｃ４）５４
−１〜４に入力され，２ビット誤り・４ビッド誤りを判
定する。

【０００８】また，Ａｄｄ（ｂ１〜ｂ４）５３−１〜４
での１ビット誤りは，２つのＡｄｄ（ｄ１，ｄ２）５５
−１，２に入力され，１ビット誤り・２ビット誤りを判
定する。

【０００９】また，Ａｄｄ（ｂ１〜ｂ４）５３−１〜４
での２ビット誤りは４つのＡｄｄ（ｃ１〜ｃ４）５４−
１〜４に入力され，Ａｄｄ（ａ１〜ａ８）５２−１〜８
からの２ビット誤りと加算されることにより，２ビット
誤り・４ビット誤りを判定する。

【００１０】また，Ａｄｄ（ｃ１〜ｃ４）５４−１〜４
での２ビット誤りは２つのＡｄｄ（ｅ１，ｅ２）５６−
１，２に入力され，２ビット誤り・４ビット誤りを判定
する。

【００１１】また，Ａｄｄ（ｃ１〜ｃ４）５４−１〜４
での４ビット以上の誤りは，結果的に誤り有りと判定さ
れる。

【００１２】さらに，Ａｄｄ（ｄ１，ｄ２）５５−１，
２での１ビット誤りは，Ａｄｄ（ｆ１）５７に入力さ
れ，Ａｄｄ（ｅ１，ｅ２）５６−１，２からの２ビット
誤りと加算されることにより，２ビット誤り・４ビット
誤り・６ビット誤りを判定する。

【００１３】また，Ａｄｄ（ｅ１，ｅ２）５６−１，２
での２ビット誤りは，Ａｄｄ（ｇ１）５８に入力され，
４ビット以上を誤り有りを判定する。

【００１４】また，Ａｄｄ（ｅ１，ｅ２）５６−１，２
での４ビット以上の誤りは，誤り有りを判定する。この
ように，Ａｄｄｅｒによって誤り数を加算処理し，１６
ビットの符号の中でどのビットが誤ったとしても３ビッ
トまでの誤りは，誤り無しと判定し，４ビット以上の誤
りは，判定の結果として誤り有りとして出力する。尚，
符号５９，６０は４入力１出力論理和演算回路（４−１
ＯＲゲート）である。

【００１５】

【発明が解決しようとする課題】従来，ｎビット誤り訂
正回路では，Ａｄｄｅｒによる加算回路により３重誤り
訂正回路を構成する場合，一般的なメディウム・スケー
ル・インテグレーション集積回路（ＭＳＩ ＩＣ）で２
０ヶ以上必要となり，Ｇ／Ａ内等に取り込む場合には問
題ないが，ＭＳＩ ＩＣで実現する場合，パッケージの
実装面積に大きなインパクトを与えるという欠点を有し
た。

【００１６】そこで，本発明の第１の技術的課題は，一
般的なＭＳＩ ＩＣを用いたｎビットの誤りを訂正する
誤り訂正回路を提供することにある。

【００１７】また，本発明の第２の技術的課題は，前記
誤り訂正回路において，実装面積の小さい誤り訂正回路
を提供することにある。

【００１８】

【課題を解決するための手段】本発明によれば，親装置
に複数の子装置が接続されている通信装置の子装置に対
して制御信号等を送信するために用いられる誤り訂正回
路において，前記子装置に送信されるデータライン中の
各子装置毎に，予め決められたｍビットからなる符号の
受信データを入力とし，前記入力ｍビット受信データが
何ビット誤ったかを判定し出力するビット誤り判定手段
と，前記ビット誤り判定手段が判定した結果を入力し，
訂正能力以上の誤りを検出したか否かを判定する組み合
わせ手段とを備えて構成されることを特徴とする誤り訂
正回路が得られる。

【００１９】また，本発明によれば，前記誤り訂正回路
において，前記ビット誤り判定手段は複数のＲＯＭから
なることを特徴とする誤り訂正回路が得られる。

【００２０】さらに，本発明によれば，前記いずれかの
誤り訂正回路において，前記組み合わせ手段は，前記判
定手段からの判定結果の論理積演算を行う複数のアンド
ゲートと，前記複数のアンドゲートからの出力の論理和
演算を行うオアゲートとを備えていることを特徴とする
誤り訂正回路が得られる。

【００２１】

【発明の実施の形態】以下，本発明の実施の形態につい
て図面を参照して説明する。

【００２２】図１は本発明の実施の形態によるＲＯＭを
用いたｎビット誤り訂正回路の構成を示すブロック図で
ある。図１に示すように，ｎビット誤り訂正回路は，受
信データを８ビットずつ入力して判定信号ａ〜ｄを夫々
出力するｎ個のリードオンリィメモリ（ＲＯＭ１−ｎ）
１−１〜ｎと，これらの判定回路からの結果ｅを組み合
わせる組み合わせ手段として組み合わせ回路２とを備え
ている。

【００２３】また，図２は図１のｎビット誤り訂正回路
の更に具体的な構成を示すブロック図であり，ＲＯＭ
１，２を用いた３ビット誤り訂正回路を示している。図
２において，１６ビットの受信データに対し８ビット毎
に分けた受信データ（ＲＯＭ１には，Ａ〜Ｈ，ＲＯＭ２
には，Ｉ−Ｐ）を２つのＲＯＭ（ＲＯＭ１，ＲＯＭ２）
にそれぞれ入力する。各ＲＯＭ１，２では，予め受信す
べきデータが分かっている為，８ビット中何ビット誤っ
ていたかを判定することにより誤りの場合，“Ｈ”を出
力する。

【００２４】この２つのＲＯＭ１，２の出力は，出力信
号ａ〜ｄの各４種類で，８ビットの受信データに対して
以下の出力を判定している。

【００２５】まず，出力信号ａは８ビットの受信データ
の内，４ビット以上誤っている場合，“Ｈ”を出力す
る。また，出力信号ｂは，８ビットの受信データの内，
３ビット誤っている場合，“Ｈ”を出力する。また，出
力信号ｃは，８ビットの受信データの内，２ビット誤っ
ている場合，“Ｈ”を出力する。さらに，出力信号ｄ
は，８ビットの受信データの内，１ビット誤っている場
合には，“Ｈ”を出力する。

【００２６】組み合わせ回路２は，２入力１出力論理積
演算回路（２−１ＡＮＤゲート）３−１〜５と８入力１
出力論理和演算回路（８−１ＯＲゲート）４とを備えて
いる。

【００２７】２−１ＡＮＤゲート３−１は，ＲＯＭ１の
出力信号ｂとＲＯＭ２の出力信号ｄを入力とし，２つの
信号が共に“Ｈ”の場合，即ち，３＋１＝４ビットの誤
りがある場合に，“Ｈ”信号を出力する。

【００２８】また，２−１ＡＮＤゲート３−２は，ＲＯ
Ｍ１の出力信号ｃとＲＯＭ２の出力信号ｃとを入力と
し，２つの信号が共に“Ｈ”の場合，即ち，２＋２＝４
ビットの誤りがある場合に，“Ｈ”信号を出力する。

【００２９】また，２−１ＡＮＤゲート３−３は，ＲＯ
Ｍ１の出力信号ｄとＲＯＭ２の出力信号ｂとを入力と
し，２つの信号が共に“Ｈ”の場合，即ち，１＋３＝４
ビットの誤りがある場合に，“Ｈ”信号を出力する。

【００３０】また，２−１ＡＮＤゲート３−４は，ＲＯ
Ｍ１の出力信号ｂとＲＯＭ２の出力信号ｃとを入力と
し，２つの信号が共に“Ｈ”の場合，即ち，３＋２＝５
ビットの誤りがある場合に，“Ｈ”信号を出力する。

【００３１】また，２−１ＡＮＤゲート３−５は，ＲＯ
Ｍ１の出力信号ｃとＲＯＭ２の出力信号ｂとを入力と
し，２つの信号が共に“Ｈ”の場合，即ち，２＋３＝５
ビットの誤りがある場合に，“Ｈ”信号を出力する。

【００３２】さらに，２−１ＡＮＤゲート３−６は，Ｒ
ＯＭ１の出力信号ｂとＲＯＭ２の出力信号ｂとを入力と
し，２つの信号が共に“Ｈ”の場合，即ち，３＋３＝６
ビットの誤りがある場合に，“Ｈ”信号を出力する。

【００３３】また，ＲＯＭ１の出力信号ａ，ＲＯＭ２の
出力信号ａ，２−１ＡＮＤゲート３−１〜５の出力信号
は，８−１ＯＲゲート４に入力する。出力信号ａ〜ｄ
は，ＲＯＭ１とＲＯＭ２それぞれから出力されるため，
組み合わせて４ビット以上の誤りを判定する３重誤り訂
正回路にて出力している。

【００３４】

【発明の効果】以上，説明したように，本発明による誤
り訂正回路は，ＲＯＭを用いて誤りを検出しているた
め，実装面積の小さいｎビット誤りを検出することがで
きる誤り訂正回路を提供することが出来る。

【図面の簡単な説明】

【図１】本発明の実施の形態によるＲＯＭを用いたｎビ
ット誤り訂正回路の構成を示すブロック図である。

【図２】図１のｎビット誤り訂正回路の具体的構成を示
すブロック図であり，ＲＯＭを用いた３ビット誤り訂正
回路を示している。

【図３】従来のｎビット誤り訂正回路の一構成例を示す
ブロック図である。

【符号の説明】

１−１，１−２，…，１−ｎ リードオンリィメモリ
（ＲＯＭ１〜ｎ） ２ 組み合わせ回路 ３−１，３−２，３−３，３−４，３−５，３−６
２−１ＡＮＤゲート ４ ８−１ＯＲゲート ５１−１〜５１−１６ 排他的論理和演算回路（ＥＸ
ＯＲ） ５２−１〜５２−８ 加算回路（Ａｄｄ）（ａ１〜ａ
８） ５３−１〜５３−４ Ａｄｄ（ｂ１〜ｂ４） ５４−１〜５４−４ Ａｄｄ（ｃ１〜ｃ４） ５５−１，５５−２ Ａｄｄ（ｄ１，ｄ２） ５６−１，５６−２ Ａｄｄ（ｅ１，ｅ２） ５７ Ａｄｄ（ｆ１） ５８ Ａｄｄ（ｇ１） ５９，６０ ４−１ＯＲゲート Ａ〜Ｐ 入力受信データ ａ，ｂ，ｃ，ｄ 出力信号であり，ａは８ビットの受信
データの内，４ビット以上誤っている場合，“Ｈ”を出
力，ｂは８ビットの受信データの内，３ビット誤ってい
る場合“Ｈ”を出力，ｃは８ビットの受信データの内，
２ビット誤っている場合“Ｈ”を出力，ｄは８ビットの
受信データの内，１ビット誤っている場合“Ｈ”を出力
する。 ｅ ＲＯＭ１〜ｎの出力 Ｘ１０〜Ｘ１８ 入力受信データ Ｘｎ０〜Ｘｎ８ 入力受信データ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 親装置に複数の子装置が接続されている
   通信装置の子装置に対して制御信号等を送信するために
   用いられる誤り訂正回路において，前記子装置に送信さ
   れるデータライン中の各子装置毎に，予め決められたｍ
   ビットからなる符号の受信データを入力とし，前記入力
   ｍビット受信データが何ビット誤ったかを判定し出力す
   るビット誤り判定手段と，前記ビット誤り判定手段が判
   定した結果を入力し，訂正能力以上の誤りを検出したか
   否かを判定する組み合わせ手段とを備えて構成されるこ
   とを特徴とする誤り訂正回路。
2. 【請求項２】 請求項１記載の誤り訂正回路において，
   前記ビット誤り判定手段は，複数のＲＯＭからなること
   を特徴とする誤り訂正回路。
3. 【請求項３】 請求項１又は２記載の誤り訂正回路にお
   いて，前記組み合わせ手段は，前記判定手段からの判定
   結果の論理積演算を行う複数のアンドゲートと，前記複
   数のアンドゲートからの出力の論理和演算を行うオアゲ
   ートとを備えていることを特徴とする誤り訂正回路。