JPH1065165A - 絶縁ゲイト型半導体装置およびその作製方法 - Google Patents
絶縁ゲイト型半導体装置およびその作製方法Info
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- JPH1065165A JPH1065165A JP8241257A JP24125796A JPH1065165A JP H1065165 A JPH1065165 A JP H1065165A JP 8241257 A JP8241257 A JP 8241257A JP 24125796 A JP24125796 A JP 24125796A JP H1065165 A JPH1065165 A JP H1065165A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/113—Isolations within a component, i.e. internal isolations
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 高速動作特性と高耐圧特性を同時に実現する
絶縁ゲイト型半導体装置を提供する。 【解決手段】 チャネル形成領域１１１に対して人為的
かつ局部的にエネルギー的な障壁となりうる不純物領域
１１０を配置する。この不純物領域１１０がドリフト領
域１０２からチャネル形成領域１１１に向かって広がる
空乏層を抑止し、それに起因して発生する短チャネル効
果を防止する。その結果、動作速度を落とすことなく耐
圧の高い絶縁ゲイト型半導体装置を作製することが可能
となる。
絶縁ゲイト型半導体装置を提供する。 【解決手段】 チャネル形成領域１１１に対して人為的
かつ局部的にエネルギー的な障壁となりうる不純物領域
１１０を配置する。この不純物領域１１０がドリフト領
域１０２からチャネル形成領域１１１に向かって広がる
空乏層を抑止し、それに起因して発生する短チャネル効
果を防止する。その結果、動作速度を落とすことなく耐
圧の高い絶縁ゲイト型半導体装置を作製することが可能
となる。
Description
【０００１】
【発明が属する技術分野】本明細書で開示する発明は、
大電力制御用の絶縁ゲイト型半導体装置、特にパワーＭ
ＯＳデバイスとよばれる半導体装置およびその作製方法
に関する。代表的にはＭＯＳゲイト・デバイスであるパ
ワーＭＯＳ・ＦＥＴ（以後、単にパワーＭＯＳと略記す
る）やＩＧＢＴ（Insurated Gate Bipolar Transistor
）等が挙げられる。
大電力制御用の絶縁ゲイト型半導体装置、特にパワーＭ
ＯＳデバイスとよばれる半導体装置およびその作製方法
に関する。代表的にはＭＯＳゲイト・デバイスであるパ
ワーＭＯＳ・ＦＥＴ（以後、単にパワーＭＯＳと略記す
る）やＩＧＢＴ（Insurated Gate Bipolar Transistor
）等が挙げられる。
【０００２】
【従来の技術】近年、半導体素子は益々微細化の一途を
辿る傾向にあり、ディープサブミクロン領域の加工寸法
が要求される様になっている。しかし、ＭＯＳ・ＦＥＴ
においてチャネル形成領域がディープサブミクロン領域
の寸法になると短チャネル効果という現象が問題となる
ことが知られている。
辿る傾向にあり、ディープサブミクロン領域の加工寸法
が要求される様になっている。しかし、ＭＯＳ・ＦＥＴ
においてチャネル形成領域がディープサブミクロン領域
の寸法になると短チャネル効果という現象が問題となる
ことが知られている。
【０００３】短チャネル効果とは、ゲイト電極の線幅が
短くなる、即ちチャネル形成領域が短くなるにつれて、
チャネル形成領域の電荷がゲイト電圧だけでなく、ソー
ス／ドレイン領域の空乏層電荷や電界および電位分布の
影響を大きく受ける様になるために引き起こされる現象
である。そして、短チャネル効果によりしきい値電圧の
低下、サブスレッショルド特性の劣化、耐圧の劣化とい
った諸問題が発生することが知られている。
短くなる、即ちチャネル形成領域が短くなるにつれて、
チャネル形成領域の電荷がゲイト電圧だけでなく、ソー
ス／ドレイン領域の空乏層電荷や電界および電位分布の
影響を大きく受ける様になるために引き起こされる現象
である。そして、短チャネル効果によりしきい値電圧の
低下、サブスレッショルド特性の劣化、耐圧の劣化とい
った諸問題が発生することが知られている。
【０００４】この現象はチャネルを形成することで動作
するＭＯＳ構造のデバイス全般に共通する問題であり、
大電力制御用のパワーＭＯＳデバイスにおいても例外で
はない。パワーＭＯＳデバイスは大電流、大電圧を扱う
ので高耐圧を必要とする場合が多く、短チャネル効果に
よる耐圧の劣化は非常に大きな問題となる。
するＭＯＳ構造のデバイス全般に共通する問題であり、
大電力制御用のパワーＭＯＳデバイスにおいても例外で
はない。パワーＭＯＳデバイスは大電流、大電圧を扱う
ので高耐圧を必要とする場合が多く、短チャネル効果に
よる耐圧の劣化は非常に大きな問題となる。
【０００５】一般的にパワーＭＯＳデバイスとは電子機
器のスイッチング素子などとして用いられる半導体装置
（半導体素子）を指し、パワーＭＯＳ、ＩＧＢＴなどの
高速ＭＯＳ系パワー・デバイスなどが知られている。こ
れらは大電圧、大電流を扱うためにＩＣやＬＳＩとは構
造が異なる点に特徴がある。
器のスイッチング素子などとして用いられる半導体装置
（半導体素子）を指し、パワーＭＯＳ、ＩＧＢＴなどの
高速ＭＯＳ系パワー・デバイスなどが知られている。こ
れらは大電圧、大電流を扱うためにＩＣやＬＳＩとは構
造が異なる点に特徴がある。
【０００６】ここで、パワーＭＯＳの単一セルにおける
基本的な構造を図２に示す。なお、図中において＋や−
で表す記号は導電性の相対的な強弱を示す指針として用
いている。即ち、例えばＮ- よりもＮ+ の方が強いＮ型
を示すことを表している。
基本的な構造を図２に示す。なお、図中において＋や−
で表す記号は導電性の相対的な強弱を示す指針として用
いている。即ち、例えばＮ- よりもＮ+ の方が強いＮ型
を示すことを表している。
【０００７】図２において、Ｎ+ 型を有する半導体基板
２０１上にはエピタキシャル成長によりドリフト領域と
呼ばれる弱いＮ型（Ｎ- ）領域２０２が形成されてい
る。このＮ型を有する半導体基板２０１はそのままドレ
イン領域として機能する。
２０１上にはエピタキシャル成長によりドリフト領域と
呼ばれる弱いＮ型（Ｎ- ）領域２０２が形成されてい
る。このＮ型を有する半導体基板２０１はそのままドレ
イン領域として機能する。
【０００８】また、ドリフト領域２０２には強いＰ型
（Ｐ+ ）領域２０３が不純物拡散によって形成され、さ
らにその中にＮ+ 型を有するソース領域２０４が配置さ
れる。この強いＰ型領域２０３はゲイト電極直下の一部
がチャネル形成領域として機能する。そして、半導体表
面にはゲイト絶縁膜２０５を介してゲイト電極２０６が
配置された構造となる。
（Ｐ+ ）領域２０３が不純物拡散によって形成され、さ
らにその中にＮ+ 型を有するソース領域２０４が配置さ
れる。この強いＰ型領域２０３はゲイト電極直下の一部
がチャネル形成領域として機能する。そして、半導体表
面にはゲイト絶縁膜２０５を介してゲイト電極２０６が
配置された構造となる。
【０００９】この様なパワーＭＯＳ構造の場合、ゲイト
電極２０６に対して正の電圧を印加するとゲイト電極２
０６近傍のＰ型領域（チャネル形成領域）２０３にチャ
ネル領域２０７が形成されて矢印の方向に電流が流れる
（エンハンスメント型のＮチャネル型ＦＥＴの場合）。
電極２０６に対して正の電圧を印加するとゲイト電極２
０６近傍のＰ型領域（チャネル形成領域）２０３にチャ
ネル領域２０７が形成されて矢印の方向に電流が流れる
（エンハンスメント型のＮチャネル型ＦＥＴの場合）。
【００１０】この様に、ＩＣやＬＳＩに用いられるＭＯ
Ｓ・ＩＣでは半導体基板の表面近傍において横方向に電
流が流れる構成であるのに対し、図２に示すパワーＭＯ
Ｓにおいては半導体基板を挟んでソース／ドレイン領域
が配置されて縦方向に電流が流れる点に特徴がある。
Ｓ・ＩＣでは半導体基板の表面近傍において横方向に電
流が流れる構成であるのに対し、図２に示すパワーＭＯ
Ｓにおいては半導体基板を挟んでソース／ドレイン領域
が配置されて縦方向に電流が流れる点に特徴がある。
【００１１】この様にパワーＭＯＳで縦方向に電流が流
れる様な構造とする理由はオン抵抗（ドレイン電流が流
れる全ての領域の抵抗値）を小さくして電流密度を上げ
るためであり、大電流を扱い、高速動作を主旨とするパ
ワーＭＯＳには重要な構成の一つである。
れる様な構造とする理由はオン抵抗（ドレイン電流が流
れる全ての領域の抵抗値）を小さくして電流密度を上げ
るためであり、大電流を扱い、高速動作を主旨とするパ
ワーＭＯＳには重要な構成の一つである。
【００１２】従って、高速動作特性を要求される場合は
ドリフト領域の比抵抗は小さいことが望ましく、逆に高
耐圧特性を要求される場合はドリフト領域比抵抗を大き
くして耐圧を向上させる工夫が成されていた。
ドリフト領域の比抵抗は小さいことが望ましく、逆に高
耐圧特性を要求される場合はドリフト領域比抵抗を大き
くして耐圧を向上させる工夫が成されていた。
【００１３】しかしながら、高速動作特性を要求される
場合、ドリフト領域の比抵抗を小さくすると短チャネル
効果による耐圧の劣化が発生した時に耐圧限界を超えて
素子が破壊されるといった問題が起こり得る。
場合、ドリフト領域の比抵抗を小さくすると短チャネル
効果による耐圧の劣化が発生した時に耐圧限界を超えて
素子が破壊されるといった問題が起こり得る。
【００１４】ここで、パワーＭＯＳに短チャネル効果が
生じた場合の様子を簡略化して図３に示す。なお、図３
は図２のチャネル領域２０７の周辺を拡大した図を表し
ている。
生じた場合の様子を簡略化して図３に示す。なお、図３
は図２のチャネル領域２０７の周辺を拡大した図を表し
ている。
【００１５】図３において、３０１は弱いＮ型（Ｎ- ）
で形成されるドリフト領域、３０２は強いＰ型（Ｐ+ ）
で形成されるチャネル形成領域、３０３は強いＮ型（Ｎ
+ ）で形成されるソース領域、３０４はチャネル領域、
３０５はゲイト電極である。また、３０６で示される点
線はドレイン電圧が小さい時に形成される空乏層を表し
ている。
で形成されるドリフト領域、３０２は強いＰ型（Ｐ+ ）
で形成されるチャネル形成領域、３０３は強いＮ型（Ｎ
+ ）で形成されるソース領域、３０４はチャネル領域、
３０５はゲイト電極である。また、３０６で示される点
線はドレイン電圧が小さい時に形成される空乏層を表し
ている。
【００１６】通常、チャネル領域３０４を流れる電流は
ゲイト電圧のみで制御される。この場合、３０６で示さ
れる様に、チャネル領域３０４近傍の空乏層はチャネル
に概略平行となり、均一な電界が形成される。
ゲイト電圧のみで制御される。この場合、３０６で示さ
れる様に、チャネル領域３０４近傍の空乏層はチャネル
に概略平行となり、均一な電界が形成される。
【００１７】しかし、ドレイン電圧が高くなると、ドリ
フト領域３０１近傍の空乏層がチャネル領域３０４、ソ
ース領域３０３の方へと広がり、３０７で示される実線
で表される様に、ドレイン空乏層の電荷や電界がソース
領域３０３、チャネル領域３０４近傍の空乏層へと影響
を及ぼす様になる。即ち、オン電流が複雑な電界分布に
より変化し、ゲイト電圧のみで制御することが困難な状
況となるのである。
フト領域３０１近傍の空乏層がチャネル領域３０４、ソ
ース領域３０３の方へと広がり、３０７で示される実線
で表される様に、ドレイン空乏層の電荷や電界がソース
領域３０３、チャネル領域３０４近傍の空乏層へと影響
を及ぼす様になる。即ち、オン電流が複雑な電界分布に
より変化し、ゲイト電圧のみで制御することが困難な状
況となるのである。
【００１８】ここで、短チャネル効果が生じる場合にお
けるチャネル形成領域周辺のエネルギー状態を図４を用
いて説明する。図４において実線で示す状態図はドレイ
ン電圧が０Ｖの時のソース領域４０１、Ｐ型領域（チャ
ネル形成領域）４０２、ドリフト領域４０３近傍のエネ
ルギーバンド図である。
けるチャネル形成領域周辺のエネルギー状態を図４を用
いて説明する。図４において実線で示す状態図はドレイ
ン電圧が０Ｖの時のソース領域４０１、Ｐ型領域（チャ
ネル形成領域）４０２、ドリフト領域４０３近傍のエネ
ルギーバンド図である。
【００１９】この状態において十分大きいドレイン電圧
Ｖｄが印加されると、図４において点線で示す様な状態
へと変化する。即ち、ドレイン電圧Ｖｄにより形成され
たドリフト領域の空乏層電荷や電界が、ソースおよびチ
ャネル形成領域４０１、４０２の空乏層電荷に影響を与
え、エネルギー（電位）状態はソース領域４０１からド
リフト領域４０３にかけて連続的に変化する様になる。
Ｖｄが印加されると、図４において点線で示す様な状態
へと変化する。即ち、ドレイン電圧Ｖｄにより形成され
たドリフト領域の空乏層電荷や電界が、ソースおよびチ
ャネル形成領域４０１、４０２の空乏層電荷に影響を与
え、エネルギー（電位）状態はソース領域４０１からド
リフト領域４０３にかけて連続的に変化する様になる。
【００２０】そして、このような短チャネル効果が半導
体素子に与える影響として、しきい値電圧（Ｖth）の低
下やパンチスルー現象が生じる。また、パンチスルー現
象によってドレイン電流に対するゲイト電圧の影響が低
下するとサブスレッショルド特性が悪くなる。
体素子に与える影響として、しきい値電圧（Ｖth）の低
下やパンチスルー現象が生じる。また、パンチスルー現
象によってドレイン電流に対するゲイト電圧の影響が低
下するとサブスレッショルド特性が悪くなる。
【００２１】まず、しきい値電圧の低下はＮチャネル型
ＦＥＴに対してもＰチャネル型ＦＥＴに対しても同様に
見られる現象である。また、この低下の度合いはドレイ
ン電圧に依存するばかりでなく、基板不純物濃度、ソー
ス／ドレイン拡散層深さ、ゲイト酸化膜厚、基板バイア
ス等の様々なパラメータに依存する。
ＦＥＴに対してもＰチャネル型ＦＥＴに対しても同様に
見られる現象である。また、この低下の度合いはドレイ
ン電圧に依存するばかりでなく、基板不純物濃度、ソー
ス／ドレイン拡散層深さ、ゲイト酸化膜厚、基板バイア
ス等の様々なパラメータに依存する。
【００２２】しきい値電圧の低下は消費電力を小さくす
るといった意味では望ましいことであるが、一般的には
集積回路の駆動電圧が小さくなることで周波数特性が高
くならないといったデメリットが問題となってしまう。
るといった意味では望ましいことであるが、一般的には
集積回路の駆動電圧が小さくなることで周波数特性が高
くならないといったデメリットが問題となってしまう。
【００２３】そのため、これまではしきい値電圧を制御
するための手段としてはチャネル形成領域全体に、均一
に一導電性を付与する不純物元素を添加して、その添加
量でもってしきい値電圧を制御するのが一般的であっ
た。しかし、この方法でもやはり短チャネル効果自体を
防ぐことはできず、パンチスルー現象などが発生してし
まっていた。また、添加した不純物がキャリアを散乱さ
せるのでキャリアの移動度を低下させる要因ともなって
いた。
するための手段としてはチャネル形成領域全体に、均一
に一導電性を付与する不純物元素を添加して、その添加
量でもってしきい値電圧を制御するのが一般的であっ
た。しかし、この方法でもやはり短チャネル効果自体を
防ぐことはできず、パンチスルー現象などが発生してし
まっていた。また、添加した不純物がキャリアを散乱さ
せるのでキャリアの移動度を低下させる要因ともなって
いた。
【００２４】また、パンチスルー現象に伴うサブスレッ
ショルド特性の劣化とはサブスレッショルド係数（Ｓ
値）が大きくなる、即ちＦＥＴのスイッチング特性が劣
化することを意味している。ここでサブスレッショルド
特性に及ぼす短チャネル効果の影響を図５に示す。
ショルド特性の劣化とはサブスレッショルド係数（Ｓ
値）が大きくなる、即ちＦＥＴのスイッチング特性が劣
化することを意味している。ここでサブスレッショルド
特性に及ぼす短チャネル効果の影響を図５に示す。
【００２５】図５は横軸にゲイト電圧Ｖｇ、縦軸にドレ
イン電流Ｉｄの対数をとったグラフであり、５０１の領
域における傾き（サブスレッショルド特性）の逆数がＳ
値である。この図５ではチャネル長を徐々に短くした時
の特性の変化を比較しており、矢印の方向に向かってチ
ャネル長は短くなっている。
イン電流Ｉｄの対数をとったグラフであり、５０１の領
域における傾き（サブスレッショルド特性）の逆数がＳ
値である。この図５ではチャネル長を徐々に短くした時
の特性の変化を比較しており、矢印の方向に向かってチ
ャネル長は短くなっている。
【００２６】その結果、チャネル長が短くなるに従って
特性の傾きが小さくなる、即ちＳ値が大きくなる傾向に
あることが確認できる。このことは、チャネル長が短く
なるに従って半導体素子のスイッチング特性が劣化する
ことを意味する。
特性の傾きが小さくなる、即ちＳ値が大きくなる傾向に
あることが確認できる。このことは、チャネル長が短く
なるに従って半導体素子のスイッチング特性が劣化する
ことを意味する。
【００２７】
【発明が解決しようとする課題】以上の様に、短チャネ
ル効果という現象はパワーＭＯＳデバイスにおいても大
きな問題であり、今後の微細化に向けて解決すべき問題
である。
ル効果という現象はパワーＭＯＳデバイスにおいても大
きな問題であり、今後の微細化に向けて解決すべき問題
である。
【００２８】特に、パワーＭＯＳデバイスでは高速動作
特性と高耐圧特性がトレードオフの関係にあり、高速動
作特性に重きを置いた場合には短チャネル効果による耐
圧の劣化が素子破壊の問題として顕在化する。
特性と高耐圧特性がトレードオフの関係にあり、高速動
作特性に重きを置いた場合には短チャネル効果による耐
圧の劣化が素子破壊の問題として顕在化する。
【００２９】そこで本明細書で開示する発明は、上記問
題点を解決して、高速動作特性と高耐圧特性の両特性を
同時に実現する絶縁ゲイト型半導体装置、特にパワーＭ
ＯＳデバイスおよびその作製方法を提供することを課題
とする。
題点を解決して、高速動作特性と高耐圧特性の両特性を
同時に実現する絶縁ゲイト型半導体装置、特にパワーＭ
ＯＳデバイスおよびその作製方法を提供することを課題
とする。
【００３０】
【課題を解決するための手段】本明細書で開示する発明
の構成は、結晶半導体を利用して形成されたソース領
域、ドレイン領域、ドリフト領域およびチャネル形成領
域と、前記チャネル形成領域上に形成されたゲイト絶縁
膜およびゲイト電極と、を少なくとも有する絶縁ゲイト
型半導体装置であって、前記チャネル形成領域はキャリ
アが移動する領域と、前記ドリフト領域より前記チャネ
ル形成領域およびソース領域に向かって広がる空乏層を
ピニングするために人為的かつ局部的に形成された不純
物領域と、を有することを特徴とする。
の構成は、結晶半導体を利用して形成されたソース領
域、ドレイン領域、ドリフト領域およびチャネル形成領
域と、前記チャネル形成領域上に形成されたゲイト絶縁
膜およびゲイト電極と、を少なくとも有する絶縁ゲイト
型半導体装置であって、前記チャネル形成領域はキャリ
アが移動する領域と、前記ドリフト領域より前記チャネ
ル形成領域およびソース領域に向かって広がる空乏層を
ピニングするために人為的かつ局部的に形成された不純
物領域と、を有することを特徴とする。
【００３１】また、他の発明の構成は、結晶半導体を利
用して形成されたソース領域、ドレイン領域、ドリフト
領域およびチャネル形成領域と、前記チャネル形成領域
上に形成されたゲイト絶縁膜およびゲイト電極と、を少
なくとも有する絶縁ゲイト型半導体装置であって、前記
チャネル形成領域はキャリアが移動する領域と、不純物
元素の添加により所定のしきい値電圧に制御するために
人為的かつ局部的に形成された不純物領域と、を有する
ことを特徴とする。
用して形成されたソース領域、ドレイン領域、ドリフト
領域およびチャネル形成領域と、前記チャネル形成領域
上に形成されたゲイト絶縁膜およびゲイト電極と、を少
なくとも有する絶縁ゲイト型半導体装置であって、前記
チャネル形成領域はキャリアが移動する領域と、不純物
元素の添加により所定のしきい値電圧に制御するために
人為的かつ局部的に形成された不純物領域と、を有する
ことを特徴とする。
【００３２】なお、本明細書において、結晶半導体とは
現在のＩＣ、ＬＳＩレベルで一般的に用いられている水
準の単結晶シリコンを代表的な例としているが、さらに
高水準の単結晶シリコン（究極的には宇宙空間で作製さ
れた様な理想状態の単結晶シリコン）もその範疇に含ま
れる。
現在のＩＣ、ＬＳＩレベルで一般的に用いられている水
準の単結晶シリコンを代表的な例としているが、さらに
高水準の単結晶シリコン（究極的には宇宙空間で作製さ
れた様な理想状態の単結晶シリコン）もその範疇に含ま
れる。
【００３３】本発明の主旨は、チャネル形成領域に人為
的かつ局部的に形成した不純物領域によりドリフト領域
からチャネル形成領域に向かって広がる空乏層を効果的
に抑制し、短チャネル効果によって引き起こされるパン
チスルー現象、サブスレッショルド特性の劣化、耐圧の
劣化などの諸問題を防止することにある。
的かつ局部的に形成した不純物領域によりドリフト領域
からチャネル形成領域に向かって広がる空乏層を効果的
に抑制し、短チャネル効果によって引き起こされるパン
チスルー現象、サブスレッショルド特性の劣化、耐圧の
劣化などの諸問題を防止することにある。
【００３４】本出願人はあたかもチャネル形成領域に不
純物領域のピンを形成することに似ていることから、本
発明によるデバイスをピニング型パワーＭＯＳデバイス
と呼んでいる。なお、本明細書中において「ピニング」
とは「抑止」を意味しており、「ピニングする」とは
「抑止する」という意味で用いている。
純物領域のピンを形成することに似ていることから、本
発明によるデバイスをピニング型パワーＭＯＳデバイス
と呼んでいる。なお、本明細書中において「ピニング」
とは「抑止」を意味しており、「ピニングする」とは
「抑止する」という意味で用いている。
【００３５】即ち、チャネル形成領域に対して局部的に
不純物領域を形成し、その領域をエネルギー的な障壁と
して利用するものである。そして、不純物領域をエネル
ギー的な障壁として利用することでドリフト領域側の空
乏層がチャネル形成領域側へ広がるのをエネルギー的に
抑止し、それによってチャネル形成領域に形成される電
界がゲイト電圧のみによって制御される様にする。
不純物領域を形成し、その領域をエネルギー的な障壁と
して利用するものである。そして、不純物領域をエネル
ギー的な障壁として利用することでドリフト領域側の空
乏層がチャネル形成領域側へ広がるのをエネルギー的に
抑止し、それによってチャネル形成領域に形成される電
界がゲイト電圧のみによって制御される様にする。
【００３６】本発明は上記構成をなすために不純物領域
を形成する不純物元素としてエネルギーバンド幅（Ｅ
ｇ）を広げる不純物元素を用いている。その様な不純物
元素としては炭素（Ｃ）、窒素（Ｎ）、酸素（Ｏ）から
選ばれた一種または複数種類の元素が挙げられる。
を形成する不純物元素としてエネルギーバンド幅（Ｅ
ｇ）を広げる不純物元素を用いている。その様な不純物
元素としては炭素（Ｃ）、窒素（Ｎ）、酸素（Ｏ）から
選ばれた一種または複数種類の元素が挙げられる。
【００３７】この場合、添加された不純物はチャネル形
成領域に局部的にエネルギーバンド幅の大きいエネルギ
ー障壁を形成する。本発明の様に炭素、窒素、酸素を用
いた場合には、図６（Ａ）で示す状態であったエネルギ
ーバンドを図６（Ｂ）で示す状態とし、エネルギーバン
ド幅（Ｅｇ）を広げることで障壁ΔＥがさらに大きな障
壁ΔＥ’となる。例えば、酸素を添加した場合には SiO
x で示される様な構造の絶縁性の高抵抗領域となり電気
的にも障壁となる。
成領域に局部的にエネルギーバンド幅の大きいエネルギ
ー障壁を形成する。本発明の様に炭素、窒素、酸素を用
いた場合には、図６（Ａ）で示す状態であったエネルギ
ーバンドを図６（Ｂ）で示す状態とし、エネルギーバン
ド幅（Ｅｇ）を広げることで障壁ΔＥがさらに大きな障
壁ΔＥ’となる。例えば、酸素を添加した場合には SiO
x で示される様な構造の絶縁性の高抵抗領域となり電気
的にも障壁となる。
【００３８】また、上記不純物元素以外にエネルギーバ
ンド幅をシフトさせる不純物元素を用いることもでき
る。その様な不純物元素としては１３族の元素（代表的
にはボロン）や１５族の元素（代表的にはリンまたは砒
素）が挙げられる。本発明ではＮチャネル型パワーＭＯ
Ｓを作製する場合には１３族元素を用い、Ｐチャネル型
パワーＭＯＳを作製する場合には１５族元素を用いる。
ンド幅をシフトさせる不純物元素を用いることもでき
る。その様な不純物元素としては１３族の元素（代表的
にはボロン）や１５族の元素（代表的にはリンまたは砒
素）が挙げられる。本発明ではＮチャネル型パワーＭＯ
Ｓを作製する場合には１３族元素を用い、Ｐチャネル型
パワーＭＯＳを作製する場合には１５族元素を用いる。
【００３９】ただし、どちらを用いる場合もチャネル形
成領域と不純物領域は同一導電型となるので、不純物領
域の方の濃度を高くしておくことが望ましい。また、チ
ャネル形成領域が実質的に真性である場合には、不純物
領域の濃度を低くすることができる。
成領域と不純物領域は同一導電型となるので、不純物領
域の方の濃度を高くしておくことが望ましい。また、チ
ャネル形成領域が実質的に真性である場合には、不純物
領域の濃度を低くすることができる。
【００４０】この場合、添加された不純物はチャネル形
成領域において局部的にエネルギーバンドをシフトさせ
る。例えば、Ｎチャネル型パワーＭＯＳに対してボロン
を添加した場合には、図７（Ａ）で示す状態であったエ
ネルギーバンドを図７（Ｂ）で示す状態とし、フェルミ
レベル（Ｅｆ）をシフトさせることで障壁ΔＥがさらに
大きな障壁ΔＥ’となる。勿論この場合、フェルミレベ
ルをシフトさせることは結果的にチャネル形成領域のエ
ネルギーバンドをシフトさせることに他ならない。
成領域において局部的にエネルギーバンドをシフトさせ
る。例えば、Ｎチャネル型パワーＭＯＳに対してボロン
を添加した場合には、図７（Ａ）で示す状態であったエ
ネルギーバンドを図７（Ｂ）で示す状態とし、フェルミ
レベル（Ｅｆ）をシフトさせることで障壁ΔＥがさらに
大きな障壁ΔＥ’となる。勿論この場合、フェルミレベ
ルをシフトさせることは結果的にチャネル形成領域のエ
ネルギーバンドをシフトさせることに他ならない。
【００４１】また、この領域はチャネル領域とは逆の導
電性を有し、抵抗値は低いもののエネルギー的には十分
障壁となる。同様にＰチャネル型パワーＭＯＳに対して
リンまたは砒素を添加した場合にも逆導電性領域が形成
されてエネルギー障壁として活用することができる。
電性を有し、抵抗値は低いもののエネルギー的には十分
障壁となる。同様にＰチャネル型パワーＭＯＳに対して
リンまたは砒素を添加した場合にも逆導電性領域が形成
されてエネルギー障壁として活用することができる。
【００４２】また、他の発明の構成は、結晶半導体を利
用して形成されたソース領域、ドレイン領域、ドリフト
領域およびチャネル形成領域と、前記チャネル形成領域
上に形成されたゲイト絶縁膜およびゲイト電極と、を少
なくとも有する絶縁ゲイト型半導体装置であって、前記
チャネル形成領域はキャリアが移動する領域と、前記ド
リフト領域より前記チャネル形成領域およびソース領域
に向かって広がる空乏層をピニングし、かつ、該不純物
領域によりキャリアの移動経路を規定するために人為的
かつ局部的に形成された不純物領域と、を有することを
特徴とする。
用して形成されたソース領域、ドレイン領域、ドリフト
領域およびチャネル形成領域と、前記チャネル形成領域
上に形成されたゲイト絶縁膜およびゲイト電極と、を少
なくとも有する絶縁ゲイト型半導体装置であって、前記
チャネル形成領域はキャリアが移動する領域と、前記ド
リフト領域より前記チャネル形成領域およびソース領域
に向かって広がる空乏層をピニングし、かつ、該不純物
領域によりキャリアの移動経路を規定するために人為的
かつ局部的に形成された不純物領域と、を有することを
特徴とする。
【００４３】また、他の発明の構成は、結晶半導体を利
用して形成されたソース領域、ドレイン領域、ドリフト
領域およびチャネル形成領域と、前記チャネル形成領域
上に形成されたゲイト絶縁膜およびゲイト電極と、を少
なくとも有する絶縁ゲイト型半導体装置であって、前記
チャネル形成領域はキャリアが移動する領域と、不純物
元素の添加により所定のしきい値電圧に制御し、かつ、
キャリアの移動経路を規定するために人為的かつ局部的
に形成された不純物領域と、を有することを特徴とす
る。
用して形成されたソース領域、ドレイン領域、ドリフト
領域およびチャネル形成領域と、前記チャネル形成領域
上に形成されたゲイト絶縁膜およびゲイト電極と、を少
なくとも有する絶縁ゲイト型半導体装置であって、前記
チャネル形成領域はキャリアが移動する領域と、不純物
元素の添加により所定のしきい値電圧に制御し、かつ、
キャリアの移動経路を規定するために人為的かつ局部的
に形成された不純物領域と、を有することを特徴とす
る。
【００４４】不純物領域はチャネル形成領域内において
ドットパターン状に設けることもできるし、線状パター
ン形状に設けることも可能である。特に、不純物領域を
チャネル方向（キャリアが移動する方向）と概略平行な
線状パターン形状に設けた場合、不純物領域が側壁とな
ってキャリアが移動するレールの様な機能を果たす。そ
の結果キャリアの移動経路を規定するため、キャリア同
士の衝突による散乱確率が低減されて移動度が向上する
といった利点が生まれる。
ドットパターン状に設けることもできるし、線状パター
ン形状に設けることも可能である。特に、不純物領域を
チャネル方向（キャリアが移動する方向）と概略平行な
線状パターン形状に設けた場合、不純物領域が側壁とな
ってキャリアが移動するレールの様な機能を果たす。そ
の結果キャリアの移動経路を規定するため、キャリア同
士の衝突による散乱確率が低減されて移動度が向上する
といった利点が生まれる。
【００４５】以上の様に、チャネル形成領域に人為的か
つ局部的に不純物領域を形成することで、キャリアが移
動する領域と、ドリフト領域からチャネル形成領域へ広
がる空乏層をピニングするための不純物領域とを同一チ
ャネル形成領域内に配置することで短チャネル効果によ
る諸特性の劣化を防止することができる。
つ局部的に不純物領域を形成することで、キャリアが移
動する領域と、ドリフト領域からチャネル形成領域へ広
がる空乏層をピニングするための不純物領域とを同一チ
ャネル形成領域内に配置することで短チャネル効果によ
る諸特性の劣化を防止することができる。
【００４６】また、チャネル長の微細化に伴う短チャネ
ル効果に起因する代表的現象であるしきい値電圧の低下
を、不純物領域間に人為的に狭チャネル効果を生じさせ
ることで緩和してやることも本発明の重要な構成の一つ
である。
ル効果に起因する代表的現象であるしきい値電圧の低下
を、不純物領域間に人為的に狭チャネル効果を生じさせ
ることで緩和してやることも本発明の重要な構成の一つ
である。
【００４７】狭チャネル効果とは、チャネル形成領域が
狭くなることでしきい値電圧の増加などの症状が現れる
現象であり、ＭＯＳ・ＩＣで問題となることが多い。本
発明はこの現象を利用して意図的に狭チャネル効果を引
き起こしてしきい値電圧を制御し、短チャネル効果に伴
うしきい値電圧の低下を相殺する効果もある。
狭くなることでしきい値電圧の増加などの症状が現れる
現象であり、ＭＯＳ・ＩＣで問題となることが多い。本
発明はこの現象を利用して意図的に狭チャネル効果を引
き起こしてしきい値電圧を制御し、短チャネル効果に伴
うしきい値電圧の低下を相殺する効果もある。
【００４８】また、他の発明の構成は、結晶半導体を利
用してソース領域、ドレイン領域ドリフト領域およびチ
ャネル形成領域とを形成する工程と、前記チャネル形成
領域において人為的かつ局部的に不純物領域を形成する
工程と、前記チャネル形成領域上にゲイト絶縁膜および
ゲイト電極とを形成する工程と、を少なくとも有する絶
縁ゲイト型半導体装置の作製方法において、前記チャネ
ル形成領域はキャリアが移動する領域と前記不純物領域
とで構成され、前記不純物領域にはエネルギーバンド幅
（Ｅｇ）を広げる不純物元素が人為的かつ局部的に添加
されていることを特徴とする。
用してソース領域、ドレイン領域ドリフト領域およびチ
ャネル形成領域とを形成する工程と、前記チャネル形成
領域において人為的かつ局部的に不純物領域を形成する
工程と、前記チャネル形成領域上にゲイト絶縁膜および
ゲイト電極とを形成する工程と、を少なくとも有する絶
縁ゲイト型半導体装置の作製方法において、前記チャネ
ル形成領域はキャリアが移動する領域と前記不純物領域
とで構成され、前記不純物領域にはエネルギーバンド幅
（Ｅｇ）を広げる不純物元素が人為的かつ局部的に添加
されていることを特徴とする。
【００４９】また、他の発明の構成は、結晶半導体を利
用してソース領域、ドレイン領域ドリフト領域およびチ
ャネル形成領域とを形成する工程と、前記チャネル形成
領域において人為的かつ局部的に不純物領域を形成する
工程と、前記チャネル形成領域上にゲイト絶縁膜および
ゲイト電極とを形成する工程と、を少なくとも有する絶
縁ゲイト型半導体装置の作製方法において、前記チャネ
ル形成領域はキャリアが移動する領域と前記不純物領域
とで構成され、前記不純物領域にはエネルギーバンド幅
（Ｅｇ）をシフトさせる不純物元素が人為的かつ局部的
に添加されていることを特徴とする。
用してソース領域、ドレイン領域ドリフト領域およびチ
ャネル形成領域とを形成する工程と、前記チャネル形成
領域において人為的かつ局部的に不純物領域を形成する
工程と、前記チャネル形成領域上にゲイト絶縁膜および
ゲイト電極とを形成する工程と、を少なくとも有する絶
縁ゲイト型半導体装置の作製方法において、前記チャネ
ル形成領域はキャリアが移動する領域と前記不純物領域
とで構成され、前記不純物領域にはエネルギーバンド幅
（Ｅｇ）をシフトさせる不純物元素が人為的かつ局部的
に添加されていることを特徴とする。
【００５０】以上の構成でなる本発明について、以下に
記載する実施例でもって詳細な説明を行うこととする。
記載する実施例でもって詳細な説明を行うこととする。
【００５１】
〔実施例１〕図１に示すのは本発明を利用したパワーＭ
ＯＳ・ＦＥＴの構造を示す一実施例図である。図１
（Ａ）はパワーＭＯＳの上面図であり、本実施例には単
一セル２個を記載するのみであるが通常はワンチップ上
に数百〜数万個のセルが配置されてパワーＭＯＳを構成
している。
ＯＳ・ＦＥＴの構造を示す一実施例図である。図１
（Ａ）はパワーＭＯＳの上面図であり、本実施例には単
一セル２個を記載するのみであるが通常はワンチップ上
に数百〜数万個のセルが配置されてパワーＭＯＳを構成
している。
【００５２】そして、図１（Ｂ）は図１（Ａ）をＡ−
Ａ’の破線で分断した時の分断面を示している。なお、
図１（Ａ）の右側のセルはその断面に不純物領域が見え
る様に切ってあり、左側のセルはその断面に不純物領域
が見えない様に切ってある。また、図１（Ｃ）は図１
（Ａ）において１００で示される円内の拡大図である。
Ａ’の破線で分断した時の分断面を示している。なお、
図１（Ａ）の右側のセルはその断面に不純物領域が見え
る様に切ってあり、左側のセルはその断面に不純物領域
が見えない様に切ってある。また、図１（Ｃ）は図１
（Ａ）において１００で示される円内の拡大図である。
【００５３】図１（Ｂ）において、１０１はドレイン領
域となる半導体基板であり、本実施例ではＮチャネル型
ＦＥＴを例にするためＮ+ 型のシリコン基板とする。１
０２はエピタキシャル成長させたＮ- 型のシリコン層で
あり、ドリフト領域とて機能する。１０３はチャネル形
成領域となるＰ+ 型の導電性領域で不純物拡散により形
成する。そして、１０４はソース領域となるＮ+ 型の導
電性領域である。
域となる半導体基板であり、本実施例ではＮチャネル型
ＦＥＴを例にするためＮ+ 型のシリコン基板とする。１
０２はエピタキシャル成長させたＮ- 型のシリコン層で
あり、ドリフト領域とて機能する。１０３はチャネル形
成領域となるＰ+ 型の導電性領域で不純物拡散により形
成する。そして、１０４はソース領域となるＮ+ 型の導
電性領域である。
【００５４】なお、チャネル形成領域１０３はＮ- 型の
シリコン層をＰ型を付与する不純物元素（例えばボロ
ン）で反転させて形成するが、不純物元素の濃度を調節
してちょうどＮ型の導電性を相殺する様にすれば実質的
に真性なチャネル形成領域とすることも可能である。
シリコン層をＰ型を付与する不純物元素（例えばボロ
ン）で反転させて形成するが、不純物元素の濃度を調節
してちょうどＮ型の導電性を相殺する様にすれば実質的
に真性なチャネル形成領域とすることも可能である。
【００５５】さらに、上記半導体層の上方には酸化珪素
膜でなるゲイト絶縁膜１０５を介してポリシリコン膜で
なるゲイト電極１０６が配置され、それを覆って珪化膜
でなる層間絶縁膜１０７、導電性材料でなるソース電極
１０８が形成されており、ドレイン領域１０１側には導
電性材料でなるドレイン電極１０９が形成された構成と
なっている。
膜でなるゲイト絶縁膜１０５を介してポリシリコン膜で
なるゲイト電極１０６が配置され、それを覆って珪化膜
でなる層間絶縁膜１０７、導電性材料でなるソース電極
１０８が形成されており、ドレイン領域１０１側には導
電性材料でなるドレイン電極１０９が形成された構成と
なっている。
【００５６】ここまでの説明は代表的なパワーＭＯＳ構
造である縦型二重拡散構造の説明にすぎない。本発明の
特徴はチャネル形成領域（Ｐ+ 型（又は実質的にＩ型）
の導電性領域１０３とゲイト電極１０６とが重畳する領
域）に対して、エネルギー障壁を形成するための不純物
領域１１０を形成する点にある。
造である縦型二重拡散構造の説明にすぎない。本発明の
特徴はチャネル形成領域（Ｐ+ 型（又は実質的にＩ型）
の導電性領域１０３とゲイト電極１０６とが重畳する領
域）に対して、エネルギー障壁を形成するための不純物
領域１１０を形成する点にある。
【００５７】不純物領域１１０は炭素、窒素、酸素から
選ばれた一種または複数種類の元素を用いても良いし、
本実施例の様にＮチャネル型ＦＥＴならば１３族元素で
あるボロンを用いても良い。本実施例では不純物元素と
して酸素を用いた場合を説明する。
選ばれた一種または複数種類の元素を用いても良いし、
本実施例の様にＮチャネル型ＦＥＴならば１３族元素で
あるボロンを用いても良い。本実施例では不純物元素と
して酸素を用いた場合を説明する。
【００５８】不純物元素として酸素を用いた場合、不純
物領域は例えば SiOX で示される絶縁性領域を形成す
る。この様な不純物領域はエネルギーバンド幅を広げて
エネルギー障壁として振る舞うため、ドリフト領域１０
２からチャネル形成領域１１１へと広がる空乏層を効果
的に抑制（ピニング）する。
物領域は例えば SiOX で示される絶縁性領域を形成す
る。この様な不純物領域はエネルギーバンド幅を広げて
エネルギー障壁として振る舞うため、ドリフト領域１０
２からチャネル形成領域１１１へと広がる空乏層を効果
的に抑制（ピニング）する。
【００５９】また、不純物領域１１０は極めて微細な領
域であるので、通常の露光法よりも電子描画法やＦＩＢ
法といった微細リソグラフィ技術を利用することが望ま
しい。この様に、チャネル形成領域全域に不純物注入を
行うのではなく、人為的かつ局部的に不純物領域を形成
する点に従来のチャネルドープとの相違がある。
域であるので、通常の露光法よりも電子描画法やＦＩＢ
法といった微細リソグラフィ技術を利用することが望ま
しい。この様に、チャネル形成領域全域に不純物注入を
行うのではなく、人為的かつ局部的に不純物領域を形成
する点に従来のチャネルドープとの相違がある。
【００６０】不純物領域１１０を形成する位置はパワー
ＭＯＳの上面から見ると、図１（Ａ）の様になっている
（図１（Ｂ）において不純物領域が図中に示す様に見え
るのは線状パターンを縦に切断した断面を見ているから
である）。
ＭＯＳの上面から見ると、図１（Ａ）の様になっている
（図１（Ｂ）において不純物領域が図中に示す様に見え
るのは線状パターンを縦に切断した断面を見ているから
である）。
【００６１】図１（Ａ）において、１１１で示される閉
じた領域は全てＰ+ 型の導電性領域１０３とゲイト電極
１０６とが重畳する領域であり、チャネル形成領域を構
成している。また、キャリアの流れる方向は１１２で示
される矢印の方向であり、線状パターン形状の不純物領
域がキャリアの流れる方向（チャネル方向）と概略平行
になる様に配置されている。なお、本実施例ではＮチャ
ネル型ＦＥＴを例にしているのでキャリア（電子）の流
れる方向と電流の方向とは逆向きである。
じた領域は全てＰ+ 型の導電性領域１０３とゲイト電極
１０６とが重畳する領域であり、チャネル形成領域を構
成している。また、キャリアの流れる方向は１１２で示
される矢印の方向であり、線状パターン形状の不純物領
域がキャリアの流れる方向（チャネル方向）と概略平行
になる様に配置されている。なお、本実施例ではＮチャ
ネル型ＦＥＴを例にしているのでキャリア（電子）の流
れる方向と電流の方向とは逆向きである。
【００６２】また、図１（Ａ）の左側の図が示す様に、
本明細書では「チャネル形成領域１１１の中心線を辿っ
て一周した距離」をチャネル幅Ｗとし、「チャネル形成
領域をキャリアが横切る距離」をチャネル長Ｌとして考
える。
本明細書では「チャネル形成領域１１１の中心線を辿っ
て一周した距離」をチャネル幅Ｗとし、「チャネル形成
領域をキャリアが横切る距離」をチャネル長Ｌとして考
える。
【００６３】本実施例ではチャネル形成領域１１１に線
状パターン形状の不純物領域を形成することに特徴があ
るが、線状パターンにはある範囲の条件を満たす必要が
ある。そのことについての説明を行う。
状パターン形状の不純物領域を形成することに特徴があ
るが、線状パターンにはある範囲の条件を満たす必要が
ある。そのことについての説明を行う。
【００６４】まず、チャネル幅Ｗの内、不純物領域１１
０が占有している幅をＷpiと定義する。Ｗpiの値として
は例えば10〜100 Åもあれば十分である。また、図１
（Ｃ）に示す様に任意の不純物領域１１０の幅をＷp
i,1、Ｗpi,2、Ｗpi,3・・・Ｗpi,nとすると、Ｗpiは次
式で表される。
０が占有している幅をＷpiと定義する。Ｗpiの値として
は例えば10〜100 Åもあれば十分である。また、図１
（Ｃ）に示す様に任意の不純物領域１１０の幅をＷp
i,1、Ｗpi,2、Ｗpi,3・・・Ｗpi,nとすると、Ｗpiは次
式で表される。
【００６５】
【数１】
【００６６】但し、本発明の構成を達成するためにはチ
ャネル形成領域の端部以外の領域に、不純物領域が少な
くとも一つ形成されている必要があるのでｎは１以上の
整数である。
ャネル形成領域の端部以外の領域に、不純物領域が少な
くとも一つ形成されている必要があるのでｎは１以上の
整数である。
【００６７】また、チャネル幅Ｗの内、不純物領域１１
０間の領域（電流の流れるパス）が占有している幅をＷ
paと定義する。Ｗpaの値としては例えば100 〜3000Å
（代表的には500 〜1500Å）とすることができる。ま
た、図１（Ｃ）に示す様に任意の不純物領域１１０間の
領域をＷpa,1、Ｗpa,2、Ｗpa,3・・・Ｗpa,mとすると、
Ｗpaは次式で表される。
０間の領域（電流の流れるパス）が占有している幅をＷ
paと定義する。Ｗpaの値としては例えば100 〜3000Å
（代表的には500 〜1500Å）とすることができる。ま
た、図１（Ｃ）に示す様に任意の不純物領域１１０間の
領域をＷpa,1、Ｗpa,2、Ｗpa,3・・・Ｗpa,mとすると、
Ｗpaは次式で表される。
【００６８】
【数２】
【００６９】但し、前述の様にチャネル形成領域の端部
以外の領域に不純物領域が少なくとも一つ形成されてい
るので、チャネル形成領域は少なくとも２分されてｍは
２以上の整数となる。
以外の領域に不純物領域が少なくとも一つ形成されてい
るので、チャネル形成領域は少なくとも２分されてｍは
２以上の整数となる。
【００７０】即ち、全チャネル幅ＷはＷ＝Ｗpi＋Ｗpa、
かつ、ｎ＋ｍは３以上という関係が成り立っている。そ
して、ＷとＷpi、ＷとＷpaおよびＷpiとＷpaとの関係
は、同時に以下の条件を満たすことが望ましい。 Ｗpi／Ｗ＝0.1 〜0.9 Ｗpa／Ｗ＝0.1 〜0.9 Ｗpi／Ｗpa＝1/9 〜9
かつ、ｎ＋ｍは３以上という関係が成り立っている。そ
して、ＷとＷpi、ＷとＷpaおよびＷpiとＷpaとの関係
は、同時に以下の条件を満たすことが望ましい。 Ｗpi／Ｗ＝0.1 〜0.9 Ｗpa／Ｗ＝0.1 〜0.9 Ｗpi／Ｗpa＝1/9 〜9
【００７１】これらの数式の意味するところは、Ｗpa／
ＷまたはＷpi／Ｗが０または１であってはならないとい
う事である。例えば、Ｗpa／Ｗ＝０（Ｗpi／Ｗ＝１と同
義）の場合、チャネル形成領域を完全に不純物領域で塞
いでしまうので電流の流れるパスが存在しない状態とな
る。
ＷまたはＷpi／Ｗが０または１であってはならないとい
う事である。例えば、Ｗpa／Ｗ＝０（Ｗpi／Ｗ＝１と同
義）の場合、チャネル形成領域を完全に不純物領域で塞
いでしまうので電流の流れるパスが存在しない状態とな
る。
【００７２】逆にＷpa／Ｗ＝１（Ｗpi／Ｗ＝０と同義）
の場合、チャネル形成領域に不純物領域が全く存在しな
いのでドリフト領域から広がる空乏層を抑えることがで
きない。
の場合、チャネル形成領域に不純物領域が全く存在しな
いのでドリフト領域から広がる空乏層を抑えることがで
きない。
【００７３】以上の理由により、Ｗpa／ＷおよびＷpi／
Ｗの関係式は0.1 〜0.9 （好ましくは0.2 〜0.8 ）の範
囲に収まり、また、同時にＷpi／Ｗpa＝1/9 〜9 を満た
すことが望ましい。
Ｗの関係式は0.1 〜0.9 （好ましくは0.2 〜0.8 ）の範
囲に収まり、また、同時にＷpi／Ｗpa＝1/9 〜9 を満た
すことが望ましい。
【００７４】ここで、本発明を利用してパワーＭＯＳを
作製した場合において、短チャネル効果がどの様に抑制
されるかを図８を用いて説明する。なお、図８（Ａ）は
図３と同一構造のチャネル形成領域を示す拡大図（符号
は図３と同じものを用いる）である。
作製した場合において、短チャネル効果がどの様に抑制
されるかを図８を用いて説明する。なお、図８（Ａ）は
図３と同一構造のチャネル形成領域を示す拡大図（符号
は図３と同じものを用いる）である。
【００７５】まず、図１に示す様な構造を有するパワー
ＭＯＳに対してゲイト電圧、ドレイン電圧を印加した場
合には、図８（Ａ）に示す様な状態でソース領域３０３
近傍の空乏層８０１、チャネル領域３０４近傍の空乏層
８０２、ドリフト領域３０１近傍の空乏層８０３が形成
される。即ち、ドリフト領域３０１近傍の空乏層８０３
は不純物領域８０４が障壁となって、チャネル領域３０
４近傍において広がりを防止された形となる。
ＭＯＳに対してゲイト電圧、ドレイン電圧を印加した場
合には、図８（Ａ）に示す様な状態でソース領域３０３
近傍の空乏層８０１、チャネル領域３０４近傍の空乏層
８０２、ドリフト領域３０１近傍の空乏層８０３が形成
される。即ち、ドリフト領域３０１近傍の空乏層８０３
は不純物領域８０４が障壁となって、チャネル領域３０
４近傍において広がりを防止された形となる。
【００７６】図８（Ａ）では判りにくいが不純物領域８
０４は図１（Ａ）の右側の図に示す様に配置されている
ので、チャネル形成領域を塞ぐ格子状のフィルターでド
リフト領域３０１の空乏層の広がりを抑えているという
モデルで考えれば理解しやすい。
０４は図１（Ａ）の右側の図に示す様に配置されている
ので、チャネル形成領域を塞ぐ格子状のフィルターでド
リフト領域３０１の空乏層の広がりを抑えているという
モデルで考えれば理解しやすい。
【００７７】従って、本発明による構造のパワーＭＯＳ
においては、図８（Ａ）に示す様に空乏層が実質的に相
互に干渉することなく分断される。即ち、ソース領域３
０３近傍の空乏層８０１、チャネル領域３０４近傍の空
乏層８０２が、ドリフト領域３０１近傍の空乏層８０３
の影響を殆ど受けないで分布する。
においては、図８（Ａ）に示す様に空乏層が実質的に相
互に干渉することなく分断される。即ち、ソース領域３
０３近傍の空乏層８０１、チャネル領域３０４近傍の空
乏層８０２が、ドリフト領域３０１近傍の空乏層８０３
の影響を殆ど受けないで分布する。
【００７８】即ち、図４に示した従来のエネルギー状態
図と異なり、チャネル領域３０４のエネルギー状態は殆
どゲイト電圧による電界のみに制御されるので、チャネ
ル領域３０４に対して概略平行な形状を有する。従っ
て、短チャネル効果特有のパンチスルー現象の様な問題
がなく、高い耐圧特性を有するパワーＭＯＳを実現する
ことができる。
図と異なり、チャネル領域３０４のエネルギー状態は殆
どゲイト電圧による電界のみに制御されるので、チャネ
ル領域３０４に対して概略平行な形状を有する。従っ
て、短チャネル効果特有のパンチスルー現象の様な問題
がなく、高い耐圧特性を有するパワーＭＯＳを実現する
ことができる。
【００７９】さらに、図３と図８（Ａ）とを比較すると
明らかな様に、本発明においては空乏層の占める体積
が、図３に示した様な従来のものと比べて減少している
ため、従来よりも空乏層電荷が小さく、空乏層容量が小
さい特徴がある。ここで、Ｓ値を導出する式は次式で表
される。
明らかな様に、本発明においては空乏層の占める体積
が、図３に示した様な従来のものと比べて減少している
ため、従来よりも空乏層電荷が小さく、空乏層容量が小
さい特徴がある。ここで、Ｓ値を導出する式は次式で表
される。
【００８０】
【数３】
【００８１】即ち、前述の様に、図５に示すグラフにお
いて５０１で示される領域における傾きの逆数を表して
いることが判る。また、数３の式は近似的に次式の様に
表すことができる。
いて５０１で示される領域における傾きの逆数を表して
いることが判る。また、数３の式は近似的に次式の様に
表すことができる。
【００８２】
【数４】
【００８３】数４において、ｋはボルツマン定数、Ｔは
絶対温度、ｑは電荷量、Ｃd は空乏層容量、Ｃitは界面
準位の等価容量、Ｃoxはゲイト酸化膜容量である。従っ
て、本発明によれば空乏層容量Ｃd が従来よりも十分小
さくなるので、Ｓ値を85mV/decade 以下（好ましくは70
mV/decade 以下）の小さな値とすることができる、即ち
優れたサブスレッショルド特性を得ることができるので
ある。
絶対温度、ｑは電荷量、Ｃd は空乏層容量、Ｃitは界面
準位の等価容量、Ｃoxはゲイト酸化膜容量である。従っ
て、本発明によれば空乏層容量Ｃd が従来よりも十分小
さくなるので、Ｓ値を85mV/decade 以下（好ましくは70
mV/decade 以下）の小さな値とすることができる、即ち
優れたサブスレッショルド特性を得ることができるので
ある。
【００８４】また、本発明が目指すところは、空乏層容
量Ｃd および界面準位の等価容量Ｃitを０に可能な限り
近づけることである。即ち、Ｃd ＝Ｃit＝０となる理想
状態におけるＳ値（60mV/decade ）に近づけることにあ
る。
量Ｃd および界面準位の等価容量Ｃitを０に可能な限り
近づけることである。即ち、Ｃd ＝Ｃit＝０となる理想
状態におけるＳ値（60mV/decade ）に近づけることにあ
る。
【００８５】また、本発明において線状パターン形状を
有する不純物領域を図１（Ａ）に示す様に配置すること
はＦＥＴの性能を示す代表的なパラメータである移動度
の向上に対して非常に大きな意味がある。その理由につ
いて以下に説明する。
有する不純物領域を図１（Ａ）に示す様に配置すること
はＦＥＴの性能を示す代表的なパラメータである移動度
の向上に対して非常に大きな意味がある。その理由につ
いて以下に説明する。
【００８６】移動度は半導体（本実施例ではシリコン基
板）中のキャリアの散乱によって決まるが、シリコン基
板における散乱は格子散乱と不純物散乱とに大別され
る。格子散乱はシリコン基板中の不純物濃度が低く、比
較的高温で支配的であり、不純物散乱は不純物濃度が高
く、比較的低温で支配的である。これらが影響し合って
形成される全体的な移動度μは次式で表される。
板）中のキャリアの散乱によって決まるが、シリコン基
板における散乱は格子散乱と不純物散乱とに大別され
る。格子散乱はシリコン基板中の不純物濃度が低く、比
較的高温で支配的であり、不純物散乱は不純物濃度が高
く、比較的低温で支配的である。これらが影響し合って
形成される全体的な移動度μは次式で表される。
【００８７】
【数５】
【００８８】この数５で示される式は、全体的な移動度
μが、格子散乱の影響を受けた場合の移動度μl （ lは
lattice を意味する) の逆数および不純物散乱の影響を
受けた場合の移動度μi （ iはimpurityを意味する) の
逆数の和に反比例することを意味している。
μが、格子散乱の影響を受けた場合の移動度μl （ lは
lattice を意味する) の逆数および不純物散乱の影響を
受けた場合の移動度μi （ iはimpurityを意味する) の
逆数の和に反比例することを意味している。
【００８９】ここで、格子散乱ではドリフト電界がそれ
ほど強くなければ音響フォノンが重要な役割を果たし、
その時の移動度μl は、次式の様に温度の-3/2乗に比例
する。従って、キャリアの有効質量（ｍ＊）と温度
（Ｔ）で決まってしまう。
ほど強くなければ音響フォノンが重要な役割を果たし、
その時の移動度μl は、次式の様に温度の-3/2乗に比例
する。従って、キャリアの有効質量（ｍ＊）と温度
（Ｔ）で決まってしまう。
【００９０】
【数６】
【００９１】また、不純物散乱による移動度μi は、次
式の様に温度の3/2 乗に比例し、イオン化した不純物の
濃度Ｎi に逆比例する。即ち、イオン化した不純物の濃
度Ｎi を調節することで変化させることができる。
式の様に温度の3/2 乗に比例し、イオン化した不純物の
濃度Ｎi に逆比例する。即ち、イオン化した不純物の濃
度Ｎi を調節することで変化させることができる。
【００９２】
【数７】
【００９３】これらの式によると、従来の様にチャネル
形成領域全体に不純物を添加するチャネルドープでは不
純物散乱の影響を受けて移動度を稼ぐことができない。
しかしながら、本発明では局部的に不純物領域を形成し
ているので、隣接する不純物領域の間（Ｗpaの幅を持つ
領域) には不純物が添加されない。
形成領域全体に不純物を添加するチャネルドープでは不
純物散乱の影響を受けて移動度を稼ぐことができない。
しかしながら、本発明では局部的に不純物領域を形成し
ているので、隣接する不純物領域の間（Ｗpaの幅を持つ
領域) には不純物が添加されない。
【００９４】即ち、理論的には数７においてイオン化し
た不純物の濃度Ｎi を限りなく０に近づけることを意味
するため、移動度μi は限りなく無限大に近づいていく
ことになる。即ち、数５において１／μi の項を無視す
ることができる程度にまで不純物を減少させることを意
味するので全体の移動度μは限りなく移動度μl に近づ
いていく。
た不純物の濃度Ｎi を限りなく０に近づけることを意味
するため、移動度μi は限りなく無限大に近づいていく
ことになる。即ち、数５において１／μi の項を無視す
ることができる程度にまで不純物を減少させることを意
味するので全体の移動度μは限りなく移動度μl に近づ
いていく。
【００９５】また、キャリアの有効質量（ｍ＊）を小さ
くすることで移動度μl をさらに大きくすることも理論
的には可能である。これは極低温の領域において、キャ
リア（特に電子の場合）の有効質量が結晶軸の軸方位に
依存して変化する現象を利用することで成しうる。
くすることで移動度μl をさらに大きくすることも理論
的には可能である。これは極低温の領域において、キャ
リア（特に電子の場合）の有効質量が結晶軸の軸方位に
依存して変化する現象を利用することで成しうる。
【００９６】文献によれば、キャリアの移動する方向が
単結晶シリコンの＜１００＞軸方向と一致する様に構成
した時、最小の有効質量を得ることができる。但し、こ
の例は４°Ｋという極低温領域における結果である。
単結晶シリコンの＜１００＞軸方向と一致する様に構成
した時、最小の有効質量を得ることができる。但し、こ
の例は４°Ｋという極低温領域における結果である。
【００９７】また、結晶格子間をうまくキャリアがすり
抜けて行ける様に、チャネル方向および不純物領域１１
０の軸方向（配列方向）と、結晶格子の軸方向とを概略
平行（軸方向のずれを±10°以内に収める）にさせるこ
とが望ましい。単結晶ならばシリコン原子は規則正しく
配列しているので、結晶格子の配列方向と平行に移動す
るキャリアは格子散乱の影響を殆ど受けないで済む。
抜けて行ける様に、チャネル方向および不純物領域１１
０の軸方向（配列方向）と、結晶格子の軸方向とを概略
平行（軸方向のずれを±10°以内に収める）にさせるこ
とが望ましい。単結晶ならばシリコン原子は規則正しく
配列しているので、結晶格子の配列方向と平行に移動す
るキャリアは格子散乱の影響を殆ど受けないで済む。
【００９８】例えば、単結晶シリコン基板において上記
の様な方向における回転軸を０°とすると、他にも９０
°、１８０°、２７０°の回転軸の場合において同様の
効果を得ることができる。従って、図１（Ａ）の様にキ
ャリアが移動するパワーＭＯＳにおいては、角を除く全
ての方向で上記構成を成すことが可能である。
の様な方向における回転軸を０°とすると、他にも９０
°、１８０°、２７０°の回転軸の場合において同様の
効果を得ることができる。従って、図１（Ａ）の様にキ
ャリアが移動するパワーＭＯＳにおいては、角を除く全
ての方向で上記構成を成すことが可能である。
【００９９】以上の様に、チャネル形成領域を移動する
キャリアはチャネル形成領域内に存在する不純物領域以
外の領域を通る。このキャリアが移動する経路（以後、
この領域をレーン領域と呼ぶ）のエネルギー状態は線状
パターン形状の不純物領域によって図９に示す状態とな
っていると考えられる。
キャリアはチャネル形成領域内に存在する不純物領域以
外の領域を通る。このキャリアが移動する経路（以後、
この領域をレーン領域と呼ぶ）のエネルギー状態は線状
パターン形状の不純物領域によって図９に示す状態とな
っていると考えられる。
【０１００】図９（Ａ）において、９０１、９０２で示
される領域は不純物領域のエネルギー状態を示してお
り、エネルギー的に高い障壁となっている。そして、不
純物領域から離れるに従って徐々にエネルギー的に低い
領域９０３となる。即ち、チャネル領域を移動するキャ
リア（ここでは電子を例にとる）は９０３で示されるエ
ネルギー状態の低い領域を優先的に移動し、９０１、９
０２で示されるエネルギー障壁（不純物領域）は壁の様
な役割を果たす。
される領域は不純物領域のエネルギー状態を示してお
り、エネルギー的に高い障壁となっている。そして、不
純物領域から離れるに従って徐々にエネルギー的に低い
領域９０３となる。即ち、チャネル領域を移動するキャ
リア（ここでは電子を例にとる）は９０３で示されるエ
ネルギー状態の低い領域を優先的に移動し、９０１、９
０２で示されるエネルギー障壁（不純物領域）は壁の様
な役割を果たす。
【０１０１】ここで、チャネル領域を移動するキャリア
（電子）のイメージを模式的に図９（Ｂ）で表す。イメ
ージ的には、チャネル領域を移動するキャリア９００は
図９（Ｂ）に表す様にまるで雨樋の中を転がる球体の様
にその方向性が規定され、ソース領域からドレイン領域
に向かってほぼ最短距離を移動する。
（電子）のイメージを模式的に図９（Ｂ）で表す。イメ
ージ的には、チャネル領域を移動するキャリア９００は
図９（Ｂ）に表す様にまるで雨樋の中を転がる球体の様
にその方向性が規定され、ソース領域からドレイン領域
に向かってほぼ最短距離を移動する。
【０１０２】また、図９（Ｂ）に示す様に、チャネル形
成領域には図９（Ａ）に示した様なレーン領域が複数並
列に配置されて構成されているが、９０１、９０２で示
される領域を越えることがないため、隣接するレーン領
域との間においてキャリアの移動は行われない。
成領域には図９（Ａ）に示した様なレーン領域が複数並
列に配置されて構成されているが、９０１、９０２で示
される領域を越えることがないため、隣接するレーン領
域との間においてキャリアの移動は行われない。
【０１０３】以上の理由によりキャリアが他のキャリア
と衝突する確率は大幅に減少するため、移動度が大幅に
向上する。即ち、本発明の構成は不純物散乱を低減する
のみならず、キャリア同士の自己衝突による散乱をも低
減することで大幅な移動度の向上を実現することができ
る。
と衝突する確率は大幅に減少するため、移動度が大幅に
向上する。即ち、本発明の構成は不純物散乱を低減する
のみならず、キャリア同士の自己衝突による散乱をも低
減することで大幅な移動度の向上を実現することができ
る。
【０１０４】この様に従来においては常に悪影響を及ぼ
すとされてきたエネルギー障壁（グレインバンダリーな
ど）を逆に意図的に形成して利用するという本発明の発
想は非常に新しいものである。
すとされてきたエネルギー障壁（グレインバンダリーな
ど）を逆に意図的に形成して利用するという本発明の発
想は非常に新しいものである。
【０１０５】また、チャネル形成領域１１１に対して図
１（Ａ）、図１（Ｃ）に示す様に不純物領域１１０を配
置することは短チャネル効果によるしきい値電圧の低下
を低減する上で非常に重要である。なぜならば、この構
成が意図的に狭チャネル効果を生み出すために必要な構
成だからである。
１（Ａ）、図１（Ｃ）に示す様に不純物領域１１０を配
置することは短チャネル効果によるしきい値電圧の低下
を低減する上で非常に重要である。なぜならば、この構
成が意図的に狭チャネル効果を生み出すために必要な構
成だからである。
【０１０６】例えば、図１（Ａ）に示す様にチャネル形
成領域１１１のチャネル幅Ｗは不純物領域１１０によっ
て分断され、実質的に狭いチャネル幅Ｗpa,mを有する複
数のチャネル形成領域の集合体と見なすことができる。
成領域１１１のチャネル幅Ｗは不純物領域１１０によっ
て分断され、実質的に狭いチャネル幅Ｗpa,mを有する複
数のチャネル形成領域の集合体と見なすことができる。
【０１０７】即ち、その複数の狭いチャネル幅Ｗpa,mを
有する領域において狭チャネル効果が得られるのであ
る。マクロ的に見ると図１（Ａ）に示す様にチャネル形
成領域全域においてこの様にして狭チャネル効果が得ら
れるので、全体的に狭チャネル効果が得られる構成とな
り、しきい値電圧が増加するのである。
有する領域において狭チャネル効果が得られるのであ
る。マクロ的に見ると図１（Ａ）に示す様にチャネル形
成領域全域においてこの様にして狭チャネル効果が得ら
れるので、全体的に狭チャネル効果が得られる構成とな
り、しきい値電圧が増加するのである。
【０１０８】従って、チャネル長が短くなることで短チ
ャネル効果によってしきい値電圧が低下したとしても、
以上の理由により狭チャネル効果によってしきい値電圧
を意図的に増加させてしきい値制御を行うことができる
ので、結果的にしきい値電圧の変化を緩和することが可
能となる。
ャネル効果によってしきい値電圧が低下したとしても、
以上の理由により狭チャネル効果によってしきい値電圧
を意図的に増加させてしきい値制御を行うことができる
ので、結果的にしきい値電圧の変化を緩和することが可
能となる。
【０１０９】〔実施例２〕本実施例では、チャネル形成
領域に形成する不純物領域の形状をドットパターン状と
する場合の例を示す。説明は図１０を用いて行う。
領域に形成する不純物領域の形状をドットパターン状と
する場合の例を示す。説明は図１０を用いて行う。
【０１１０】図１０に示すパワーＭＯＳの構造は、図１
において線状パターン形状を有する不純物領域をドット
パターン形状に置き換えたものである。まず、図１と異
なるのは図１０（Ｂ）に示す様に不純物領域１００１が
配置される点である。
において線状パターン形状を有する不純物領域をドット
パターン形状に置き換えたものである。まず、図１と異
なるのは図１０（Ｂ）に示す様に不純物領域１００１が
配置される点である。
【０１１１】そして、不純物領域１００１を上面から見
たときの拡大図は図１０（Ｃ）に示す様になる。なお、
本実施例ではドットパターン状の不純物領域の例として
円形の不純物領域を記載しているが、楕円形、正方形、
長方形などであっても構わない。
たときの拡大図は図１０（Ｃ）に示す様になる。なお、
本実施例ではドットパターン状の不純物領域の例として
円形の不純物領域を記載しているが、楕円形、正方形、
長方形などであっても構わない。
【０１１２】例えば、図１１（Ａ）に示す様に不純物領
域１１０１が交互に噛み合う様に配置したパターンとす
ることができる。この場合、不純物領域１１０１間の隙
間を次の列で補う構成となるので、空乏層の広がりを効
果的に抑制することができる。この構成は、チャネル長
が特に短い領域において効果を発揮する。
域１１０１が交互に噛み合う様に配置したパターンとす
ることができる。この場合、不純物領域１１０１間の隙
間を次の列で補う構成となるので、空乏層の広がりを効
果的に抑制することができる。この構成は、チャネル長
が特に短い領域において効果を発揮する。
【０１１３】また、図１１（Ｂ）に示す様に、不純物領
域をチャネル方向と垂直な楕円形とすることも、空乏層
を広がりを抑えるためには非常に有効な構成である。
域をチャネル方向と垂直な楕円形とすることも、空乏層
を広がりを抑えるためには非常に有効な構成である。
【０１１４】〔実施例３〕本発明において、チャネル形
成領域に不純物領域を形成する手段として、不純物の偏
析作用を利用した方法をとることもできる。本実施例で
は、その様な例として熱酸化膜近傍におけるボロン
（Ｂ）およびリン（Ｐ）の偏析を利用した方法について
図１４を用いて説明する。
成領域に不純物領域を形成する手段として、不純物の偏
析作用を利用した方法をとることもできる。本実施例で
は、その様な例として熱酸化膜近傍におけるボロン
（Ｂ）およびリン（Ｐ）の偏析を利用した方法について
図１４を用いて説明する。
【０１１５】実施例１に示した構造のパワーＭＯＳを作
製するに際して、酸素を添加することによって不純物領
域を形成した後に800 〜1100℃程度の加熱処理を行う
と、添加された酸素とシリコン（Si）とが反応して熱酸
化物が形成される。
製するに際して、酸素を添加することによって不純物領
域を形成した後に800 〜1100℃程度の加熱処理を行う
と、添加された酸素とシリコン（Si）とが反応して熱酸
化物が形成される。
【０１１６】そして、不純物領域の周辺に含有されてい
た不純物元素（ボロンまたはリン））が酸化物領域に偏
析する。ここで、熱酸化工程により熱酸化膜／シリコン
界面近傍のボロンまたはリンの濃度がどの様な分布を示
すかを図１４を用いて説明する。
た不純物元素（ボロンまたはリン））が酸化物領域に偏
析する。ここで、熱酸化工程により熱酸化膜／シリコン
界面近傍のボロンまたはリンの濃度がどの様な分布を示
すかを図１４を用いて説明する。
【０１１７】図１４に示す様に、Si中に存在する添加イ
オン（Ｂ、Ｐ）は酸化膜が形成されると再分布する。こ
れは、シリコン（Si）中および熱酸化膜（ SiOx ）中に
おいて添加イオンの溶解度と拡散速度が異なるために起
こる現象である。不純物のSi中における溶解度を [Ｃ]
Siとし、 SiOx 中における溶解度を [Ｃ] SiOxとする
時、平衡偏析係数ｍは次式で定義される。 ｍ＝ [Ｃ] Si／ [Ｃ] SiOx
オン（Ｂ、Ｐ）は酸化膜が形成されると再分布する。こ
れは、シリコン（Si）中および熱酸化膜（ SiOx ）中に
おいて添加イオンの溶解度と拡散速度が異なるために起
こる現象である。不純物のSi中における溶解度を [Ｃ]
Siとし、 SiOx 中における溶解度を [Ｃ] SiOxとする
時、平衡偏析係数ｍは次式で定義される。 ｍ＝ [Ｃ] Si／ [Ｃ] SiOx
【０１１８】この時、Si/SiOx 界面近傍の不純物の偏析
はｍの値に支配される。通常、Si中における不純物の拡
散係数が十分大きいとして、ｍ＜１の場合、Si中の不純
物はSiO2中に取り込まれる（図１４（Ａ））。また、ｍ
＞１の場合、SiO x が不純物を排斥し、その結果として
Si/SiOx 界面近傍の不純物濃度が増大する（図１４
（Ｂ））。
はｍの値に支配される。通常、Si中における不純物の拡
散係数が十分大きいとして、ｍ＜１の場合、Si中の不純
物はSiO2中に取り込まれる（図１４（Ａ））。また、ｍ
＞１の場合、SiO x が不純物を排斥し、その結果として
Si/SiOx 界面近傍の不純物濃度が増大する（図１４
（Ｂ））。
【０１１９】文献値によると、ボロンのｍの値は0.3 程
度であり、リンのｍの値は10程度である。従って、本実
施例における熱酸化工程後のボロンの濃度分布は図１４
（Ａ）の様になり、熱酸化膜中にボロンが取り込まれ、
不純物領域の側面（Si/SiOx界面近傍）におけるボロン
濃度は極めて微量な状態となる。また、逆に形成された
熱酸化物中には多量のボロンが含有される。
度であり、リンのｍの値は10程度である。従って、本実
施例における熱酸化工程後のボロンの濃度分布は図１４
（Ａ）の様になり、熱酸化膜中にボロンが取り込まれ、
不純物領域の側面（Si/SiOx界面近傍）におけるボロン
濃度は極めて微量な状態となる。また、逆に形成された
熱酸化物中には多量のボロンが含有される。
【０１２０】この様な熱酸化膜中へのボロンの取込み現
象は既に知られていたが、本発明の様にエネルギー障壁
（不純物領域）を形成するためにこの現象を利用する発
想は全く新しいものである。
象は既に知られていたが、本発明の様にエネルギー障壁
（不純物領域）を形成するためにこの現象を利用する発
想は全く新しいものである。
【０１２１】なお、図１４（Ｂ）に示す様に、不純物元
素としてリンを用いた場合には熱酸化膜とシリコンとの
界面に偏析（パイルアップ）する。この現象もまた、Ｐ
チャネル型ＦＥＴに不純物領域を形成する際に活用する
ことができる。
素としてリンを用いた場合には熱酸化膜とシリコンとの
界面に偏析（パイルアップ）する。この現象もまた、Ｐ
チャネル型ＦＥＴに不純物領域を形成する際に活用する
ことができる。
【０１２２】以上の様に、本実施例の様な酸化物へのリ
ンまたはボロンの偏析現象を利用することで大幅な移動
度の向上を図ることが可能である。なぜならば、本実施
例を実施すると不純物領域（代表的には SiOX で示され
る酸化物）周辺の不純物（リンまたはボロン）が不純物
領域に収集されてしまうので、不純物領域間のキャリア
が移動する領域における不純物散乱の影響を極めて少な
くすることができるからである。
ンまたはボロンの偏析現象を利用することで大幅な移動
度の向上を図ることが可能である。なぜならば、本実施
例を実施すると不純物領域（代表的には SiOX で示され
る酸化物）周辺の不純物（リンまたはボロン）が不純物
領域に収集されてしまうので、不純物領域間のキャリア
が移動する領域における不純物散乱の影響を極めて少な
くすることができるからである。
【０１２３】このことは、先にも述べた様に数５におい
てμi が大きくなることに相当するので、全体の移動度
μは理想的にμ＝μl に近づいていく。即ち、実質的に
格子散乱のみで決まる極めて大きな移動度を実現しうる
ことを示す。
てμi が大きくなることに相当するので、全体の移動度
μは理想的にμ＝μl に近づいていく。即ち、実質的に
格子散乱のみで決まる極めて大きな移動度を実現しうる
ことを示す。
【０１２４】〔実施例４〕本明細書においてはパワーＭ
ＯＳ・ＦＥＴを代表例として説明してきたが、本発明は
その他のパワーＭＯＳデバイス全般に適用することが可
能である。他のパワーＭＯＳデバイスとしては、例えば
ＩＧＢＴ（Insurated Gate Bipolar Transistor ）、Ｍ
ＣＴ（CMOS Cntrolled Tyristor ）、ＥＳＴ（Emitter
Swicthed Tyristor ）、ＢＲＴ（Base Resistance cont
rolled Tyristor ）、ＩＥＧＴ（Injection Enhanced I
nsurated Gate Bipolar Transistor）、ＤＧＭＯＳ（Do
ubleGate MOS ）などが挙げられる。特に、最近ではパ
ワーＭＯＳ・ＦＥＴ、ＩＧＢＴの応用製品としてＩＰＭ
（Intelligent Power Module）、パワーＩＣなどが主流
となってきている。
ＯＳ・ＦＥＴを代表例として説明してきたが、本発明は
その他のパワーＭＯＳデバイス全般に適用することが可
能である。他のパワーＭＯＳデバイスとしては、例えば
ＩＧＢＴ（Insurated Gate Bipolar Transistor ）、Ｍ
ＣＴ（CMOS Cntrolled Tyristor ）、ＥＳＴ（Emitter
Swicthed Tyristor ）、ＢＲＴ（Base Resistance cont
rolled Tyristor ）、ＩＥＧＴ（Injection Enhanced I
nsurated Gate Bipolar Transistor）、ＤＧＭＯＳ（Do
ubleGate MOS ）などが挙げられる。特に、最近ではパ
ワーＭＯＳ・ＦＥＴ、ＩＧＢＴの応用製品としてＩＰＭ
（Intelligent Power Module）、パワーＩＣなどが主流
となってきている。
【０１２５】本実施例では、上記パワーＭＯＳデバイス
の内、ＩＧＢＴ、ＭＣＴ、ＥＳＴについて簡単な説明を
行う。説明は図１２を用いて行うこととする。
の内、ＩＧＢＴ、ＭＣＴ、ＥＳＴについて簡単な説明を
行う。説明は図１２を用いて行うこととする。
【０１２６】まず、ＩＧＢＴとはＭＯＳ・ＦＥＴの高速
スイッチング特性と、バイポーラトランジスタの低オン
電圧特性をワンチップに構成したパワーデバイスであ
る。図１２（Ａ）に示すＮチャネル型ＩＧＢＴの基本構
造においてパワーＭＯＳ・ＦＥＴと異なる点は、ドレイ
ン側のＮ+ 領域をＰ+ 領域１２０１に置き換えてｐｎ接
合を１個追加してある点である。
スイッチング特性と、バイポーラトランジスタの低オン
電圧特性をワンチップに構成したパワーデバイスであ
る。図１２（Ａ）に示すＮチャネル型ＩＧＢＴの基本構
造においてパワーＭＯＳ・ＦＥＴと異なる点は、ドレイ
ン側のＮ+ 領域をＰ+ 領域１２０１に置き換えてｐｎ接
合を１個追加してある点である。
【０１２７】駆動時にはＰ+ 領域１２０１からドリフト
領域となるＮ- 領域１２０２へとホール（正孔）が打ち
込まれ、Ｎ- 領域１２０２の電子を引きつけるため、Ｎ
- 領域１２０２の電子密度が増加する。そのため、Ｎ-
領域１２０２の抵抗は極めて低くなり、結果的にパワー
ＭＯＳよりも低い電圧でオンするという特徴を有する様
になるのである。
領域となるＮ- 領域１２０２へとホール（正孔）が打ち
込まれ、Ｎ- 領域１２０２の電子を引きつけるため、Ｎ
- 領域１２０２の電子密度が増加する。そのため、Ｎ-
領域１２０２の抵抗は極めて低くなり、結果的にパワー
ＭＯＳよりも低い電圧でオンするという特徴を有する様
になるのである。
【０１２８】このＩＧＢＴはＰ+ 領域１２０１とＮ- 領
域１２０２との間にバッファ層としてＮ+ 領域を挟み込
んだ構造の非ラッチアップ構造や、トレンチ技術を用い
てチップ単位面積当たりのセル数を向上させたトレンチ
構造など、他にも様々な構造のものが開発されている。
域１２０２との間にバッファ層としてＮ+ 領域を挟み込
んだ構造の非ラッチアップ構造や、トレンチ技術を用い
てチップ単位面積当たりのセル数を向上させたトレンチ
構造など、他にも様々な構造のものが開発されている。
【０１２９】なお、図１２（Ａ）の左側の図はＩＧＢＴ
の等価回路であり、１２０３がゲイト端子、１２０４は
エミッタ端子、１２０５はコレクタ端子である。１２０
６はＰ+ 領域１２０１とエミッタ電極１２０７との間の
抵抗である。また、１２０８で示されるのはＮチャネル
・エンハンスメント型のトランジスタである。
の等価回路であり、１２０３がゲイト端子、１２０４は
エミッタ端子、１２０５はコレクタ端子である。１２０
６はＰ+ 領域１２０１とエミッタ電極１２０７との間の
抵抗である。また、１２０８で示されるのはＮチャネル
・エンハンスメント型のトランジスタである。
【０１３０】次に、ＭＣＴについての説明を行う。な
お、本実施例では主流であるＰチャネル・エンハンスメ
ント型ＭＣＴについての説明を行う。図１２（Ｂ）に示
す様に、ＭＣＴの構造は縦型三重拡散構造で、Ｎ+ 型の
シリコン基板１２０９にＰ+ 型シリコン層１２１０とＰ
- 型シリコン層１２１１をエピタキシャル成長させて構
成する。
お、本実施例では主流であるＰチャネル・エンハンスメ
ント型ＭＣＴについての説明を行う。図１２（Ｂ）に示
す様に、ＭＣＴの構造は縦型三重拡散構造で、Ｎ+ 型の
シリコン基板１２０９にＰ+ 型シリコン層１２１０とＰ
- 型シリコン層１２１１をエピタキシャル成長させて構
成する。
【０１３１】さらに、Ｎ型拡散層１２１２、Ｐ型拡散層
１２１３を形成した後、Ｐ+ 型拡散層１２１４、Ｎ+ 型
拡散層１２１５を形成して三重拡散構造とする。なお、
例えばＮ型とはＮ+ 型よりも弱く、Ｎ- 型よりも強い導
電性を有することを意味している。
１２１３を形成した後、Ｐ+ 型拡散層１２１４、Ｎ+ 型
拡散層１２１５を形成して三重拡散構造とする。なお、
例えばＮ型とはＮ+ 型よりも弱く、Ｎ- 型よりも強い導
電性を有することを意味している。
【０１３２】Ｐチャネル・エンハンスメント型ＭＣＴの
特徴としては、オン電圧が低いにも関わらず耐圧が高い
ことであり、本発明を適用することでさらに信頼性の高
い高耐圧特性を得ることが可能である。
特徴としては、オン電圧が低いにも関わらず耐圧が高い
ことであり、本発明を適用することでさらに信頼性の高
い高耐圧特性を得ることが可能である。
【０１３３】なお、図１２（Ｂ）の左側の図はＭＣＴの
等価回路であり、１２１６がゲイト端子、１２１７はア
ノード端子、１２１８はカソード端子である。また、１
２１９はＰチャネル・エンハンスメント型トランジスタ
（ON FETと呼ばれる）であり、１２２０はＮチャネル・
エンハンスメント型トランジスタ（OFF FET と呼ばれ
る）である。
等価回路であり、１２１６がゲイト端子、１２１７はア
ノード端子、１２１８はカソード端子である。また、１
２１９はＰチャネル・エンハンスメント型トランジスタ
（ON FETと呼ばれる）であり、１２２０はＮチャネル・
エンハンスメント型トランジスタ（OFF FET と呼ばれ
る）である。
【０１３４】次に、ＥＳＴについての説明を行う。ＥＳ
ＴはＩＧＢＴとサイリスタを横に並べた構成となってお
り、縦型二重拡散構造となっている。また、図１２
（Ｃ）に示す様に、ＥＳＴはＰ+ 型のシリコン基板１２
２１にＮ+ 型シリコン層１２２２とＮ- 型シリコン層１
２２３をエピタキシャル成長させて構成する。
ＴはＩＧＢＴとサイリスタを横に並べた構成となってお
り、縦型二重拡散構造となっている。また、図１２
（Ｃ）に示す様に、ＥＳＴはＰ+ 型のシリコン基板１２
２１にＮ+ 型シリコン層１２２２とＮ- 型シリコン層１
２２３をエピタキシャル成長させて構成する。
【０１３５】さらに、Ｐ- 型拡散層１２２４、Ｐ+ 型拡
散層１２２５を形成した後、Ｎ+ 型拡散層１２２６、１
２２７を形成した構成とする。ＥＳＴの特徴としては、
ＭＣＴ同様、オン電圧が低いにも関わらず耐圧が高いこ
とであり、本発明を適用することでさらに信頼性の高い
高耐圧特性を得ることが可能である。
散層１２２５を形成した後、Ｎ+ 型拡散層１２２６、１
２２７を形成した構成とする。ＥＳＴの特徴としては、
ＭＣＴ同様、オン電圧が低いにも関わらず耐圧が高いこ
とであり、本発明を適用することでさらに信頼性の高い
高耐圧特性を得ることが可能である。
【０１３６】なお、図１２（Ｃ）の左側の図はＥＳＴの
等価回路であり、１２２８がゲイト端子、１２２９はカ
ソード端子、１２３０はアノード端子である。また、１
２３１、１２３２は共にＮチャネル・エンハンスメント
型トランジスタである。
等価回路であり、１２２８がゲイト端子、１２２９はカ
ソード端子、１２３０はアノード端子である。また、１
２３１、１２３２は共にＮチャネル・エンハンスメント
型トランジスタである。
【０１３７】以上の様に、本発明はゲイト絶縁型（ＭＯ
Ｓゲイト型）のあらゆるパワーＭＯＳデバイスに応用す
ることが可能であり、その応用範囲は産業上、極めて広
範囲に渡るものである。
Ｓゲイト型）のあらゆるパワーＭＯＳデバイスに応用す
ることが可能であり、その応用範囲は産業上、極めて広
範囲に渡るものである。
【０１３８】〔実施例４〕本発明を利用して作製したパ
ワーＭＯＳデバイスは極めて応用範囲の広いデバイスで
ある。本実施例では、その代表的な例を簡単な図を用い
て説明する。説明には図１３を用いる。
ワーＭＯＳデバイスは極めて応用範囲の広いデバイスで
ある。本実施例では、その代表的な例を簡単な図を用い
て説明する。説明には図１３を用いる。
【０１３９】図１３（Ａ）に示すのはビデオデッキであ
り、１３０１は本体、１３０２はテープ挿入部、１３０
３は外部端子部、１３０４は画像編集ダイアル、１３０
５は液晶表示部である。また、１３０６はビデオデッキ
内部に組み込まれた集積化回路で、その中のパーツとし
てパワーモジュールが組み込まれ、その構成デバイスと
してパワーＭＯＳデバイス１３０７が用いられる。
り、１３０１は本体、１３０２はテープ挿入部、１３０
３は外部端子部、１３０４は画像編集ダイアル、１３０
５は液晶表示部である。また、１３０６はビデオデッキ
内部に組み込まれた集積化回路で、その中のパーツとし
てパワーモジュールが組み込まれ、その構成デバイスと
してパワーＭＯＳデバイス１３０７が用いられる。
【０１４０】また、図１３（Ｂ）に示すのは電池式シェ
ーバーであり、１３０８は本体、１３０９はスイッチ、
１３１０はシェイビング部である。また、１３１１はシ
ェーバー内部に組み込まれた充電器であって、電池式シ
ェーバーの電流制御用にパワーＭＯＳデバイス１３１２
が用いられる。
ーバーであり、１３０８は本体、１３０９はスイッチ、
１３１０はシェイビング部である。また、１３１１はシ
ェーバー内部に組み込まれた充電器であって、電池式シ
ェーバーの電流制御用にパワーＭＯＳデバイス１３１２
が用いられる。
【０１４１】また、図１３（Ｃ）に示すのは蛍光灯であ
り、１３１３は蛍光灯、１３１４はかさ、１３１５は制
御部である。また、１３１６は蛍光灯内部に組み込まれ
た集積化回路であって、蛍光灯のインバータ制御用にパ
ワーＭＯＳデバイス１３１７が用いられる。
り、１３１３は蛍光灯、１３１４はかさ、１３１５は制
御部である。また、１３１６は蛍光灯内部に組み込まれ
た集積化回路であって、蛍光灯のインバータ制御用にパ
ワーＭＯＳデバイス１３１７が用いられる。
【０１４２】また、図１３（Ｄ）に示すのは電導工具で
あり、１３１８は本体、１３１９はドリル、１３２０は
ハンドリング部、１３２１はコンセントである。また、
１３２２は蛍光灯内部に組み込まれた集積化回路であっ
て、電導工具の速度制御用にパワーＭＯＳデバイス１３
２３が用いられる。
あり、１３１８は本体、１３１９はドリル、１３２０は
ハンドリング部、１３２１はコンセントである。また、
１３２２は蛍光灯内部に組み込まれた集積化回路であっ
て、電導工具の速度制御用にパワーＭＯＳデバイス１３
２３が用いられる。
【０１４３】以上示した他にも、パワーＭＯＳデバイス
は自動車の車両制御系および車体系装置、テレビ、カメ
ラ、コンピュータ用電源、空調装置、プラグラマブル・
ロジック・コントロールなどあらゆる分野の製品に用い
られており、極めて応用範囲の広いデバイスである。
は自動車の車両制御系および車体系装置、テレビ、カメ
ラ、コンピュータ用電源、空調装置、プラグラマブル・
ロジック・コントロールなどあらゆる分野の製品に用い
られており、極めて応用範囲の広いデバイスである。
【０１４４】
【発明の効果】本発明を利用することでチャネル長が短
くなった場合に生じる短チャネル効果を防止することが
可能となる。具体的には、まずドリフト領域近傍の空乏
層がソース領域やチャネル形成領域下に広がるのを、チ
ャネル形成領域に局部的に形成した不純物領域で遮り、
チャネル形成領域のエネルギー（電位）状態にドレイン
電圧が影響しない構成とする。これによりパンチスルー
現象やサブスレッショルド特性の劣化を防止することが
可能となる。また、同時に高いドレイン耐圧を実現する
ことができる。
くなった場合に生じる短チャネル効果を防止することが
可能となる。具体的には、まずドリフト領域近傍の空乏
層がソース領域やチャネル形成領域下に広がるのを、チ
ャネル形成領域に局部的に形成した不純物領域で遮り、
チャネル形成領域のエネルギー（電位）状態にドレイン
電圧が影響しない構成とする。これによりパンチスルー
現象やサブスレッショルド特性の劣化を防止することが
可能となる。また、同時に高いドレイン耐圧を実現する
ことができる。
【０１４５】また、短チャネル効果の特徴の一つである
しきい値電圧の低下を狭チャネル効果によるしきい値電
圧の増加によって抑制することができる。この狭チャネ
ル効果は、チャネル形成領域に局部的に不純物領域を形
成するという本発明の構成によって人為的に成しうる効
果である。
しきい値電圧の低下を狭チャネル効果によるしきい値電
圧の増加によって抑制することができる。この狭チャネ
ル効果は、チャネル形成領域に局部的に不純物領域を形
成するという本発明の構成によって人為的に成しうる効
果である。
【０１４６】以上の様に、本発明を利用することでチャ
ネル長の短いディープサブミクロン領域におけるパワー
ＭＯＳデバイスにおいても、短チャネル効果を引き起こ
すことなく動作させることができる。
ネル長の短いディープサブミクロン領域におけるパワー
ＭＯＳデバイスにおいても、短チャネル効果を引き起こ
すことなく動作させることができる。
【０１４７】また、本発明ではチャネル形成領域にエネ
ルギー的にスリット状のレーン領域を形成することでキ
ャリアの移動方向を規定し、キャリア同士の自己衝突に
よる散乱を低減することが可能である。
ルギー的にスリット状のレーン領域を形成することでキ
ャリアの移動方向を規定し、キャリア同士の自己衝突に
よる散乱を低減することが可能である。
【０１４８】即ち、キャリアの移動度低下を招く原因と
なる不純物散乱、格子散乱、キャリア同士の自己衝突に
よる散乱が大幅に低減され、移動度が大きく向上する。
なる不純物散乱、格子散乱、キャリア同士の自己衝突に
よる散乱が大幅に低減され、移動度が大きく向上する。
【０１４９】以上の効果により、高速動作特性と高耐圧
特性とを同時に実現できるパワーＭＯＳデバイスを作製
することが可能となる。従って、パワーＭＯＳデバイス
を用いるあらゆる分野の電子・電気機器の性能を向上さ
せることができる。従って、本発明は工業・産業上、非
常に有益な技術であると言える。
特性とを同時に実現できるパワーＭＯＳデバイスを作製
することが可能となる。従って、パワーＭＯＳデバイス
を用いるあらゆる分野の電子・電気機器の性能を向上さ
せることができる。従って、本発明は工業・産業上、非
常に有益な技術であると言える。
【図１】 パワーＭＯＳデバイスの構造を示す図。
【図２】 パワーＭＯＳデバイスの構造を示す図。
【図３】 パワーＭＯＳデバイスの構造を示す図。
【図４】 エネルギー状態を説明するための図。
【図５】 ＭＯＳデバイスの電気特性を示す図。
【図６】 エネルギー状態を説明するための図。
【図７】 エネルギー状態を説明するための図。
【図８】 パワーＭＯＳデバイスの構造を示す図。
【図９】 キャリアの挙動を説明するための図。
【図１０】 パワーＭＯＳデバイスの構造を示す図。
【図１１】 不純物領域の配置パターンを示す図。
【図１２】 パワーＭＯＳデバイスの構造を示す図。
【図１３】 パワーＭＯＳデバイスの応用製品を示す
図。
図。
【図１４】 不純物の偏析状態を説明するための図。
１０１ Ｎ+ 型半導体基板 １０２ Ｎ- 型半導体基板 １０３ Ｐ+ 型半導体基板 １０４ Ｎ+ 型半導体基板 １０５ ゲイト絶縁膜 １０６ ゲイト電極 １０７ 層間絶縁膜 １０８ ソース電極 １０９ ドレイン電極 １１０ 不純物領域 １１１ チャネル形成領域 １１２ キャリアの流れる方向 ３０４ チャネル領域 ３０６ ドレイン電圧が小さい時の空乏層 ３０７ ドレイン電圧が大きい時の空乏層
Claims (27)
- 【請求項１】結晶半導体を利用して形成されたソース領
域、ドレイン領域、ドリフト領域およびチャネル形成領
域と、 前記チャネル形成領域上に形成されたゲイト絶縁膜およ
びゲイト電極と、 を少なくとも有する絶縁ゲイト型半導体装置であって、 前記チャネル形成領域はキャリアが移動する領域と、 前記ドリフト領域より前記チャネル形成領域およびソー
ス領域に向かって広がる空乏層をピニングするために人
為的かつ局部的に形成された不純物領域と、 を有することを特徴とする絶縁ゲイト型半導体装置。 - 【請求項２】結晶半導体を利用して形成されたソース領
域、ドレイン領域、ドリフト領域およびチャネル形成領
域と、 前記チャネル形成領域上に形成されたゲイト絶縁膜およ
びゲイト電極と、 を少なくとも有する絶縁ゲイト型半導体装置であって、 前記チャネル形成領域はキャリアが移動する領域と、 前記ドリフト領域より前記チャネル形成領域およびソー
ス領域に向かって広がる空乏層をピニングし、かつ、該
不純物領域によりキャリアの移動経路を規定するために
人為的かつ局部的に形成された不純物領域と、 を有することを特徴とする絶縁ゲイト型半導体装置。 - 【請求項３】結晶半導体を利用して形成されたソース領
域、ドレイン領域、ドリフト領域およびチャネル形成領
域と、 前記チャネル形成領域上に形成されたゲイト絶縁膜およ
びゲイト電極と、 を少なくとも有する絶縁ゲイト型半導体装置であって、 前記チャネル形成領域はキャリアが移動する領域と、 不純物元素の添加により所定のしきい値電圧に制御する
ために人為的かつ局部的に形成された不純物領域と、 を有することを特徴とする絶縁ゲイト型半導体装置。 - 【請求項４】結晶半導体を利用して形成されたソース領
域、ドレイン領域、ドリフト領域およびチャネル形成領
域と、 前記チャネル形成領域上に形成されたゲイト絶縁膜およ
びゲイト電極と、 を少なくとも有する絶縁ゲイト型半導体装置であって、 前記チャネル形成領域はキャリアが移動する領域と、 不純物元素の添加により所定のしきい値電圧に制御し、
かつ、キャリアの移動経路を規定するために人為的かつ
局部的に形成された不純物領域と、 を有することを特徴とする絶縁ゲイト型半導体装置。 - 【請求項５】請求項１乃至請求項４において、前記不純
物領域にはエネルギーバンド幅（Ｅｇ）を広げる不純物
元素が添加されていることを特徴とする絶縁ゲイト型半
導体装置。 - 【請求項６】請求項５において、前記不純物元素とは炭
素、窒素、酸素から選ばれた一種または複数種類の元素
であることを特徴とする絶縁ゲイト型半導体装置。 - 【請求項７】請求項１乃至請求項４において、前記不純
物領域にはエネルギーバンド幅（Ｅｇ）をシフトさせる
不純物元素が添加されていることを特徴とする絶縁ゲイ
ト型半導体装置。 - 【請求項８】請求項７において、前記不純物元素とは１
３族または１５族の元素であることを特徴とする絶縁ゲ
イト型半導体装置。 - 【請求項９】請求項８において、前記１３族の元素とは
ボロンであり、前記１５族の元素とはリンまたは砒素で
あることを特徴とする絶縁ゲイト型半導体装置。 - 【請求項１０】請求項１乃至請求項４において、前記キ
ャリアが移動する領域においてはキャリアの不純物散乱
を防止する手段若しくはキャリアの格子散乱以外の要因
による移動度低下を防止する手段が施されていることを
特徴とする絶縁ゲイト型半導体装置。 - 【請求項１１】請求項１乃至請求項４において、前記チ
ャネル形成領域の幅Ｗに対して前記不純物領域および前
記不純物領域間の幅が占有する割合をそれぞれＷpi、Ｗ
paとする時、前記Ｗ、ＷpiおよびＷpaとの間には、Ｗpi
／Ｗ＝0.1 〜0.9 、Ｗpa／Ｗ＝0.1 〜0.9 、Ｗpi／Ｗpa
＝1/9 〜9 の関係式が成り立つことを特徴とする絶縁ゲ
イト型半導体装置。 - 【請求項１２】請求項１乃至請求項４において、前記チ
ャネル形成領域のチャネル方向に垂直な少なくとも一断
面は、実質的に前記不純物領域により区切られた複数の
チャネル形成領域の集合体と見なせることを特徴とする
絶縁ゲイト型半導体装置。 - 【請求項１３】請求項１乃至請求項４において、前記チ
ャネル形成領域において駆動時に生じる短チャネル効果
に伴うしきい値電圧の低下は、前記不純物領域を利用す
ることで得られる狭チャネル効果に伴うしきい値電圧の
増加により緩和されることを特徴とする絶縁ゲイト型半
導体装置。 - 【請求項１４】請求項１または請求項３において、前記
不純物領域はドットパターン形状を有していることを特
徴とする絶縁ゲイト型半導体装置。 - 【請求項１５】請求項２または請求項４において、前記
不純物領域はチャネル方向と概略平行に形成された線状
パターンであることを特徴とする絶縁ゲイト型半導体装
置。 - 【請求項１６】請求項１乃至請求項１５において、パワ
ーＭＯＳデバイスと呼ばれる大電力制御用装置であるこ
とを特徴とする絶縁ゲイト型半導体装置。 - 【請求項１７】結晶半導体を利用してソース領域、ドレ
イン領域ドリフト領域およびチャネル形成領域とを形成
する工程と、 前記チャネル形成領域において人為的かつ局部的に不純
物領域を形成する工程と、 前記チャネル形成領域上にゲイト絶縁膜およびゲイト電
極とを形成する工程と、 を少なくとも有する絶縁ゲイト型半導体装置の作製方法
において、 前記チャネル形成領域はキャリアが移動する領域と前記
不純物領域とで構成され、 前記不純物領域にはエネルギーバンド幅（Ｅｇ）を広げ
る不純物元素が人為的かつ局部的に添加されていること
を特徴とする絶縁ゲイト型半導体装置の作製方法。 - 【請求項１８】結晶半導体を利用してソース領域、ドレ
イン領域ドリフト領域およびチャネル形成領域とを形成
する工程と、 前記チャネル形成領域において人為的かつ局部的に不純
物領域を形成する工程と、 前記チャネル形成領域上にゲイト絶縁膜およびゲイト電
極とを形成する工程と、 を少なくとも有する絶縁ゲイト型半導体装置の作製方法
において、 前記チャネル形成領域はキャリアが移動する領域と前記
不純物領域とで構成され、 前記不純物領域にはエネルギーバンド幅（Ｅｇ）をシフ
トさせる不純物元素が人為的かつ局部的に添加されてい
ることを特徴とする絶縁ゲイト型半導体装置の作製方
法。 - 【請求項１９】請求項１７において、前記不純物元素と
は炭素、窒素、酸素から選ばれた一種または複数種類の
元素であることを特徴とする絶縁ゲイト型半導体装置の
作製方法。 - 【請求項２０】請求項１８において、前記不純物元素と
は１３族または１５族の元素であることを特徴とする絶
縁ゲイト型半導体装置の作製方法。 - 【請求項２１】請求項２０において、前記１３族の元素
とはボロンであり、前記１５族の元素とはリンまたは砒
素であることを特徴とする絶縁ゲイト型半導体装置の作
製方法。 - 【請求項２２】請求項１７または請求項１８において、
前記キャリアが移動する領域においてはキャリアの不純
物散乱を防止する手段若しくはキャリアの格子散乱以外
の要因による移動度低下を防止する手段が施されている
ことを特徴とする絶縁ゲイト型半導体装置の作製方法。 - 【請求項２３】請求項１７または請求項１８において、
前記チャネル形成領域の幅Ｗに対して前記不純物領域お
よび前記不純物領域間の幅が占有する割合をそれぞれＷ
pi、Ｗpaとする時、前記Ｗ、ＷpiおよびＷpaとの間に
は、Ｗpi／Ｗ＝0.1 〜0.9 、Ｗpa／Ｗ＝0.1 〜0.9 、Ｗ
pi／Ｗpa＝1/9 〜9 の関係式が成り立つことを特徴とす
る絶縁ゲイト型半導体装置の作製方法。 - 【請求項２４】請求項１７または請求項１８において、
前記チャネル形成領域のチャネル方向に垂直な少なくと
も一断面は、実質的に前記不純物領域により区切られた
複数のチャネル形成領域の集合体と見なせることを特徴
とする絶縁ゲイト型半導体装置の作製方法。 - 【請求項２５】請求項１７または請求項１８において、
前記チャネル形成領域において駆動時に生じる短チャネ
ル効果に伴うしきい値電圧の低下は、前記不純物領域を
利用することで得られる狭チャネル効果に伴うしきい値
電圧の増加により緩和されることを特徴とする絶縁ゲイ
ト型半導体装置の作製方法。 - 【請求項２６】請求項１７または請求項１８において、
前記不純物領域はドットパターン形状を有していること
を特徴とする絶縁ゲイト型半導体装置の作製方法。 - 【請求項２７】請求項１７または請求項１８において、
前記不純物領域はチャネル方向と概略平行に形成された
線状パターンであることを特徴とする絶縁ゲイト型半導
体装置の作製方法。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7615802B2 (en) | 2003-03-19 | 2009-11-10 | Siced Electronics Development Gmbh & Co. Kg | Semiconductor structure comprising a highly doped conductive channel region and method for producing a semiconductor structure |
| JPWO2010110253A1 (ja) * | 2009-03-27 | 2012-09-27 | 住友電気工業株式会社 | Ｍｏｓｆｅｔおよびｍｏｓｆｅｔの製造方法 |
| WO2015198468A1 (ja) * | 2014-06-27 | 2015-12-30 | 三菱電機株式会社 | 炭化珪素半導体装置 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6703671B1 (en) * | 1996-08-23 | 2004-03-09 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and method of manufacturing the same |
| JP4103968B2 (ja) | 1996-09-18 | 2008-06-18 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置 |
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| JP4017706B2 (ja) * | 1997-07-14 | 2007-12-05 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP4282778B2 (ja) | 1997-08-05 | 2009-06-24 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| EP0915509B1 (en) * | 1997-10-24 | 2005-12-28 | STMicroelectronics S.r.l. | Process for integrating, in a same semiconductor chip, MOS technology devices with different threshold voltages |
| US6686623B2 (en) * | 1997-11-18 | 2004-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory and electronic apparatus |
| JP4236722B2 (ja) | 1998-02-05 | 2009-03-11 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JPH11233788A (ja) * | 1998-02-09 | 1999-08-27 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| TW507258B (en) | 2000-02-29 | 2002-10-21 | Semiconductor Systems Corp | Display device and method for fabricating the same |
| US7633471B2 (en) | 2000-05-12 | 2009-12-15 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device and electric appliance |
| DE10161125C1 (de) * | 2001-12-12 | 2003-07-31 | Infineon Technologies Ag | Halbleiterbauelement mit optimierter Stromdichte |
| TW565937B (en) * | 2002-08-22 | 2003-12-11 | Vanguard Int Semiconduct Corp | Manufacturing method of source/drain device |
| CA2736950A1 (en) * | 2009-03-27 | 2010-09-30 | Sumitomo Electric Industries, Ltd. | Mosfet and method for manufacturing mosfet |
| CN107046059B (zh) * | 2016-02-05 | 2020-04-21 | 瀚薪科技股份有限公司 | 碳化硅半导体元件以及其制造方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1988003328A1 (en) * | 1986-10-27 | 1988-05-05 | Hughes Aircraft Company | Striped-channel transistor and method of forming the same |
| JP3194941B2 (ja) * | 1990-03-19 | 2001-08-06 | 富士通株式会社 | 半導体装置 |
| JP3301116B2 (ja) * | 1992-07-20 | 2002-07-15 | ソニー株式会社 | 半導体装置及びその製造方法 |
| JP2848757B2 (ja) * | 1993-03-19 | 1999-01-20 | シャープ株式会社 | 電界効果トランジスタおよびその製造方法 |
| US5426325A (en) * | 1993-08-04 | 1995-06-20 | Siliconix Incorporated | Metal crossover in high voltage IC with graduated doping control |
| US5831294A (en) * | 1993-09-30 | 1998-11-03 | Sony Corporation | Quantum box structure and carrier conductivity modulating device |
| JP3635683B2 (ja) * | 1993-10-28 | 2005-04-06 | ソニー株式会社 | 電界効果トランジスタ |
| US5516711A (en) * | 1994-12-16 | 1996-05-14 | Mosel Vitelic, Inc. | Method for forming LDD CMOS with oblique implantation |
| US5478763A (en) * | 1995-01-19 | 1995-12-26 | United Microelectronics Corporation | High performance field effect transistor and method of manufacture thereof |
| KR0161398B1 (ko) * | 1995-03-13 | 1998-12-01 | 김광호 | 고내압 트랜지스터 및 그 제조방법 |
| US5698884A (en) * | 1996-02-07 | 1997-12-16 | Thunderbird Technologies, Inc. | Short channel fermi-threshold field effect transistors including drain field termination region and methods of fabricating same |
-
1996
- 1996-08-23 JP JP24125796A patent/JP4059939B2/ja not_active Expired - Fee Related
-
1997
- 1997-08-19 US US08/914,869 patent/US5952699A/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7615802B2 (en) | 2003-03-19 | 2009-11-10 | Siced Electronics Development Gmbh & Co. Kg | Semiconductor structure comprising a highly doped conductive channel region and method for producing a semiconductor structure |
| JPWO2010110253A1 (ja) * | 2009-03-27 | 2012-09-27 | 住友電気工業株式会社 | Ｍｏｓｆｅｔおよびｍｏｓｆｅｔの製造方法 |
| WO2015198468A1 (ja) * | 2014-06-27 | 2015-12-30 | 三菱電機株式会社 | 炭化珪素半導体装置 |
| JPWO2015198468A1 (ja) * | 2014-06-27 | 2017-04-20 | 三菱電機株式会社 | 炭化珪素半導体装置 |
| US9985124B2 (en) | 2014-06-27 | 2018-05-29 | Mitsubishi Electric Corporation | Silicon carbide semiconductor device |
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| Publication number | Publication date |
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