JPH1056140A - 強誘電体メモリ素子及びその製造方法 - Google Patents
強誘電体メモリ素子及びその製造方法Info
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- JPH1056140A JPH1056140A JP8208705A JP20870596A JPH1056140A JP H1056140 A JPH1056140 A JP H1056140A JP 8208705 A JP8208705 A JP 8208705A JP 20870596 A JP20870596 A JP 20870596A JP H1056140 A JPH1056140 A JP H1056140A
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Landscapes
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 本発明は、下部電極の剥離がなく、かつ強誘
電体薄膜の膜特性の劣化を抑制できる強誘電体メモリ素
子及びその製造方法を提供することを目的としている。 【解決手段】 半導体基板１０上に下部電極、強誘電体
薄膜、及び上部電極が順次積層されて構成された強誘電
体メモリ素子において、下部電極として、Ｔｉ，Ｚｒ，
Ｈｆ，Ｖ，Ｎｂ，Ｔａ，及びＷの窒化物の中から選択さ
れる材料から成る窒化物薄膜４と、該窒化物薄膜４上に
Ｐｔから成るＰｔ薄膜５と、該Ｐｔ薄膜５上にＲｕ，Ｉ
ｒ，Ｒｅ，Ｏｓ，及びＲｈの中から選択される材料の酸
化物から成る酸化物薄膜６とを備えて構成する。
電体薄膜の膜特性の劣化を抑制できる強誘電体メモリ素
子及びその製造方法を提供することを目的としている。 【解決手段】 半導体基板１０上に下部電極、強誘電体
薄膜、及び上部電極が順次積層されて構成された強誘電
体メモリ素子において、下部電極として、Ｔｉ，Ｚｒ，
Ｈｆ，Ｖ，Ｎｂ，Ｔａ，及びＷの窒化物の中から選択さ
れる材料から成る窒化物薄膜４と、該窒化物薄膜４上に
Ｐｔから成るＰｔ薄膜５と、該Ｐｔ薄膜５上にＲｕ，Ｉ
ｒ，Ｒｅ，Ｏｓ，及びＲｈの中から選択される材料の酸
化物から成る酸化物薄膜６とを備えて構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体薄膜を備
えた強誘電体メモリ素子及びその製造方法に関するもの
である。
えた強誘電体メモリ素子及びその製造方法に関するもの
である。
【０００２】
【従来の技術】強誘電体は、自発分極、高誘電率、電気
光学効果、圧電効果及び焦電効果等の多くの機能をもつ
ことから、広範なデバイス開発に応用されている。例え
ば、その焦電性を利用した赤外線リニアアレイ、その圧
電性を利用した超音波センサ、その電気光学効果を利用
した導波路型光変調器、その高誘電率特性を利用した超
高密度ＤＲＡＭやＭＭＩＣ用キャパシタなど、様々な方
面で応用されている。
光学効果、圧電効果及び焦電効果等の多くの機能をもつ
ことから、広範なデバイス開発に応用されている。例え
ば、その焦電性を利用した赤外線リニアアレイ、その圧
電性を利用した超音波センサ、その電気光学効果を利用
した導波路型光変調器、その高誘電率特性を利用した超
高密度ＤＲＡＭやＭＭＩＣ用キャパシタなど、様々な方
面で応用されている。
【０００３】そして、近年の薄膜形成技術の進展に伴っ
て、半導体メモリ技術との組み合わせにより、高密度で
かつ高速に動作する強誘電体不揮発性メモリ（ＦｅＲＡ
Ｍ）の開発が盛んとなっている。さらに、強誘電体薄膜
を用いた不揮発性メモリの高速書き込み／読み出し、低
電圧動作、及び書き込み／読み出しの繰り返し耐性の高
さ等の点から、従来の不揮発性メモリの置き換えだけで
なく、ＳＲＡＭ、ＤＲＡＭ分野の置き換えも可能なメモ
リとして、その実用化に向けての研究開発も盛んに行わ
れいる。これらのデバイス開発には、残留分極（Ｐｒ）
が大きくかつ抗電界（Ｅｃ）が小さく、低リーク電流特
性を有し、分極反転の繰り返し耐性の大きな材料が必要
である。
て、半導体メモリ技術との組み合わせにより、高密度で
かつ高速に動作する強誘電体不揮発性メモリ（ＦｅＲＡ
Ｍ）の開発が盛んとなっている。さらに、強誘電体薄膜
を用いた不揮発性メモリの高速書き込み／読み出し、低
電圧動作、及び書き込み／読み出しの繰り返し耐性の高
さ等の点から、従来の不揮発性メモリの置き換えだけで
なく、ＳＲＡＭ、ＤＲＡＭ分野の置き換えも可能なメモ
リとして、その実用化に向けての研究開発も盛んに行わ
れいる。これらのデバイス開発には、残留分極（Ｐｒ）
が大きくかつ抗電界（Ｅｃ）が小さく、低リーク電流特
性を有し、分極反転の繰り返し耐性の大きな材料が必要
である。
【０００４】現在のところ、強誘電体材料としては、３
成分系複合ペロブスカイト酸化物であるＰＺＴ（チタン
酸ジルコン酸鉛（Ｐｂ（ＴｉxＺｒ1-x）Ｏ3））が最も
広く用いられており、ＰＺＴは良好なヒステリシス特性
を有することでも知られている。
成分系複合ペロブスカイト酸化物であるＰＺＴ（チタン
酸ジルコン酸鉛（Ｐｂ（ＴｉxＺｒ1-x）Ｏ3））が最も
広く用いられており、ＰＺＴは良好なヒステリシス特性
を有することでも知られている。
【０００５】図８は、従来の強誘電体を用いたスタック
構造のメモリ素子要部断面図である。図８に示すよう
に、この素子は、半導体基板表面にＣＭＯＳトランジス
タ部を形成し、その上に、ポリシリコン、Ｔｉ薄膜、Ｔ
ｉＮ薄膜、Ｐｔ薄膜、ＰＺＴ薄膜、及びＰｔ薄膜のそれ
ぞれが順次形成されたものである。この素子のように、
実際のデバイスへの応用に当たっては、キャパシタの電
極を形成することが必要であり、従来の電極材料として
は白金（Ｐｔ）が用いられていた。これは、Ｐｔが、Ｐ
ＺＴの高温成膜プロセス時の酸化反応耐性に強いからで
ある。
構造のメモリ素子要部断面図である。図８に示すよう
に、この素子は、半導体基板表面にＣＭＯＳトランジス
タ部を形成し、その上に、ポリシリコン、Ｔｉ薄膜、Ｔ
ｉＮ薄膜、Ｐｔ薄膜、ＰＺＴ薄膜、及びＰｔ薄膜のそれ
ぞれが順次形成されたものである。この素子のように、
実際のデバイスへの応用に当たっては、キャパシタの電
極を形成することが必要であり、従来の電極材料として
は白金（Ｐｔ）が用いられていた。これは、Ｐｔが、Ｐ
ＺＴの高温成膜プロセス時の酸化反応耐性に強いからで
ある。
【０００６】また、図８に示したように、高集積化に不
可欠なスタック型セル構造を形成する際に、下部のＣＭ
ＯＳトランジスタ部と上部の強誘電体キャパシタ部との
間には、ポリシリコン等のプラグを用いて電気的に接続
する必要があり、ＰＺＴ薄膜とポリシリコンプラグとの
間に拡散バリア層としては窒化チタン（ＴｉＮ）等の窒
化金属薄膜が用いられるのが一般的である。
可欠なスタック型セル構造を形成する際に、下部のＣＭ
ＯＳトランジスタ部と上部の強誘電体キャパシタ部との
間には、ポリシリコン等のプラグを用いて電気的に接続
する必要があり、ＰＺＴ薄膜とポリシリコンプラグとの
間に拡散バリア層としては窒化チタン（ＴｉＮ）等の窒
化金属薄膜が用いられるのが一般的である。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来技術においては、ＴｉＮ薄膜及びＰｔ薄膜が形成され
た基板上にＰＺＴ薄膜を形成する際、良好な強誘電特性
を得るためには、酸素を含んだ雰囲気中で６００℃以上
の加熱処理を施す必要があり、このとき、ＴｉＮ薄膜と
Ｐｔ薄膜との間で剥離が起こるという問題があった。そ
の原因として、ＰＺＴ薄膜中の酸素がＰｔ薄膜を透過し
ＴｉＮ薄膜表面を酸化させるため、その体積膨張によっ
て上部のＰｔ薄膜との間にひずみが生じるためと考えら
れる。
来技術においては、ＴｉＮ薄膜及びＰｔ薄膜が形成され
た基板上にＰＺＴ薄膜を形成する際、良好な強誘電特性
を得るためには、酸素を含んだ雰囲気中で６００℃以上
の加熱処理を施す必要があり、このとき、ＴｉＮ薄膜と
Ｐｔ薄膜との間で剥離が起こるという問題があった。そ
の原因として、ＰＺＴ薄膜中の酸素がＰｔ薄膜を透過し
ＴｉＮ薄膜表面を酸化させるため、その体積膨張によっ
て上部のＰｔ薄膜との間にひずみが生じるためと考えら
れる。
【０００８】また、Ｐｔ薄膜上に直接ＰＺＴ薄膜を形成
した膜構造を用いた強誘電体メモリ素子においては、デ
ータの書き換えを繰り返すと、強誘電体薄膜のヒステリ
シス特性が劣化するという、いわゆる強誘電体薄膜の疲
労の問題も報告されている。
した膜構造を用いた強誘電体メモリ素子においては、デ
ータの書き換えを繰り返すと、強誘電体薄膜のヒステリ
シス特性が劣化するという、いわゆる強誘電体薄膜の疲
労の問題も報告されている。
【０００９】本発明は、上記のような課題を解決するた
めになされたものであって、下部電極の剥離がなく、か
つ強誘電体薄膜の膜特性の劣化を抑制できる強誘電体メ
モリ素子及びその製造方法を提供することを目的として
いる。
めになされたものであって、下部電極の剥離がなく、か
つ強誘電体薄膜の膜特性の劣化を抑制できる強誘電体メ
モリ素子及びその製造方法を提供することを目的として
いる。
【００１０】
【課題を解決するための手段】上記課題を解決するた
め、本発明では、半導体基板上に下部電極、強誘電体薄
膜、及び上部電極が順次積層されて構成された強誘電体
メモリ素子において、下部電極として、Ｔｉ，Ｚｒ，Ｈ
ｆ，Ｖ，Ｎｂ，Ｔａ，及びＷの窒化物の中から選択され
る材料から成る窒化物薄膜と、その窒化物薄膜上にＰｔ
から成るＰｔ薄膜と、そのＰｔ薄膜上にＲｕ，Ｉｒ，Ｒ
ｅ，Ｏｓ，及びＲｈの中から選択される材料の酸化物か
ら成る酸化物薄膜とを備えて構成している。
め、本発明では、半導体基板上に下部電極、強誘電体薄
膜、及び上部電極が順次積層されて構成された強誘電体
メモリ素子において、下部電極として、Ｔｉ，Ｚｒ，Ｈ
ｆ，Ｖ，Ｎｂ，Ｔａ，及びＷの窒化物の中から選択され
る材料から成る窒化物薄膜と、その窒化物薄膜上にＰｔ
から成るＰｔ薄膜と、そのＰｔ薄膜上にＲｕ，Ｉｒ，Ｒ
ｅ，Ｏｓ，及びＲｈの中から選択される材料の酸化物か
ら成る酸化物薄膜とを備えて構成している。
【００１１】さらに、本発明では、上記の強誘電体メモ
リ素子において、上部電極として、Ｒｕ，Ｉｒ，Ｒｅ，
Ｏｓ，及びＲｈの中から選択される材料の酸化物から成
る酸化物薄膜と、該酸化物薄膜上にＰｔから成るＰｔ薄
膜とを備えて構成している。
リ素子において、上部電極として、Ｒｕ，Ｉｒ，Ｒｅ，
Ｏｓ，及びＲｈの中から選択される材料の酸化物から成
る酸化物薄膜と、該酸化物薄膜上にＰｔから成るＰｔ薄
膜とを備えて構成している。
【００１２】さらに、本発明では、上記の強誘電体メモ
リ素子において、下部電極のＲｕ，Ｉｒ，Ｒｅ，Ｏｓ，
及びＲｈの中から選択される材料の酸化物から成る酸化
物薄膜の膜厚を５００〜３０００Åとしている。
リ素子において、下部電極のＲｕ，Ｉｒ，Ｒｅ，Ｏｓ，
及びＲｈの中から選択される材料の酸化物から成る酸化
物薄膜の膜厚を５００〜３０００Åとしている。
【００１３】また、半導体基板上に下部電極、強誘電体
薄膜、及び上部電極を順次形成する強誘電体メモリ素子
の製造方法において、下部電極形成工程が、Ｔｉ，Ｚ
ｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，及びＷの窒化物の中から選
択される材料から成る窒化物薄膜を形成する工程と、そ
の窒化物薄膜上にＰｔから成るＰｔ薄膜を形成する工程
と、そのＰｔ薄膜上にＲｕ，Ｉｒ，Ｒｅ，Ｏｓ，及びＲ
ｈの中から選択される材料の酸化物から成る酸化物薄膜
を形成する工程とを含むこととしている。
薄膜、及び上部電極を順次形成する強誘電体メモリ素子
の製造方法において、下部電極形成工程が、Ｔｉ，Ｚ
ｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，及びＷの窒化物の中から選
択される材料から成る窒化物薄膜を形成する工程と、そ
の窒化物薄膜上にＰｔから成るＰｔ薄膜を形成する工程
と、そのＰｔ薄膜上にＲｕ，Ｉｒ，Ｒｅ，Ｏｓ，及びＲ
ｈの中から選択される材料の酸化物から成る酸化物薄膜
を形成する工程とを含むこととしている。
【００１４】さらに、本発明では、上記の強誘電体メモ
リ素子の製造方法において、上部電極形成工程が、Ｒ
ｕ，Ｉｒ，Ｒｅ，Ｏｓ，及びＲｈの中から選択される材
料の酸化物から成る酸化物薄膜を形成する工程と、その
酸化物薄膜上にＰｔから成るＰｔ薄膜を形成する工程と
を含むこととしている。
リ素子の製造方法において、上部電極形成工程が、Ｒ
ｕ，Ｉｒ，Ｒｅ，Ｏｓ，及びＲｈの中から選択される材
料の酸化物から成る酸化物薄膜を形成する工程と、その
酸化物薄膜上にＰｔから成るＰｔ薄膜を形成する工程と
を含むこととしている。
【００１５】さらに、本発明では、上記の強誘電体メモ
リ素子の製造方法において、下部電極のＲｕ，Ｉｒ，Ｒ
ｅ，Ｏｓ，及びＲｈの中から選択される材料の酸化物か
ら成る酸化物薄膜の形成工程において、該酸化物薄膜の
膜厚を５００〜３０００Åにて形成することとしてい
る。
リ素子の製造方法において、下部電極のＲｕ，Ｉｒ，Ｒ
ｅ，Ｏｓ，及びＲｈの中から選択される材料の酸化物か
ら成る酸化物薄膜の形成工程において、該酸化物薄膜の
膜厚を５００〜３０００Åにて形成することとしてい
る。
【００１６】本発明によれば、上記のように強誘電体メ
モリ素子の電極を構成しているので、強誘電体薄膜が酸
化物材料からなる場合、強誘電体薄膜から下部の薄膜へ
酸素が拡散さんすることを抑制するので、Ｐｔ薄膜の剥
離を防止することができ、強誘電体薄膜の膜疲労特性を
向上させ、強誘電体メモリ素子の寿命性能を格段に向上
させることができる。
モリ素子の電極を構成しているので、強誘電体薄膜が酸
化物材料からなる場合、強誘電体薄膜から下部の薄膜へ
酸素が拡散さんすることを抑制するので、Ｐｔ薄膜の剥
離を防止することができ、強誘電体薄膜の膜疲労特性を
向上させ、強誘電体メモリ素子の寿命性能を格段に向上
させることができる。
【００１７】
【発明の実施の形態】以下、本発明の実施の一形態につ
いて、図面を参照して説明する。図１は、本発明の第１
の実施形態である強誘電体メモリ素子の概略構造を示す
要部断面図である。図１に示すように、この強誘電体メ
モリ素子は、半導体基板１０表面のＣＭＯＳトランジス
タ部１の上部に、ポリシリコンプラグ２、導電性膜であ
るＴｉＮ薄膜４、Ｐｔ薄膜５、導電性酸化物薄膜である
ＲｕＯ2薄膜６、強誘電体薄膜であるＰＺＴ薄膜７、上
部電極であるＰｔ薄膜８がそれぞれ順次形成されている
ものである。なお、本実施形態のものでは、ポリシリコ
ン２とＴｉＮ薄膜４との密着性を向上させるため、それ
らの間に、Ｔｉ薄膜３が形成されている。
いて、図面を参照して説明する。図１は、本発明の第１
の実施形態である強誘電体メモリ素子の概略構造を示す
要部断面図である。図１に示すように、この強誘電体メ
モリ素子は、半導体基板１０表面のＣＭＯＳトランジス
タ部１の上部に、ポリシリコンプラグ２、導電性膜であ
るＴｉＮ薄膜４、Ｐｔ薄膜５、導電性酸化物薄膜である
ＲｕＯ2薄膜６、強誘電体薄膜であるＰＺＴ薄膜７、上
部電極であるＰｔ薄膜８がそれぞれ順次形成されている
ものである。なお、本実施形態のものでは、ポリシリコ
ン２とＴｉＮ薄膜４との密着性を向上させるため、それ
らの間に、Ｔｉ薄膜３が形成されている。
【００１８】次に、図１に示した第１の実施形態の強誘
電体メモリ素子のＴｉ薄膜３の形成工程以降の製造方法
について詳細に説明する。まず、半導体基板１０（Ｓｉ
基板）表面にＣＭＯＳトランジスタ部１を形成し、その
上部にポリシリコンプラグ２を形成する。そして、この
ポリシリコンプラグ２上に、Ｔｉ薄膜３を、スパッタ法
を用いて、アルゴン雰囲気中で２００Å蒸着する。その
後、Ｔｉ薄膜３上に、ＴｉＮ薄膜４を、同じくスパッタ
法を用いて、アルゴンと窒素との混合ガス雰囲気中で２
０００Å蒸着する。そして、ＴｉＮ薄膜４の窒化を促進
するため、６００℃の窒素雰囲気中でアニールを施す。
電体メモリ素子のＴｉ薄膜３の形成工程以降の製造方法
について詳細に説明する。まず、半導体基板１０（Ｓｉ
基板）表面にＣＭＯＳトランジスタ部１を形成し、その
上部にポリシリコンプラグ２を形成する。そして、この
ポリシリコンプラグ２上に、Ｔｉ薄膜３を、スパッタ法
を用いて、アルゴン雰囲気中で２００Å蒸着する。その
後、Ｔｉ薄膜３上に、ＴｉＮ薄膜４を、同じくスパッタ
法を用いて、アルゴンと窒素との混合ガス雰囲気中で２
０００Å蒸着する。そして、ＴｉＮ薄膜４の窒化を促進
するため、６００℃の窒素雰囲気中でアニールを施す。
【００１９】その後、このＴｉＮ薄膜４の上に、Ｐｔ薄
膜５をスパッタ法によりアルゴン雰囲気中で１０００Å
成膜し、更にその上に、ＲｕＯ2薄膜６を酸素とアルゴ
ンとの混合ガス雰囲気中で反応性スパッタ法により、膜
厚１０００Åで形成する。ここで、ＲｕＯ2薄膜の膜厚
は、５００Åより薄いと酸素の拡散抑制効果が著しく減
少してＴｉＮ薄膜４とＰｔ薄膜５との剥離が生じ、３０
００Åより厚いとＲｕＯ2薄膜の膜表面の荒れが増加し
てこの上に形成する強誘電体薄膜の膜特性の劣化を引き
起こし、またエッチング加工精度も劣化するので、５０
０Å〜３０００Åが好ましい。
膜５をスパッタ法によりアルゴン雰囲気中で１０００Å
成膜し、更にその上に、ＲｕＯ2薄膜６を酸素とアルゴ
ンとの混合ガス雰囲気中で反応性スパッタ法により、膜
厚１０００Åで形成する。ここで、ＲｕＯ2薄膜の膜厚
は、５００Åより薄いと酸素の拡散抑制効果が著しく減
少してＴｉＮ薄膜４とＰｔ薄膜５との剥離が生じ、３０
００Åより厚いとＲｕＯ2薄膜の膜表面の荒れが増加し
てこの上に形成する強誘電体薄膜の膜特性の劣化を引き
起こし、またエッチング加工精度も劣化するので、５０
０Å〜３０００Åが好ましい。
【００２０】このＲｕＯ2薄膜６は、導電性に優れ（比
抵抗値：３０〜１００μΩｃｍ）、熱安定性や不純物拡
散バリア性を有することが知られている。特に、酸素バ
リア性に優れているので、Ｐｔ薄膜５の下部層であるＴ
ｉＮ薄膜４への、ＰＺＴ薄膜７からの酸素の拡散を抑制
することができるものである。
抵抗値：３０〜１００μΩｃｍ）、熱安定性や不純物拡
散バリア性を有することが知られている。特に、酸素バ
リア性に優れているので、Ｐｔ薄膜５の下部層であるＴ
ｉＮ薄膜４への、ＰＺＴ薄膜７からの酸素の拡散を抑制
することができるものである。
【００２１】次に、上記のようにして形成したＲｕＯ2
薄膜６上に、強誘電体薄膜であるＰＺＴ薄膜７を形成す
る。このＰＺＴ薄膜７の成膜にはゾルゲル法を用い、成
膜後のアニール焼成は酸素と窒素との混合ガス雰囲気中
６６０℃で３０秒間という条件でラピッドサーマルアニ
ーリング（ＲＴＡ）装置を用いて行ったものであり、こ
のようにして形成したＰＺＴ薄膜７の膜厚は２０００Å
であった。それから、最後に、上記のＰＺＴ薄膜７上
に、Ｐｔ薄膜８を、スパッタ法を用いて、アルゴン雰囲
気中で１０００Å蒸着し、本実施形態の強誘電体メモリ
素子の作製を完了する。
薄膜６上に、強誘電体薄膜であるＰＺＴ薄膜７を形成す
る。このＰＺＴ薄膜７の成膜にはゾルゲル法を用い、成
膜後のアニール焼成は酸素と窒素との混合ガス雰囲気中
６６０℃で３０秒間という条件でラピッドサーマルアニ
ーリング（ＲＴＡ）装置を用いて行ったものであり、こ
のようにして形成したＰＺＴ薄膜７の膜厚は２０００Å
であった。それから、最後に、上記のＰＺＴ薄膜７上
に、Ｐｔ薄膜８を、スパッタ法を用いて、アルゴン雰囲
気中で１０００Å蒸着し、本実施形態の強誘電体メモリ
素子の作製を完了する。
【００２２】ここで、上記のＲｕＯ2／Ｐｔ／ＴｉＮ基
板上にＰＺＴ薄膜７を成膜しアニール焼成を施した後
に、Ｘ線回折パターンを観察した結果を図２に示す。図
２から、ＰＺＴのペロブスカイト相による回折ピークで
あるＰＺＴ（１００），ＰＺＴ（１１０），ＰＺＴ（１
１１），ＰＺＴ（２００）だけが観察され、このＰＺＴ
薄膜７は、ペロブスカイト相のみが形成され、パイロク
ロア相や他の不純物相が形成されていないことが分か
る。
板上にＰＺＴ薄膜７を成膜しアニール焼成を施した後
に、Ｘ線回折パターンを観察した結果を図２に示す。図
２から、ＰＺＴのペロブスカイト相による回折ピークで
あるＰＺＴ（１００），ＰＺＴ（１１０），ＰＺＴ（１
１１），ＰＺＴ（２００）だけが観察され、このＰＺＴ
薄膜７は、ペロブスカイト相のみが形成され、パイロク
ロア相や他の不純物相が形成されていないことが分か
る。
【００２３】次に、上記のＲｕＯ2／Ｐｔ／ＴｉＮ基板
上にＰＺＴ薄膜７を成膜しアニール焼成を施した後に、
表面走査電子顕微鏡（ＳＥＭ）により観察した結果を図
３（ａ）に示す。また、比較例として、本実施形態とは
ＲｕＯ2薄膜６をしないだけで、その他は上記と同様に
してＰｔ／ＴｉＮ基板上にＰＺＴ薄膜７を成膜しアニー
ル焼成を施した後に、表面走査電子顕微鏡（ＳＥＭ）に
より観察した結果を図３（ｂ）に示す。図３から、本実
施形態のＲｕＯ2薄膜６上に形成したＰＺＴ薄膜７は結
晶粒径が０．２μｍ程度で非常にそろった表面性の良好
な膜が得られているのに対して、ＲｕＯ2薄膜がない比
較例のものでは膜の剥離やヒロック（突起）が見られ、
これらの観察結果から本発明による効果が顕著に分か
る。すなわち、本実施形態のものでは、ＲｕＯ2薄膜６
により、ＰＺＴ薄膜７からの酸素の拡散を抑制し、下部
のＴｉＮ薄膜４まで酸素が達しいないことが分かる。
上にＰＺＴ薄膜７を成膜しアニール焼成を施した後に、
表面走査電子顕微鏡（ＳＥＭ）により観察した結果を図
３（ａ）に示す。また、比較例として、本実施形態とは
ＲｕＯ2薄膜６をしないだけで、その他は上記と同様に
してＰｔ／ＴｉＮ基板上にＰＺＴ薄膜７を成膜しアニー
ル焼成を施した後に、表面走査電子顕微鏡（ＳＥＭ）に
より観察した結果を図３（ｂ）に示す。図３から、本実
施形態のＲｕＯ2薄膜６上に形成したＰＺＴ薄膜７は結
晶粒径が０．２μｍ程度で非常にそろった表面性の良好
な膜が得られているのに対して、ＲｕＯ2薄膜がない比
較例のものでは膜の剥離やヒロック（突起）が見られ、
これらの観察結果から本発明による効果が顕著に分か
る。すなわち、本実施形態のものでは、ＲｕＯ2薄膜６
により、ＰＺＴ薄膜７からの酸素の拡散を抑制し、下部
のＴｉＮ薄膜４まで酸素が達しいないことが分かる。
【００２４】次に、図４に、上記のようにして作製した
本実施形態の強誘電体メモリ素子のＰＺＴ薄膜のヒステ
リシス特性を測定した結果を示す。なお、上部電極の電
極面積は７．８×１０-5ｃｍ2とした。図４に示すよう
に、本実施形態のものによれば、残留分極値Ｐｒ＝２９
μＣ／ｃｍ2、抗電界Ｅｃ＝４９ｋＶ／ｃｍが得られ
た。また、図５に、本実施形態について、周波数１００
ｋＨｚ、デューティー比５％のストレスパルス電圧５Ｖ
印加による分極反転に伴う疲労特性を測定した結果を示
す。図５から、蓄積電荷量ΔＱは、１０8サイクル後に
おいても、初期値と比べその変化が０．０４μＣ／ｃｍ
2と非常に小さいことが分かる。
本実施形態の強誘電体メモリ素子のＰＺＴ薄膜のヒステ
リシス特性を測定した結果を示す。なお、上部電極の電
極面積は７．８×１０-5ｃｍ2とした。図４に示すよう
に、本実施形態のものによれば、残留分極値Ｐｒ＝２９
μＣ／ｃｍ2、抗電界Ｅｃ＝４９ｋＶ／ｃｍが得られ
た。また、図５に、本実施形態について、周波数１００
ｋＨｚ、デューティー比５％のストレスパルス電圧５Ｖ
印加による分極反転に伴う疲労特性を測定した結果を示
す。図５から、蓄積電荷量ΔＱは、１０8サイクル後に
おいても、初期値と比べその変化が０．０４μＣ／ｃｍ
2と非常に小さいことが分かる。
【００２５】次いで、第２の実施形態として、上記第１
の実施形態のＰＺＴ薄膜７と上部電極であるＰｔ薄膜８
との間に、ＲｕＯ2薄膜９を形成して、ＲｕＯ2薄膜９と
Ｐｔ薄膜８とから上部電極を構成した強誘電体メモリ素
子について説明する。
の実施形態のＰＺＴ薄膜７と上部電極であるＰｔ薄膜８
との間に、ＲｕＯ2薄膜９を形成して、ＲｕＯ2薄膜９と
Ｐｔ薄膜８とから上部電極を構成した強誘電体メモリ素
子について説明する。
【００２６】上記第１の実施形態のものでは、そのヒス
テリシス特性に非対称性が認められる。この原因の一つ
としては、ＰＺＴ薄膜の上下で接している電極材料が異
なることに起因しているものと考えられる。そこで、こ
の非対称性を改善するため、ＰＺＴ薄膜７の上下の電極
を同様にしたものが、第２の実施形態である。
テリシス特性に非対称性が認められる。この原因の一つ
としては、ＰＺＴ薄膜の上下で接している電極材料が異
なることに起因しているものと考えられる。そこで、こ
の非対称性を改善するため、ＰＺＴ薄膜７の上下の電極
を同様にしたものが、第２の実施形態である。
【００２７】第２の実施形態の強誘電体メモリ素子の作
製は、上記第１の実施形態のＰＺＴ薄膜７の形成のアニ
ール焼成工程まで同様のものであり、その後ＰＺＴ薄膜
７上に、ＲｕＯ2薄膜９を、酸素とアルゴンとの混合ガ
ス雰囲気中で反応性スパッタ法により、膜厚１０００Å
で形成し、その上にＰｔ薄膜８をアルゴンガス雰囲気中
でスパッタ法により膜厚１０００Å成膜したものであ
る。なお、ここで、上部電極を構成するＲｕＯ2薄膜８
についても、上記第１の実施形態で説明したのと同様
に、その膜厚は５００Å〜３０００Åが好ましい。
製は、上記第１の実施形態のＰＺＴ薄膜７の形成のアニ
ール焼成工程まで同様のものであり、その後ＰＺＴ薄膜
７上に、ＲｕＯ2薄膜９を、酸素とアルゴンとの混合ガ
ス雰囲気中で反応性スパッタ法により、膜厚１０００Å
で形成し、その上にＰｔ薄膜８をアルゴンガス雰囲気中
でスパッタ法により膜厚１０００Å成膜したものであ
る。なお、ここで、上部電極を構成するＲｕＯ2薄膜８
についても、上記第１の実施形態で説明したのと同様
に、その膜厚は５００Å〜３０００Åが好ましい。
【００２８】第２の実施形態の強誘電体メモリ素子につ
いて、上記第１の実施形態と同様にして、ＰＺＴ薄膜７
のヒステリシス特性を測定した結果を図７に示す。図７
に示すように、第２の実施形態のものでは、残留分極値
Ｐｒ＝３９μＣ／ｃｍ2、抗電界Ｅｃ＝３５ｋＶ／ｃｍ
が得られた。これらの結果を上記第１の実施形態のもの
と比較すると、ヒステリシススープの対称性が向上し、
Ｐｒも１０μＣ／ｃｍ2大きい値となった。また、第２
の実施形態についても、上記第１の実施形態のものと同
様に、周波数１００ｋＨｚ、デューティー比５％のスト
レスパルス電圧５Ｖ印加による分極反転に伴う疲労特性
を測定した結果、１０8サイクル後の蓄積電荷量ΔＱは
初期値と比べその変化が０．０２μＣ／ｃｍ2と、上記
第１の実施形態のものよりも良好な値が得られた。
いて、上記第１の実施形態と同様にして、ＰＺＴ薄膜７
のヒステリシス特性を測定した結果を図７に示す。図７
に示すように、第２の実施形態のものでは、残留分極値
Ｐｒ＝３９μＣ／ｃｍ2、抗電界Ｅｃ＝３５ｋＶ／ｃｍ
が得られた。これらの結果を上記第１の実施形態のもの
と比較すると、ヒステリシススープの対称性が向上し、
Ｐｒも１０μＣ／ｃｍ2大きい値となった。また、第２
の実施形態についても、上記第１の実施形態のものと同
様に、周波数１００ｋＨｚ、デューティー比５％のスト
レスパルス電圧５Ｖ印加による分極反転に伴う疲労特性
を測定した結果、１０8サイクル後の蓄積電荷量ΔＱは
初期値と比べその変化が０．０２μＣ／ｃｍ2と、上記
第１の実施形態のものよりも良好な値が得られた。
【００２９】なお、上記第１及び第２の実施形態では、
電極を構成する酸化物導電性薄膜としてＲｕＯ2薄膜を
用いたが、これに代えて、酸化インジウム（Ｉｒ
Ｏ2）、酸化オスミウム（ＯｓＯ2）、酸化レニウム（Ｒ
ｅＯ2）、又は酸化ロジウム（ＲｈＯ2）を用いても、上
記第１及び第２の実施形態と同様の効果が得られた。ま
た、ＲｕＯ2薄膜の作製方法としては、反応性蒸着法や
ＣＶＤ法を用いたものでも、上記第１及び第２の実施形
態と同様の効果が得られた。また、上記第１及び第２の
実施形態では、強誘電体メモリ素子の下部ＣＭＯＳトラ
ンジスタ部と上部のキャパシタ部とを電気的に接続する
薄膜として窒化チタン（ＴｉＮ）薄膜を用いたが、これ
に代えて、Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，及びＷの窒化
物でも、剥離等の問題を抑制するという上記第１及び第
２の実施形態と同様の効果が得られた。
電極を構成する酸化物導電性薄膜としてＲｕＯ2薄膜を
用いたが、これに代えて、酸化インジウム（Ｉｒ
Ｏ2）、酸化オスミウム（ＯｓＯ2）、酸化レニウム（Ｒ
ｅＯ2）、又は酸化ロジウム（ＲｈＯ2）を用いても、上
記第１及び第２の実施形態と同様の効果が得られた。ま
た、ＲｕＯ2薄膜の作製方法としては、反応性蒸着法や
ＣＶＤ法を用いたものでも、上記第１及び第２の実施形
態と同様の効果が得られた。また、上記第１及び第２の
実施形態では、強誘電体メモリ素子の下部ＣＭＯＳトラ
ンジスタ部と上部のキャパシタ部とを電気的に接続する
薄膜として窒化チタン（ＴｉＮ）薄膜を用いたが、これ
に代えて、Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，及びＷの窒化
物でも、剥離等の問題を抑制するという上記第１及び第
２の実施形態と同様の効果が得られた。
【００３０】
【発明の効果】以上のように、本発明によれば、電極と
してＲｕＯ2薄膜等の導電性薄膜をその一部として構成
することにより、Ｐｔ薄膜とＴｉＮ薄膜との間等の剥離
を抑制することができる。また、本発明によれば、強誘
電体薄膜の疲労特性を向上させることができるので、寿
命性能が格段に高い強誘電体メモリ素子を実現すること
が可能となる。
してＲｕＯ2薄膜等の導電性薄膜をその一部として構成
することにより、Ｐｔ薄膜とＴｉＮ薄膜との間等の剥離
を抑制することができる。また、本発明によれば、強誘
電体薄膜の疲労特性を向上させることができるので、寿
命性能が格段に高い強誘電体メモリ素子を実現すること
が可能となる。
【図１】第１の実施形態の強誘電体メモリ素子の概略構
造を示す要部断面図である。
造を示す要部断面図である。
【図２】第１の実施形態のＸ線回折パターンの観察結果
を示す図である。
を示す図である。
【図３】第１の実施形態及び比較例のＰＺＴ薄膜表面の
ＳＥＭ観察による結果を示す電子顕微鏡写真である。
ＳＥＭ観察による結果を示す電子顕微鏡写真である。
【図４】第１の実施形態のＰＺＴ薄膜のヒステリシス特
性の測定結果を示す図である。
性の測定結果を示す図である。
【図５】第１の実施形態の蓄積電荷量ΔＱの疲労特性の
測定結果を示す図である。
測定結果を示す図である。
【図６】第２の実施形態の強誘電体メモリ素子の概略構
造を示す要部断面図である。
造を示す要部断面図である。
【図７】第２の実施形態のＰＺＴ薄膜のヒステリシス特
性の測定結果を示す図である。
性の測定結果を示す図である。
【図８】従来の強誘電体メモリ素子の概略構造を示す要
部断面図である。
部断面図である。
１ ＣＭＯＳトランジスタ部 ２ ポリシリコンプラグ ３ Ｔｉ薄膜 ４ ＴｉＮ薄膜 ５ Ｐｔ薄膜 ６ ＲｕＯ2薄膜 ７ ＰＺＴ薄膜 ８ Ｐｔ薄膜 ９ ＲｕＯ2薄膜 １０ 半導体基板
Claims (6)
- 【請求項１】 半導体基板上に下部電極、強誘電体薄
膜、及び上部電極が順次積層されて構成された強誘電体
メモリ素子において、 下部電極として、Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，
及びＷの窒化物の中から選択される材料から成る窒化物
薄膜と、該窒化物薄膜上にＰｔから成るＰｔ薄膜と、該
Ｐｔ薄膜上にＲｕ，Ｉｒ，Ｒｅ，Ｏｓ，及びＲｈの中か
ら選択される材料の酸化物から成る酸化物薄膜とを備え
たことを特徴とする強誘電体メモリ素子。 - 【請求項２】 前記上部電極として、Ｒｕ，Ｉｒ，Ｒ
ｅ，Ｏｓ，及びＲｈの中から選択される材料の酸化物か
ら成る酸化物薄膜と、該酸化物薄膜上にＰｔから成るＰ
ｔ薄膜とを備えたことを特徴とする請求項１に記載の強
誘電体メモリ素子。 - 【請求項３】 前記下部電極のＲｕ，Ｉｒ，Ｒｅ，Ｏ
ｓ，及びＲｈの中から選択される材料の酸化物から成る
酸化物薄膜の膜厚が５００〜３０００Åであることを特
徴とする請求項１又は２に記載の強誘電体メモリ素子。 - 【請求項４】 半導体基板上に下部電極、強誘電体薄
膜、及び上部電極を順次形成する強誘電体メモリ素子の
製造方法において、 前記下部電極形成工程が、Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎ
ｂ，Ｔａ，及びＷの窒化物の中から選択される材料から
成る窒化物薄膜を形成する工程と、該窒化物薄膜上にＰ
ｔから成るＰｔ薄膜を形成する工程と、該Ｐｔ薄膜上に
Ｒｕ，Ｉｒ，Ｒｅ，Ｏｓ，及びＲｈの中から選択される
材料の酸化物から成る酸化物薄膜を形成する工程とを含
むことを特徴とする強誘電体メモリ素子の製造方法。 - 【請求項５】 前記上部電極形成工程が、Ｒｕ，Ｉｒ，
Ｒｅ，Ｏｓ，及びＲｈの中から選択される材料の酸化物
から成る酸化物薄膜を形成する工程と、該酸化物薄膜上
にＰｔから成るＰｔ薄膜を形成する工程とを含むことを
特徴とする請求項４に記載の強誘電体メモリ素子の製造
方法。 - 【請求項６】 前記下部電極のＲｕ，Ｉｒ，Ｒｅ，Ｏ
ｓ，及びＲｈの中から選択される材料の酸化物から成る
酸化物薄膜の形成工程において、該酸化物薄膜の膜厚を
５００〜３０００Åにて形成することを特徴とする請求
項１又は２に記載の強誘電体メモリ素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8208705A JPH1056140A (ja) | 1996-08-08 | 1996-08-08 | 強誘電体メモリ素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8208705A JPH1056140A (ja) | 1996-08-08 | 1996-08-08 | 強誘電体メモリ素子及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1056140A true JPH1056140A (ja) | 1998-02-24 |
Family
ID=16560720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8208705A Pending JPH1056140A (ja) | 1996-08-08 | 1996-08-08 | 強誘電体メモリ素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1056140A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6414344B1 (en) | 1999-06-28 | 2002-07-02 | Hyundai Electronics Industries Ci., Ltd. | Semiconductor device for use in a memory cell and method for the manufacture thereof |
| JP2002280523A (ja) * | 2001-03-16 | 2002-09-27 | Nec Corp | 半導体記憶装置とその製造方法 |
| US6465260B1 (en) | 1999-06-28 | 2002-10-15 | Hyundai Electronics Industries Co., Ltd. | Semiconductor device having a ferroelectric capacitor and method for the manufacture thereof |
| JP2007053179A (ja) * | 2005-08-17 | 2007-03-01 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP2007201242A (ja) * | 2006-01-27 | 2007-08-09 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| US7514272B2 (en) | 2006-03-14 | 2009-04-07 | Seiko Epson Corporation | Method of manufacturing ferroelectric memory device |
| US7547629B2 (en) | 2005-08-03 | 2009-06-16 | Seiko Epson Corporation | Ferroelectric capacitor and its manufacturing method and ferroelectric memory device |
| JP2016046335A (ja) * | 2014-08-21 | 2016-04-04 | 株式会社リコー | 電気機械変換部材、液滴吐出装置、画像形成装置及び電気機械変換部材の形成方法 |
-
1996
- 1996-08-08 JP JP8208705A patent/JPH1056140A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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